JPS59181046A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS59181046A JPS59181046A JP5356883A JP5356883A JPS59181046A JP S59181046 A JPS59181046 A JP S59181046A JP 5356883 A JP5356883 A JP 5356883A JP 5356883 A JP5356883 A JP 5356883A JP S59181046 A JPS59181046 A JP S59181046A
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- Japan
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- integrated circuit
- inductance element
- semiconductor chip
- chip
- semiconductor integrated
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路に関する。
従来の半導体集積回路中に用いられている素子は、トラ
ンジスタと抵抗およびコンデンサのミテアリ、コイルつ
まりインダクタンＸ 素子カ使われることは、はとんど
ない。これは、集積回路のような微細でかつ２次元的な
回路構成では、コイルを形成しに＜＜、たとえ、作った
としても、小さなインダクタンス値しか得られず、実用
的でないためである。しかし、コイルを回路素子として
使用することの利点は、コイルはコンデンサと同様、電
力を消費することがなく。
ンジスタと抵抗およびコンデンサのミテアリ、コイルつ
まりインダクタンＸ 素子カ使われることは、はとんど
ない。これは、集積回路のような微細でかつ２次元的な
回路構成では、コイルを形成しに＜＜、たとえ、作った
としても、小さなインダクタンス値しか得られず、実用
的でないためである。しかし、コイルを回路素子として
使用することの利点は、コイルはコンデンサと同様、電
力を消費することがなく。
コンデンサと組み合せて、フィルタを形成することが可
能であること、あるいは、２つのコイルを相互に結合さ
せてトランスを形成し、任意の振幅波形を作り得ること
、などにあり、その応用範囲はきわめて広いと言える。
能であること、あるいは、２つのコイルを相互に結合さ
せてトランスを形成し、任意の振幅波形を作り得ること
、などにあり、その応用範囲はきわめて広いと言える。
また、外部信号に同期して動作する集積回路、たとえば
ダイナミックＲＡＭでは、外部信号（ＲＡＳ、ＣＡＳ信
号）に同期して内部回路が動作するため、電源電流は外
部信号が入力された時に急激に大電流が流れることにな
る。現在、電照段階にあ喘５４ ｋｂｉｔのダイナミッ
クＲＡＭでは、動作時平均消費電流が４０ｍＡ程度であ
るが、ピーり電流値としてはＩＱＱｍＡ以上の一流が瞬
間的に流れている。このようなピークＮ訛は、集積回路
に電源を供給する電源回路の容量を大きくしなければな
らないこと、また、プリント基板の他の回路にノイズを
生じさせやすくなること、また、急激な大電流が金属中
を流れる場合には、エレクトロマイグレーションの効果
により、金属原子が電子により圧力を受け、集積回路内
の微細な金属配線の槁造的に弱い部分が断線してしまう
こと、等の問題の原因となる。さらに、大電流が配線中
を流れると、配線の電気抵抗による電圧降下により、オ
リ用できる電源電圧が減少してしまうことにもなる。そ
こで、このようなピーク電流を減少させることが望まれ
るわけであるが、現在までのところ集積回路の各部で消
費される電流値を少なくするか、あるいは、タイミング
をすらして平均的に電流が消費されるようにする以外に
具体面な方法は提案されていない。今後、 ６４ ｋｂ
ｉｔダイナミック貼Ｎから２５５ ｋ ｂｉｔ 、 １
Ｍｂｉｔ へとさらに大容量化していった場合に、ピ
ーク電流値がさらに太き（なることが予想され、これを
減少させる方法が、今後、高集積、大容量化の傾向にあ
る集積回路で重要な問題といえる。
ダイナミックＲＡＭでは、外部信号（ＲＡＳ、ＣＡＳ信
号）に同期して内部回路が動作するため、電源電流は外
部信号が入力された時に急激に大電流が流れることにな
る。現在、電照段階にあ喘５４ ｋｂｉｔのダイナミッ
クＲＡＭでは、動作時平均消費電流が４０ｍＡ程度であ
るが、ピーり電流値としてはＩＱＱｍＡ以上の一流が瞬
間的に流れている。このようなピークＮ訛は、集積回路
に電源を供給する電源回路の容量を大きくしなければな
らないこと、また、プリント基板の他の回路にノイズを
生じさせやすくなること、また、急激な大電流が金属中
を流れる場合には、エレクトロマイグレーションの効果
により、金属原子が電子により圧力を受け、集積回路内
の微細な金属配線の槁造的に弱い部分が断線してしまう
こと、等の問題の原因となる。さらに、大電流が配線中
を流れると、配線の電気抵抗による電圧降下により、オ
リ用できる電源電圧が減少してしまうことにもなる。そ
こで、このようなピーク電流を減少させることが望まれ
るわけであるが、現在までのところ集積回路の各部で消
費される電流値を少なくするか、あるいは、タイミング
をすらして平均的に電流が消費されるようにする以外に
具体面な方法は提案されていない。今後、 ６４ ｋｂ
ｉｔダイナミック貼Ｎから２５５ ｋ ｂｉｔ 、 １
Ｍｂｉｔ へとさらに大容量化していった場合に、ピ
ーク電流値がさらに太き（なることが予想され、これを
減少させる方法が、今後、高集積、大容量化の傾向にあ
る集積回路で重要な問題といえる。
本発明は、上記の事情に鑑みてなされたもので、集積回
路チップ上にインダクタンス素子を効率的に形成し、こ
れを電源線に直列に挿入してキャパシタと共に電源電流
の平滑化を行ない、ピーク電流の発生を防ぐことを可能
とした半導体集積回路を提供することを目的としている
。
路チップ上にインダクタンス素子を効率的に形成し、こ
れを電源線に直列に挿入してキャパシタと共に電源電流
の平滑化を行ない、ピーク電流の発生を防ぐことを可能
とした半導体集積回路を提供することを目的としている
。
本発明は、集積回路チップ上の外周に、ポンディングパ
ッドを取り囲むように導体膜配線を施して、チップ上外
周部のスペースを利用して大きなインダクタンス素子を
形成することを第１の要旨とする。この場合、インダク
タンスの大きさを十分大きくするためには、同一導体膜
でらせん状に配線して巻数を増加させるか、あるいは多
層導体配線により、３次元的に巻線なつみ重ねていく。
ッドを取り囲むように導体膜配線を施して、チップ上外
周部のスペースを利用して大きなインダクタンス素子を
形成することを第１の要旨とする。この場合、インダク
タンスの大きさを十分大きくするためには、同一導体膜
でらせん状に配線して巻数を増加させるか、あるいは多
層導体配線により、３次元的に巻線なつみ重ねていく。
また、本発明は、集積回路のパッケージの少くとも一部
に高−ｆｌｌ磁率拐料を用いて、上述のチップ上のイン
ダクタンス素子と閉磁気回路を形成することにより一層
大きなインダクタンス値を得ることを第２の要旨とする
。
に高−ｆｌｌ磁率拐料を用いて、上述のチップ上のイン
ダクタンス素子と閉磁気回路を形成することにより一層
大きなインダクタンス値を得ることを第２の要旨とする
。
更に本発明は、上記したインダクタンス素子と共にチッ
プ上に形成したキャパシタを組合せて電源電流平滑用の
低域通過フィルタを構成することを第３の要旨とする。
プ上に形成したキャパシタを組合せて電源電流平滑用の
低域通過フィルタを構成することを第３の要旨とする。
本発明によれば、集積回路のチップ上に効率的に大きな
インダクタンスを形成することができる。そしてこれを
同じくチップ上に形成したキャパシタと組み合せて、低
域通過フィルタを作ることができ、これを集積回路の電
源線に入ることにより電源からのピーク電流の流入を防
止することが可能になり、数多くの集積回路からなるプ
リント基板に供給する電源回路の能力を必要以上に大き
くする必要がない。つまり、ピーク電流を供給できるだ
け大きな電源回路が必要となるところを、ピーク電流を
減少させることにより、より電流供給能力の小さな電源
Ｎ路で十分になる。このことにより、電源回路をも含め
た、集積回路システム全体のコストを低減させることが
できる。また、集積回路に流れるピーク電流は、電源線
、アース線、あるいは信号線に電圧降下によるノイズ、
電磁誘導によるノイズを生じさせ、機器の誤動作の原因
となるが、本発明により、ピーク電流の発生を減少させ
れば、ノイズ発生を減少させることができ、機器全体の
誤動作を減少させることができる。
インダクタンスを形成することができる。そしてこれを
同じくチップ上に形成したキャパシタと組み合せて、低
域通過フィルタを作ることができ、これを集積回路の電
源線に入ることにより電源からのピーク電流の流入を防
止することが可能になり、数多くの集積回路からなるプ
リント基板に供給する電源回路の能力を必要以上に大き
くする必要がない。つまり、ピーク電流を供給できるだ
け大きな電源回路が必要となるところを、ピーク電流を
減少させることにより、より電流供給能力の小さな電源
Ｎ路で十分になる。このことにより、電源回路をも含め
た、集積回路システム全体のコストを低減させることが
できる。また、集積回路に流れるピーク電流は、電源線
、アース線、あるいは信号線に電圧降下によるノイズ、
電磁誘導によるノイズを生じさせ、機器の誤動作の原因
となるが、本発明により、ピーク電流の発生を減少させ
れば、ノイズ発生を減少させることができ、機器全体の
誤動作を減少させることができる。
また集積回路内部においても、電源線にピーク電流が流
れることによるエレクトロマイグレーション効果により
、金属配線が切断されるということもなくなる。
れることによるエレクトロマイグレーション効果により
、金属配線が切断されるということもなくなる。
本発明の一実施例を以下に説明する。第１図は一実施例
の集積回路テップ平面図である。即ち、ｌが集積回路チ
ップであって複数の素子および配線からなる内部回路２
が形成され、外周部にポンディングパッドＡ、〜Ａ、、
Ｂ、〜Ｂ４が配設されている。このようなチップ上の電
源端子となるバンドＡ１とＡ２の間に、バンドＡ２
以外のパッドを内側に囲むように、一層の導体膜をらせ
ん状にバターニングしたインダクタンス素子３を形成し
ている。このようにすることにより各パッドから内部回
路への配線を妨けることな（インダクタンス素子を形成
でき、かつその大きさを十分なものとすることができる
。
の集積回路テップ平面図である。即ち、ｌが集積回路チ
ップであって複数の素子および配線からなる内部回路２
が形成され、外周部にポンディングパッドＡ、〜Ａ、、
Ｂ、〜Ｂ４が配設されている。このようなチップ上の電
源端子となるバンドＡ１とＡ２の間に、バンドＡ２
以外のパッドを内側に囲むように、一層の導体膜をらせ
ん状にバターニングしたインダクタンス素子３を形成し
ている。このようにすることにより各パッドから内部回
路への配線を妨けることな（インダクタンス素子を形成
でき、かつその大きさを十分なものとすることができる
。
第２図（ａ） ＊ （ｂ＞は別の実施例のチップ平面図
と模式的断面図である。この実施例ではインダクタンス
素子３′は、一層の導体配線ではなく多層の導体配線を
用いる。即ち第２図（ｂ）に示すように、各層の導体配
線３．’、３□／、３３／ によりそれぞれ１巻のコ
イルを形成し、層間絶縁膜を介して各コイルを直列接続
して多数巻のインダクタンス素子３′を完成する。
と模式的断面図である。この実施例ではインダクタンス
素子３′は、一層の導体配線ではなく多層の導体配線を
用いる。即ち第２図（ｂ）に示すように、各層の導体配
線３．’、３□／、３３／ によりそれぞれ１巻のコ
イルを形成し、層間絶縁膜を介して各コイルを直列接続
して多数巻のインダクタンス素子３′を完成する。
このようなインダクタンス素子を形成した集積回路チッ
プを金属製の台座に電気的接触を得るように固定する場
合、インダクタンス素子の発生する磁界が、この台座に
渦電流を発生し、電力損失を起さないようにすることが
必要である。そのためには第３図に示すように、チップ
台座４にはスリット５を入れておくことが好ましい。
プを金属製の台座に電気的接触を得るように固定する場
合、インダクタンス素子の発生する磁界が、この台座に
渦電流を発生し、電力損失を起さないようにすることが
必要である。そのためには第３図に示すように、チップ
台座４にはスリット５を入れておくことが好ましい。
集積回路チップの大きさを５ｙｕ＋Ｘ１０ｍｎとし、イ
ンダクタンス素子用の配線材料なＡＪとし、その抵抗を
無視してインダクタンスを計算してみる。第４図に示す
ような、２辺の長さがそれぞれａ、ｂで、中径ｒの導線
からなる長方形回路の自己インダクタンスは Ｌ＝” （−ａ ｌｏｇ、ｃａ＋ｓ／ａ：＋ｂ” ）
ｂ Ｊｏｇ（ｂ＋Ｖ’ａ”＋ｂ’） 十π で表わされる。ａ＝５鮎、ｂ＝１０ｗ、ｒ＝２μｍとす
ると、Ｌ＝４５ｎＨとなる。したがって第１図の１巻き
のコイルは約４５ｎＨであることがわかる。らせん状に
１０回巻きとし、この時の巻き幅がチップの大きさに比
べて十分小さいとすると、チップのインダクタンスは巻
数の２米に比例するので、このときのインダクタンスは
約４．５μＨとなる。
ンダクタンス素子用の配線材料なＡＪとし、その抵抗を
無視してインダクタンスを計算してみる。第４図に示す
ような、２辺の長さがそれぞれａ、ｂで、中径ｒの導線
からなる長方形回路の自己インダクタンスは Ｌ＝” （−ａ ｌｏｇ、ｃａ＋ｓ／ａ：＋ｂ” ）
ｂ Ｊｏｇ（ｂ＋Ｖ’ａ”＋ｂ’） 十π で表わされる。ａ＝５鮎、ｂ＝１０ｗ、ｒ＝２μｍとす
ると、Ｌ＝４５ｎＨとなる。したがって第１図の１巻き
のコイルは約４５ｎＨであることがわかる。らせん状に
１０回巻きとし、この時の巻き幅がチップの大きさに比
べて十分小さいとすると、チップのインダクタンスは巻
数の２米に比例するので、このときのインダクタンスは
約４．５μＨとなる。
コイルのインダクタンスを更に増加させるには、第５図
に示すように、集積回路チップのパッケージを工夫する
ことで達成させる。このパッケージは、フェライトなど
の尚透磁率の材料を用いＥ字型ボットコア状に形成した
上部パッケージコア６□と下部パッケージコア６２によ
りチップｌを上下からはさみこむことにより、磁気回路
を構成している。これは通常の集積回路のパッケージで
ある１）ＩＰをコアとして磁気回路を構成する一例であ
る。第５図（ａ）は一部切開した斜視図、同図（ｂ）
、 （Ｃ）はそれぞれ（ａ）の７面、Ｘ面の断面図を示
している。第５図（Ｃ）の斜線領域７１．７□は上下の
パッケージコア６、 、６２が接触スる面を示している
。このように、チップ外に高透磁率（μ０〜ｔｏｏｏ）
の材料で磁気回路を構成すればチップ厚み分だけギャ
ップが生じ磁気抵抗が入ることを考慮しても、約ｌｏＯ
倍程度のインダクタンスの増加を可能にすることができ
る。
に示すように、集積回路チップのパッケージを工夫する
ことで達成させる。このパッケージは、フェライトなど
の尚透磁率の材料を用いＥ字型ボットコア状に形成した
上部パッケージコア６□と下部パッケージコア６２によ
りチップｌを上下からはさみこむことにより、磁気回路
を構成している。これは通常の集積回路のパッケージで
ある１）ＩＰをコアとして磁気回路を構成する一例であ
る。第５図（ａ）は一部切開した斜視図、同図（ｂ）
、 （Ｃ）はそれぞれ（ａ）の７面、Ｘ面の断面図を示
している。第５図（Ｃ）の斜線領域７１．７□は上下の
パッケージコア６、 、６２が接触スる面を示している
。このように、チップ外に高透磁率（μ０〜ｔｏｏｏ）
の材料で磁気回路を構成すればチップ厚み分だけギャ
ップが生じ磁気抵抗が入ることを考慮しても、約ｌｏＯ
倍程度のインダクタンスの増加を可能にすることができ
る。
したがって、上述の１０回巻のコイルの場合４５０μＨ
となる。
となる。
６４ ｋ ｂｉｔダイ・ナミック階調の場合、電源電流
のピーク波形はピーク値１００ｍＡで電流パルス幅は２
０ｎｔＩｅｃ程度である。したがって、ピーク電流が流
れる時の回路等価的なインピーダンスは１電源電圧を５
ｖとすると、几＝ ５ Ｖ／１００ｍＡ＝５０Ωとなる
。この５０Ωに十分電流を供給できる平滑用コンデンサ
としては、この抵抗とのＣＲの時定数が２０ｎｓより十
分大きいものを選べばよい。 ＣＲ＞ ２０ ｎｓで
、Ｒ＝５０Ωとすると、Ｃ＞４００ＰＦとなる。
のピーク波形はピーク値１００ｍＡで電流パルス幅は２
０ｎｔＩｅｃ程度である。したがって、ピーク電流が流
れる時の回路等価的なインピーダンスは１電源電圧を５
ｖとすると、几＝ ５ Ｖ／１００ｍＡ＝５０Ωとなる
。この５０Ωに十分電流を供給できる平滑用コンデンサ
としては、この抵抗とのＣＲの時定数が２０ｎｓより十
分大きいものを選べばよい。 ＣＲ＞ ２０ ｎｓで
、Ｒ＝５０Ωとすると、Ｃ＞４００ＰＦとなる。
このような平滑用コンデンサを上述のインダクタンス素
子と共にチップ上に形成した実施例を説明する。平滑用
コンデンサは、２００＾のゲート酸化膜を介した電極と
基板間のＭＯＳキャパシタを使用し、かつインダクタン
ス素子形成領域下の５０μｍ幅の面積を使用する。この
ときキャパシタンスは ＝ ２５００ （Ｐ上゛） となって、十分な大きさとなる。そしてこのＭＯＳキャ
パシタとインダクタンス素子とで第６図にニー示すよみ
に低域通過フィルタを形成すれば、そのカットオフ周波
数は したがって、この実施例によれは２０μ式以下の急激な
ピーク電流を効果的に防止することが可能である。
子と共にチップ上に形成した実施例を説明する。平滑用
コンデンサは、２００＾のゲート酸化膜を介した電極と
基板間のＭＯＳキャパシタを使用し、かつインダクタン
ス素子形成領域下の５０μｍ幅の面積を使用する。この
ときキャパシタンスは ＝ ２５００ （Ｐ上゛） となって、十分な大きさとなる。そしてこのＭＯＳキャ
パシタとインダクタンス素子とで第６図にニー示すよみ
に低域通過フィルタを形成すれば、そのカットオフ周波
数は したがって、この実施例によれは２０μ式以下の急激な
ピーク電流を効果的に防止することが可能である。
第１図は本発明の一実施例の集積回路チップ平面図、第
２図（ａ） Ｍ （ｂ）は別の実施例の集積回路チップ
平面図と模式的断面図、第３図はチップ台座を示す図、
第４図は上記実施例のインダクタンス値を求めるための
等測長方形回路を示す図、第５図（ａ）〜（Ｃ）はパッ
ケージにより磁気回路を構成した本発明の実施例の集積
回路を示す図、第６図は電源線に低域通過フィルタを挿
入した本発明の実施例の要部等価回路図である。 ｌ・・・集積回路チップ、２・・・内部回路、３．３′
・・・インダクタンス素子、Ａ１〜Ａ、、Ｂ１〜Ｂ４・
・・ｙｙンディングパッド、６□、６２・・・パッケー
ジコア。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図 第６図 第５図
２図（ａ） Ｍ （ｂ）は別の実施例の集積回路チップ
平面図と模式的断面図、第３図はチップ台座を示す図、
第４図は上記実施例のインダクタンス値を求めるための
等測長方形回路を示す図、第５図（ａ）〜（Ｃ）はパッ
ケージにより磁気回路を構成した本発明の実施例の集積
回路を示す図、第６図は電源線に低域通過フィルタを挿
入した本発明の実施例の要部等価回路図である。 ｌ・・・集積回路チップ、２・・・内部回路、３．３′
・・・インダクタンス素子、Ａ１〜Ａ、、Ｂ１〜Ｂ４・
・・ｙｙンディングパッド、６□、６２・・・パッケー
ジコア。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図 第６図 第５図
Claims (5)
- （１）複数の素子を集積形成してなる半導体チップ上に
５その外周に設けられる複数のポンディングパッドを取
り囲むように配設した導体膜配線によりインダクタンス
素子を構成したことを特徴とする半導体集積回路。 - （２）インダクタンス素子は、半導体チップ上に配設し
た一層の導体膜をらせん状にパターニングしたものであ
る特許請求の範囲第１項記載の半導体集積回路。 - （３） インダクタンス素子は、半導体チップ上に複
数層にわたって積層配設した導体膜配線を直列接続して
複数巻きとじ〆ものである特許請求の範囲第１項記載の
半導体集積回路。 - （４）複数の素子を集積形成してなる半導体チップ上に
、その外周に設けられる複数のボンデイイングバツドを
取り囲むように配設した導体膜配線によりインダクタン
ス素子を構成し、かつ前記半導体チップを収容するパッ
ケージの少くとも一部を高透磁率材料により構成して、
前記インダクタンス素子とパッケージにより磁気回路を
形成したことを特徴とする半導体集積回路。 - （５）複数の素子を集積形成してなる半導体チップ上に
、その外周に設けられる複数のポンディングパッドを取
り囲むように配設した導体膜配線によりインダクタンス
素子を構成すると共に、これと前記半導体チップ上に形
成したキャパシタを組合せて電源電流平滑用の低域通過
フィルタを構成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5356883A JPS59181046A (ja) | 1983-03-31 | 1983-03-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5356883A JPS59181046A (ja) | 1983-03-31 | 1983-03-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181046A true JPS59181046A (ja) | 1984-10-15 |
| JPH0114713B2 JPH0114713B2 (ja) | 1989-03-14 |
Family
ID=12946427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5356883A Granted JPS59181046A (ja) | 1983-03-31 | 1983-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181046A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996042110A1 (fr) * | 1995-06-08 | 1996-12-27 | Niigata Seimitsu Co., Ltd. | Dispositif a semi-conducteurs |
| US5633785A (en) * | 1994-12-30 | 1997-05-27 | University Of Southern California | Integrated circuit component package with integral passive component |
| EP0862214A1 (en) * | 1997-02-28 | 1998-09-02 | TELEFONAKTIEBOLAGET L M ERICSSON (publ) | An integrated circuit having a planar inductor |
| FR2819953A1 (fr) * | 2001-01-24 | 2002-07-26 | St Microelectronics Sa | Commutateur de puissance a asservissement en di/dt |
| WO2006085363A1 (ja) * | 2005-02-09 | 2006-08-17 | Renesas Technology Corp. | 半導体装置及び電子回路 |
| JP2014064015A (ja) * | 2013-11-06 | 2014-04-10 | Renesas Electronics Corp | 半導体装置 |
| JP2017191814A (ja) * | 2016-04-11 | 2017-10-19 | 株式会社東海理化電機製作所 | 半導体集積回路 |
-
1983
- 1983-03-31 JP JP5356883A patent/JPS59181046A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0114713B2 (ja) | 1989-03-14 |
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