JP5749366B2 - 半導体装置 - Google Patents
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Description
前記一つまたは二つの半導体チップは、
信号を生成する第1回路と、
前記配線層に形成され、前記第1回路に接続された第1インダクタと、
前記信号を処理する第2回路と、
前記配線層に形成され、前記第2回路に接続された第2インダクタと、
を有し、
前記配線基板は、
前記第1インダクタの上方に位置する第3インダクタと、
前記第2インダクタの上方に位置し、前記第3インダクタに接続している第4インダクタと、
を有し、
前記第1インダクタから前記第3インダクタまでの距離は、前記第2インダクタから前記第4インダクタまでの距離と異なる半導体装置が提供される。
(付記1)
配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
前記一つまたは二つの半導体チップは、
信号を生成する第1回路と、
前記配線層に形成され、前記第1回路に接続された第1インダクタと、
前記信号を処理する第2回路と、
前記配線層に形成され、前記第2回路に接続された第2インダクタと、
を有し、
前記配線基板は、
前記第1インダクタの上方に位置する第3インダクタと、
前記第2インダクタの上方に位置し、前記第3インダクタに接続している第4インダクタと、
を有し、
前記第1インダクタから前記第3インダクタまでの距離は、前記第2インダクタから前記第4インダクタまでの距離と異なる半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記第1インダクタから前記第3インダクタまでの距離は、前記第2インダクタから前記第4インダクタまでの距離より長い半導体装置。
(付記3)
付記1又は2に記載の半導体装置において、
前記配線基板はシリコン基板を用いて形成されている半導体装置。
(付記4)
付記3に記載の半導体装置において、
前記一つまたは二つの半導体チップはシリコン基板を用いて形成されており、
前記配線基板における基板不純物濃度は、前記一つまたは二つの半導体チップの基板不純物濃度より低い半導体装置。
(付記5)
付記3又は4に記載の半導体装置において、
前記配線基板に形成され、回路上において前記第3インダクタと前記第4インダクタの間に設けられた送受信回路を備える半導体装置。
(付記6)
付記1〜5のいずれか一つに記載の半導体装置において、
前記第3インダクタ及び前記第4インダクタは、前記配線基板のうち前記一つまたは二つの半導体チップとは反対側の面に形成されている半導体装置。
(付記7)
付記1〜6のいずれか一つに記載の半導体装置において、
前記第1回路及び前記第1インダクタは第1の前記半導体チップに形成されており、
前記第2回路及び前記第2インダクタは第2の前記半導体チップに形成されており、
前記配線基板は、前記第1の半導体チップ上から前記第2の半導体チップ上に亘って取り付けられている半導体装置。
(付記8)
付記1〜6のいずれか一つに記載の半導体装置において、
前記第1回路、前記第2回路、前記第1インダクタ、及び前記第2インダクタは一つの前記半導体チップに形成されており、
前記第1回路及び前記第1インダクタは前記半導体チップの第1領域に形成されており、
前記第2回路及び前記第2インダクタは前記半導体チップの第2領域に形成されており、
前記第1領域及び前記第2領域は絶縁されている半導体装置。
12 第1領域
14 第2領域
20 半導体チップ
60 配線基板
100 第1回路
102 第1基板
104 シリコン基板
106 絶縁層
108 シリコン層
109 絶縁分離層
120 ウェル
121 第1トランジスタ
122 不純物領域
124 不純物領域
126 ゲート電極
140 ウェル
141 第1トランジスタ
142 不純物領域
144 不純物領域
146 ゲート電極
200 第2回路
202 第2基板
220 ウェル
221 第2トランジスタ
222 不純物領域
224 不純物領域
226 ゲート電極
240 ウェル
241 第2トランジスタ
242 不純物領域
244 不純物領域
246 ゲート電極
300 第1信号伝達素子
302 第1インダクタ
304 第3インダクタ
320 第2信号伝達素子
322 第2インダクタ
324 第4インダクタ
400 多層配線層
410 絶縁層
412 配線層
420 絶縁層
422 配線層
430 絶縁層
432 配線層
440 絶縁層
442 配線層
500 多層配線層
510 絶縁層
512 配線層
520 絶縁層
522 配線層
530 絶縁層
532 配線層
540 絶縁層
542 配線層
602 シリコン基板
604 配線層
606 送受信回路
Claims (12)
- 多層配線層を有する半導体チップと、
前記多層配線層に形成された第1スパイラルインダクタ及び第2スパイラルインダクタと、
前記半導体チップ上に形成され、第3スパイラルインダクタ及び第4スパイラルインダクタを有する配線基板と、
を備え、
前記第3スパイラルインダクタは、平面視で前記第1スパイラルインダクタと重なっており、
前記第4スパイラルインダクタは、平面視で前記第2スパイラルインダクタと重なっており、
前記第3スパイラルインダクタ及び前記第4スパイラルインダクタは、共通の配線によって形成されており、
前記配線は、前記第3スパイラルインダクタ及び前記第4スパイラルインダクタにおいて同じ方向に渦を巻いており、
前記第1スパイラルインダクタ及び前記第3スパイラルインダクタの間の距離が前記第2スパイラルインダクタ及び前記第4スパイラルインダクタの距離と異なっている半導体装置。 - 請求項1に記載の半導体装置において、
前記第3スパイラルインダクタ及び前記第4スパイラルインダクタにおける前記配線は、前記配線基板を介して前記半導体チップの反対側から見た場合に、内側から外側に向かって反時計回りに渦を巻いている半導体装置。 - 請求項1に記載の半導体装置において、
前記配線基板は、シリコン基板によって形成されている半導体装置。 - 請求項3に記載の半導体装置において、
前記半導体チップは、シリコン基板によって形成されており、
前記配線基板の不純物濃度が、前記半導体チップの不純物濃度よりも低い半導体装置。 - 請求項3に記載の半導体装置において、
前記配線基板に形成され、回路図において前記第3スパイラルインダクタ及び前記第4スパイラルインダクタの間に設けられる送受信回路をさらに備える半導体装置。 - 請求項1に記載の半導体装置において、
前記第1スパイラルインダクタに接続した第1回路と、
前記第2スパイラルインダクタに接続した第2回路と、
をさらに備え、
前記第1回路に入力される電気信号の振幅と前記第2回路に入力される電気信号の振幅とが互いに異なっている半導体装置。 - 第1多層配線層を有する第1半導体チップと、
第2多層配線層を有する第2半導体チップと、
前記第1多層配線層に形成された第1スパイラルインダクタと、
前記第2多層配線層に形成された第2スパイラルインダクタと、
前記第1半導体チップ及び前記第2半導体チップ上に形成され、第3スパイラルインダクタ及び第4スパイラルインダクタを有する配線基板と、
を備え、
前記第3スパイラルインダクタは、平面視で前記第1スパイラルインダクタと重なっており、
前記第4スパイラルインダクタは、平面視で前記第2スパイラルインダクタと重なっており、
前記第3スパイラルインダクタ及び前記第4スパイラルインダクタは、共通の配線によって形成されており、
前記配線は、前記第3スパイラルインダクタ及び前記第4スパイラルインダクタにおいて同じ方向に渦を巻いており、
前記第1スパイラルインダクタ及び前記第3スパイラルインダクタの間の距離が前記第2スパイラルインダクタ及び前記第4スパイラルインダクタの距離と異なっている半導体装置。 - 請求項7に記載の半導体装置において、
前記第3スパイラルインダクタ及び前記第4スパイラルインダクタにおける前記配線は、前記配線基板を介して前記第1半導体チップ及び前記第2半導体チップの反対側から見た場合に、内側から外側に向かって反時計回りに渦を巻いている半導体装置。 - 請求項7に記載の半導体装置において、
前記配線基板は、シリコン基板によって形成されている半導体装置。 - 請求項7に記載の半導体装置において、
前記第1半導体チップ及び前記第2半導体チップは、シリコン基板によって形成されており、
前記配線基板の不純物濃度が、前記第1半導体チップ及び前記第2半導体チップの不純物濃度よりも低い半導体装置。 - 請求項9に記載の半導体装置において、
前記配線基板に形成され、回路図において前記第3スパイラルインダクタ及び前記第4スパイラルインダクタの間に設けられる送受信回路をさらに備える半導体装置。 - 請求項7に記載の半導体装置において、
前記第1スパイラルインダクタに接続した第1回路と、
前記第2スパイラルインダクタに接続した第2回路と、
をさらに備え、
前記第1回路に入力される電気信号の振幅と前記第2回路に入力される電気信号の振幅とが互いに異なっている半導体装置。
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