JP2005327931A - 集積化インダクタおよびそれを用いた受信回路 - Google Patents
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Abstract
【解決手段】シリコン基板上に少なくとも2層の導体層を有し、第1の導体層43で形成され隣接して配置された螺旋状の第1および第2のインダクタユニット41(A),42(B)とに分割し、第1のインダクタユニット41と第2のインダクタユニットは、電流の向きが互いに逆方向になるように接続して、A部は電流が時計方向に流れ、B部では反時計方向に流れるように構成することにより、磁束を局部的に封じ込め、遠方に磁束が漏れにくい構造を実現している。
【選択図】 図8
Description
かつてはインダクタはIC上に集積化することは不可能とされていたが、近年ある制約下では実用化可能となってきた。
配線の多層化は、その導電性ゆえに損失の原因となるシリコン基板から離れた位置(遠いところ)にインダクタの形成を可能にするし、複数層配線の並列接続による直列抵抗損の低減や、複数配線層の直列接続によるインダクタンスの増加等の自由度をもたらす。
また、銅配線による低抵抗化はそのままQの改善をもたらす。
第2のメタル層2は通常上部より2層目が使われる。
図2のVCOは、インダクタLV1,LV2、バラクタVC1,VC2、npnトランジスタQ1,Q2、および電流源I1により構成されている。
そのため、VCOは非常に重要な要素技術であり、特にその位相ノイズが重要である。
そのため、無線通信システムの厳しい位相ノイズの仕様を満たすにはVCOとして、図2に示すようなLC発振回路を用いることが事実上必須である。
図3にその具体的な例を示す。
これは受信回路の入力段でLNA(Low Noise Amplifier )とよばれる回路である。このLNAは、図3に示すように、インダクタLB,LO,LE、抵抗素子RB、バイアス電圧源VB、定電圧源Vcc、およびnpnトランジスタQ3により構成されている。
典型的には50Ωの実部に見えるようにLEを決める。LBはトランジスタの入力インピーダンスの虚部(リアクタンス分)を打ち消すインダクタである。
その結果、入力端子から見た回路のインピーダンスは所望の抵抗に見える。
LOは出力の負荷となるインダクタである。通常このようなLNAは、NF(Noise Figure)とダイナミックレンジを確保するために、かなり大きな動作電流で使われる。
これはデバイスの微細化に伴い電源電圧が低下するとより深刻な問題であるし、バイポーラトランジスタよりMOSトランジスタにおいてより深刻な問題である。その理由はMOSトランジスタのトランスコンダクタンスGmが小さいためである。
図4において、理解を容易にするために、図2のVCOおよび図3のLNAと同一構成部分は同一符号にて表している。
トランジスタQ5,Q6は、トランジスタQ1,Q2により構成されるVCOの局部発振周波数によりバッファBFを介してスイッチング動作をするよう駆動される。
このような動作により、入力周波数をfRFとし、局部発振周波数をfLocal としたとき、入力信号を中間周波数fIF (= fRF-fLocal)の信号に変換することができる。
一方、入力信号は、システムによって異なるが、たとえば数μVrms 以下の最少入力レベルの場合がある。
たとえば図4において、VCOを構成するインダクタLV1、LV2と入力整合回路を構成するインダクタLBが11に示すように結合したり、負荷インダクタLOが12に示すように結合したりすると、そこには大きな局部発振周波数成分が誘起してしまう。
たとえば、結合が0.1%だとしても数100μVが誘起するし、1%あると数mVが誘起する。
これらは最少信号レベルよりもはるかに大きい。
このセルフミキシングによるDCオフセット成分は、従来のスーパーヘテロダインのように中間周波数が比較的高いときは大した問題とならなかった。変換された信号の周波数が充分高いために簡単にDC成分を切ることができたためである。
そのためのシステムの構成法として、ローIF方式やゼロIF方式(ダイレクトコンバージョン方式とも呼ばれる)が提案されている。
ローIF方式は、信号をかなり低い中間周波数に変換する方式であり、ゼロIF方式は直接ベースバンドに変換する方式である。
通常のスーパーヘテロダイン方式21は比較的高い周波数に変換され、ローIF22はかなり低い中間周波数に、ゼロIF方式23は直接ベースバンド(DC)に変換される。
ゼロIF方式は、DCにも信号成分が含まれるので、DCオフセットを除去することが困難である。
変調方式によっては、DCに信号が含まれないようにすることも可能であるが、非常に低い周波数成分は含まれるので、DC成分を除去するには非常に大きなキャパシタを必要とする。
DCオフセットはセルフミキシングだけではなく回路の至る所で発生する。最終出力におけるDCオフセット成分を最少にするには、DC除去回路はなるべく後段に配置するのが望ましい。
この場合、周波数変換回路で乗算される信号の周波数が異なる周波数となるのでDC成分を発生しない。セルフミキシングの厳しいゼロIFでは比較的よく用いられる方法であるが、回路が複雑となり、チップサイズの増大、消費電力の増大をもたらす。
また、微細化はトランジスタあたりの製造コストは低下するが、単位面積あたりの製造コストは増大する。
そのためにも、インダクタもよりコンパクトにより近接させてレイアウト設計をしないと、高周波回路の製造コストは製造プロセスの進化によりかえって高価なものとなってしまう。
また、図6のX-X'間の断面図、および磁束の通り方を図7(A),(B)に示す。
この交差分がインダクタンス間の結合(相互インダクタンス)となる。この結合は、距離がインダクタの大きさに対して充分離れていれば、距離の二乗に反比例する。
この結合は、典型的には0.1%のオーダーで、1%を大きく上回ることは無いが、前述したように大きな電圧電流で動作している局部発振周波数を生成するVCOと、μVオーダーの信号を扱うLNA間の結合では、信号の大きさをはるかに上回る局部発振周波数成分がLNAに漏れ込み、セルフミキシングにより大きなDCオフセット成分を発生する。
距離の二乗に反比例して結合が変化するということは、IC製造プロセスの微細化に伴い、高周波回路を小さくレイアウト設計しなければならない場合には、結合が急速に大きな問題となる。
これにより、磁束が局部的に封じ込めわれ、遠方に磁束が漏れにくい構造となっている。
したがって、集積化インダクタの磁束を集積化インダクタ内部に閉じこめ、外部に漏洩する磁束を大幅に減らすことができる。
その結果、たとえば無線信号の受信回路において、局部発振回路から低雑音増幅器への局部発振周波数成分のインダクタ間の結合に起因して漏洩し、直流オフセットを発生する問題を大幅に低減することができる。また、送信回路の出力段の変調信号による局部発振回路への妨害の低減にも有効である。
高周波回路のチップサイズが小さくなることは、余計な寄生成分が減少し高性能化が図れるとともにコストダウンをすることができる。
第1のインダクタユニット41と第2のインダクタユニット42は、電流の向きが互いに逆方向になるように接続されている。
そして、集積化インダクタ40においては、第1および第2のインダクタユニット41,42、並びに図示しない外部回路との接続において、少なくとも2カ所の第2の導体層による第1の導体層との交差部を有する
このように構成することにより、磁束を局部的に封じ込め、遠方に磁束が漏れにくい構造を実現している。
この場合、総磁束の大部分は、φMとして示したA部とB部の中間にある導体を囲むように分布し、これはインダクタ内部のみを交差する。
一方、A部の図中左側およびB部の右側の導体を囲む成分φAとφBの成分は総磁束のごく一部である。φAとφBの一部は、インダクタの遠方にも分布するので、この成分がインダクタ間の結合に寄与する。
したがって、図8に示す構造による集積化インダクタ40は、インダクタから外部に漏れ出す磁束を大幅に減ずることができ、隣接したインダクタとの結合を大幅に減ずることができる。
これは別の見方により説明することができる。
A点における磁束密度を考えた場合、ここの磁束密度に寄与するのは、垂直方向の52と54の成分で、水平方向の電流成分51と53は殆ど寄与しない。電流成分52と54はP1点に対し逆方向の磁束を発生させようとする。
したがって、電流成分52と54の水平方向の平均的距離2Dが点Aの磁束密度に大きな影響を与える。
図11において、P2点の磁束密度を考えると、P2点に対しては電流成分61−1、61−3、62−1、62−3は殆ど寄与せず、61−2、62−4、63の電流が寄与する。
電流成分61−2と62−4による磁束は加算し合い、電流成分63による磁束とは減算し合う。
距離的には電流成分62−4の影響が最大で、次に63、61−2の電流の順に影響度を持つ。上向きの電流61−2と62−4は下向きの電流63に対し遠方と近方にあるので、その影響度は平均として63に近い。
したがって、P2点における磁束密度は図10のインダクタよりも小さなものとなる。
P2点における磁束度を考えると、ここに対しては電流成分61−1、61−3、62−1、62−3が支配的に決める。
電流成分61−1と62−1はほぼ完全に対称なので、P2点での互いの磁界はほぼ完全に打ち消し合う。電流成分61−3と62−3の関係についても同様である。
つまり垂直方向の対称軸上では磁束はほぼ完全にゼロとなる。
図11おいて、垂直方向は磁束が完全に打ち消し、水平方向は完全には打ち消さない。
つまり本実施形態に係る集積化インダクタは、外部からの影響を受けにくいことになる。
図12は、集積化インダクタ40を基準とし、それと結合を避けたいインダクタを隣接させなければならない場合の様々な組み合わせを示している。
それでも、従来型のインダクタに較べれば結合は小さくなる。
したがって、集積化インダクタ40が磁束を出さない垂直方向に配置することが必要である。
もし電流ループを図13のようにできれば、対称性の破れは非常に小さく、前記の考察はかなり厳密に正しい。
実際には電流をこのように流すことは不可能に近い。
したがって、回路の結合は単にインダクタ同士の結合のみではなく、電流ループを形成する全体から決まる。
外部の回路も含めると完全な対称性を得ることはほぼ不可能である。
しかし、主要な磁束はインダクタ部から出ているので、回路電流がインダクタの近傍を流れるように配置すれば、本発明の効果は充分大きなレベルで保たれる。
もし、精密な3次元電磁界シミュレーションが可能であれば、集積化インダクタ40のA部とB部の形状を非対称にすることにより、インダクタ端子の外部への取り出し、回路を流れる部分によるバランスのくずれはかなりの程度補正可能である。
なお、45A〜45Cはコタクトホールを示している。
したがって、図17に示すように共振容量を上下に分割すると磁束の対称性が保たれる。
図18において、集積化インダクタは図15の構成を採用している。また、図中、VC41,VC42はバラクタ、Q41,Q42はトランジスタ、I41は電流源を示している。
磁束の向きは図示の通り、隣接する領域との間でリング状に分布することになる。
この配置の場合、視覚的にも明らかなようにY軸方向には対称性が良好だが、X軸方向には対称性は完全ではないがある程度の効果を得ることはできる。
その結果、たとえば無線信号の受信回路において、VCOからLNAへの局部発振周波数成分のインダクタ間の結合に起因して漏洩し、直流オフセットを発生する問題を大幅に低減することができる。
また、送信回路の出力段の変調信号による局部発振回路への妨害の低減にも有効である。
したがって、チップサイズの縮小が可能となる。
高周波回路のチップサイズが小さくなることは、余計な寄生成分が減少し高性能化が図れるとともにコストダウンをすることができる。これは特に今後の微細プロセスで高周波回路を実現する際に非常に重要なことである。
図21は、その測定結果を示す図である。図21において、横軸がインダクタ中心間距離を、縦軸が出力レベルを示している。
図中、LNA2で示す方が本発明に係る集積化インダクタを用いた場合であり、LNA1で示す方が従来の集積化インダクタを用いた場合である。
図21に示すように、本発明に係る集積化インダクタを用いた方が従来の集積化インダクタを用いた場合に比べて、8dB磁気結合が小さい。
したがって、上述したように、たとえば無線信号の受信回路において、VCOからLNAへの局部発振周波数成分のインダクタ間の結合に起因して漏洩し、直流オフセットを発生する問題を大幅に低減することができる。
また、送信回路の出力段の変調信号による局部発振回路への妨害の低減にも有効である。
また、インダクタ間の結合を大幅に減ずることができ、集積化インダクタを物理的に隣接して配置しても問題が起こらない。
したがって、チップサイズの縮小が可能となる。
高周波回路のチップサイズが小さくなることは、余計な寄生成分が減少し高性能化が図れるとともにコストダウンをすることができる。
そして、図18のVCOが第1のVCO105および/または第2のVCO108として適用される。
そして、全段の高周波側のRF部と後段の中間周波(IF)部とが縦続された構成を有する。
RF部は、LNA104、第1のVCO105、第1のPLL106、第1のループフィルタ107、ミキサ111,112、バンドパスフィルタ115,116を含む。
また、IF部は、第2のVCO108、第2のPLL109、第2のループフィルタ110、ミキサ113,114、合成器118、バンドパスフィルタ11117、および比較器119を含む。
そして、ミキサ111,112において、第1のVCO105による第1の発振信号とミキシングされ、バンドパスフィルタ115,116を通して2MHzの第1中間周波が抽出され、ミキサ113,114に入力される。
ミキサ113,114において、第2のVCO108による第2の発振信号とミキシングされた後、合成器118で合成され、バンドパスフィルタ117を通して1MHzの第2中間周波が得られる。
そして、バンドパスフィルタ117の出力に基づいて比較器119のデータが、図示しないベースバンド処理部に出力される。
基本的に等価回路とすると、図3の回路と同等の回路となる。
ただし、VCO105の集積化インダクタ41,42は、上述した本発明に係る集積化インダクタ40Bにより構成されている。
また、LNA104における負荷用インダクタLO、入力側インダクタLB、および/またはインダクタLEも、本発明に係る集積化回路40,40A〜40Cにより構成される。
また、送信回路の出力段の変調信号による局部発振回路への妨害の低減にも有効である。
したがって、チップサイズの縮小が可能となる。
高周波回路のチップサイズが小さくなることは、余計な寄生成分が減少し高性能化が図れるとともにコストダウンをすることができる。
トランジスタQ5,Q6は、トランジスタQ41,Q42により構成されるVCO105の局部発振周波数によりバッファBFを介してスイッチング動作をするよう駆動される。
このような動作により、入力周波数をfRFとし、局部発振周波数をfLocal としたとき、入力信号を中間周波数fIF (= fRF-fLocal)の信号に変換することができる。
Claims (11)
- 基板上に少なくとも2層の導体層を有し、第1の導体層で形成され隣接して配置された螺旋状の第1および第2のインダクタユニットを有し、
上記第1および第2のインダクタユニットは、電流の向きが互いに逆方向になるように接続され、
第1および第2のインダクタユニット並びに外部回路との接続において、少なくとも2カ所の第2の導体層による第1の導体層との交差部を有する
集積化インダクタ。 - 上記第1および第2のインダクタユニットは各々螺旋状構造の外側の第1の端子と螺旋状構造の内側の第2の端子を有し、
上記第1および第2のインダクタユニットの第1の端子同士が上記第1の導体層により接続され、
上記第1および第2のインダクタユニットは、上記第2の導体層によりインダクタ外部に取り出され、インダクタの一方および他方の端子を形成している
請求項1記載の集積化インダクタ。 - 上記第1および第2のインダクタユニットは各々螺旋状構造の外側の第1の端子と螺旋状構造の内側の第2の端子を有し、
上記第1および第2のインダクタユニットの第2の端子同士が第2の導体層により接続され、
上記第1および第2のインダクタユニットの各々第1の端子が、インダクタの一方および他方の端子として形成されている
請求項1記載の集積化インダクタ。 - 上記第1および第2のインダクタユニットは各々螺旋状構造の外側の第1の端子と螺旋状構造の内側の第2の端子を有し、
上記第1のインダクタユニットの第2の端子が上記第2のインダクタユニットの第1の端子に上記第2の導体層により接続され、
上記第1のインダクタユニットの第1の端子がインダクタの一方の端子、第2のインダクタユニットの第2の端子が第2の導体層によりインダクタ外部に取り出され、インダクタ他方の端子として形成されている
請求項1記載の集積化インダクタ。 - 第1のインダクタユニットと第2のインダクタユニットの接続部が中間タップとして外部に取り出された
請求項1記載の集積化インダクタ。 - 第1および第2にインダクタユニットを含む2つの集積化インダクタを有し、
上記2つの集積化インダクタの各々は、
基板上に少なくとも2層の導体層を有し、第1の導体層で形成され隣接して配置された螺旋状の第1および第2のインダクタユニットを有し、
上記第1および第2のインダクタユニットは、電流の向きが互いに逆方向になるように接続され、
第1および第2のインダクタユニット並びに外部回路との接続において、少なくとも2カ所の第2の導体層による第1の導体層との交差部を有し、
隣接するインダクタユニットの電流方向が互いに逆方向となるように接続されている
集積化インダクタ。 - 局部発振信号を発振する局部発振回路と、
所定周波数の受信信号を所定の利得をもって増幅する低雑音増幅器と、
上記低雑音増幅器から出力された所定周波数の受信信号を上記局部発振回路による局部発振信号により中間周波数の信号に変換する周波数変換回路と、を有し、
上記局部発振回路、低雑音増幅器、および周波数変換回路は一体的に集積化され、
上記局部発信回路は、集積化インダクタによるLC発振回路を含み、
上記集積化インダクタは、
基板上に少なくとも2層の導体層を有し、第1の導体層で形成され隣接して配置された螺旋状の第1および第2のインダクタユニットを有し、
上記第1および第2のインダクタユニットは、電流の向きが互いに逆方向になるように接続され、
第1および第2のインダクタユニット並びに外部回路との接続において、少なくとも2カ所の第2の導体層による第1の導体層との交差部を有する
受信回路。 - 上記低雑音増幅器は、増幅用トランジスタと、当該増幅用トランジスタの出力側端子に接続された負荷用集積化インダクタとを含む
請求項7記載の受信回路。 - 上記低雑音増幅器は、増幅用トランジスタと、当該増幅用トランジスタの出力側端子に接続された負荷用集積化インダクタと、上記増幅用トランジスタの入力インピーダンスのリアクタンス分を打ち消すための入力側集積化インダクタとを含む
請求項7記載の受信回路。 - 上記低雑音増幅器の負荷用集積化インダクタは、
基板上に少なくとも2層の導体層を有し、第1の導体層で形成され隣接して配置された螺旋状の第1および第2のインダクタユニットを有し、
上記第1および第2のインダクタユニットは、電流の向きが互いに逆方向になるように接続され、
第1および第2のインダクタユニット並びに外部回路との接続において、少なくとも2カ所の第2の導体層による第1の導体層との交差部を有する
請求項8記載の受信回路。 - 上記低雑音増幅器の負荷用集積化インダクタと入力側集積化インダクタのうちの少なくとも一方の集積化インダクタは、
基板上に少なくとも2層の導体層を有し、第1の導体層で形成され隣接して配置された螺旋状の第1および第2のインダクタユニットを有し、
上記第1および第2のインダクタユニットは、電流の向きが互いに逆方向になるように接続され、
第1および第2のインダクタユニット並びに外部回路との接続において、少なくとも2カ所の第2の導体層による第1の導体層との交差部を有する
請求項9記載の受信回路。
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