JP2007067057A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2007067057A JP2007067057A JP2005249222A JP2005249222A JP2007067057A JP 2007067057 A JP2007067057 A JP 2007067057A JP 2005249222 A JP2005249222 A JP 2005249222A JP 2005249222 A JP2005249222 A JP 2005249222A JP 2007067057 A JP2007067057 A JP 2007067057A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor
- substrate
- inductor
- inductors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
【課題】 歩留まりを向上し、かつインダクタ間の結合度を高くすることが可能な半導体装置およびその製造方法を提供する。
【解決手段】 2つの半導体チップ1,2を、それらの主表面が対向するようにして積層する。2つのインダクタ16,41は狭い間隔で対向するように位置決めされる。半導体チップ2のSOI層34のうちのインダクタ41の上方に位置する部分をエッチング除去する。また、ウェットエッチングにより、半導体チップ2のシリコンバルク基板の下層にある埋込み酸化膜33を除去せずに、シリコンバルク基板のみを高選択にエッチング除去する。
【選択図】 図4
【解決手段】 2つの半導体チップ1,2を、それらの主表面が対向するようにして積層する。2つのインダクタ16,41は狭い間隔で対向するように位置決めされる。半導体チップ2のSOI層34のうちのインダクタ41の上方に位置する部分をエッチング除去する。また、ウェットエッチングにより、半導体チップ2のシリコンバルク基板の下層にある埋込み酸化膜33を除去せずに、シリコンバルク基板のみを高選択にエッチング除去する。
【選択図】 図4
Description
この発明は、半導体装置およびその製造方法に関し、特に、複数の半導体チップ間で無線通信を行なう半導体装置およびその製造方法に関する。
デジタル信号を処理するDRAM(Dynamic Random Access Memory)やCPU(Central Processing Unit)などの半導体装置は、微細化および低コスト化に適したシリコン系CMOS(Complementary Metal Oxide Semiconductor)構造のトランジスタで構成されている。
近年、DRAMに代表される半導体メモリ装置では、動作の高速化および大容量化が進められている。このため、トランジスタの微細化や、1枚の基板上に複数の半導体チップを2次元的に並べる方法が採用されている。
しかしながら、トランジスタの微細化にはプロセス的な限界がある。また、複数の半導体チップを基板上に並べる方法を採用した場合、基板面積が増大するという問題や、半導体チップ間を接続するためのボンディングワイヤや基板上に形成された配線の寄生容量によって、半導体チップ間のデータ伝送に遅延が生じるという問題があった。
このような問題を回避するため、複数の半導体チップを3次元的に積層する方法が提案されている。たとえば、各半導体チップ内にアンテナを組込み、アンテナ間で電波によって無線データ通信を行なう方法や、各半導体チップ内にインダクタを組込み、インダクタ間で電磁結合によって無線データ通信を行なう方法が提案されている。
たとえば、下記の特許文献1には、アンテナを用いて集積回路チップ間で無線データ通信を行なう方法が開示されている。これによると、2次元的または3次元的に配置されたチップ間で無線データ通信を行なうことができる。
また、下記の特許文献2には、2以上の回路チップが積層され、各回路チップに形成された集積回路の間が電磁誘導コイルによって電磁結合される構成が開示されている。これによると、2つの回路チップを対向させてそれぞれの電磁誘導コイルを対向させ、それらの間を絶縁して配置する。
また、下記の特許文献3には、高周波動作時であっても必要なQが十分確保できるようにしたインダクタを有する半導体装置が開示されている。これによると、SOI基板上のSOI層を一部除去することにより露出した埋込酸化膜上に層間絶縁膜を介して形成したインダクタを有する。
また、下記の非特許文献1には、2つのチップを対向させ、スパイラルインダクタ対の共振特性を利用した無線インタコネクト技術が開示されている。図3には、インダクタ対間の距離が短いほど高い結合度(結合係数が1に近いほどインダクタ間の結合度が高い)が得られることがシミュレーション結果として示されている。
特開2000−124406号公報
特開平7−221260号公報
特開2003−086697号公報
佐々木 守、他2名、「スパイラルインダクタ間の共振特性を利用したチップ間無線インタコネクト」、[online]、平成16年6月、広島大学21世紀COEプログラム テラビット情報ナノエレクトロニクス 第1回成果報告書 4-I-2、[平成17年6月27日検索]、インターネット<URL:http://www.rcis.hiroshima-u.ac.jp/21coe/J/4result/result2-1.html>
しかしながら、アンテナを用いて無線データ通信を行なう方法では、複数の送信アンテナから同時にデータが送信された場合には、受信アンテナで混信の影響を受けたり、パッケージや筐体などにより電波が反射して信号遅延(マルチパス)が生じたりして、データ通信の品質が低下するという問題があった。
一方、インダクタを用いて無線データ通信を行なう方法では、対向するインダクタ間でのみ電磁結合によりデータ通信を行なう場合、他のインダクタとの混信やマルチパスといった問題は回避される。2つの半導体チップのみを積層する場合、上述した特許文献2や非特許文献1に示されるように、2つの半導体チップの主表面を対向させることでインダクタ間に導電性のシリコン基板を介在させないようにすることができる。
しかしながら、この場合でも、半導体チップ内のシリコン基板などに渦電流が流れて、インダクタにより生じる磁束と逆向きの磁束(反磁界)が発生するため、インダクタ間の結合度が低くなるという問題があった。
また、3つ以上の半導体チップを積層して、インダクタを用いて無線データ通信を行なう場合、すべての半導体チップを対向させることはできないためインダクタ間に必ずシリコン基板が介在することになる。シリコン基板にウェルやトランジスタのソース/ドレイン領域などの不純物注入層が形成されている場合は、シリコン基板を完全に除去することはできない。このため、インダクタ間に介在するシリコン基板の厚さの分だけインダクタ間の距離が離れ、インダクタ間の結合度が低くなるという問題があった。さらに、インダクタ間に介在する導電性のシリコン基板内にも渦電流が流れ、インダクタにより生じる磁束と逆向きの磁束(反磁界)が発生して、インダクタ間の結合度がさらに低くなるという問題があった。
この対策としてインダクタ間の距離を短くするためにインダクタ間に介在するシリコン基板の厚さを薄くすると、半導体チップの機械的強度が低下するため、半導体チップを実装する工程でウェハが割れたりして歩留まりが低下するという問題があった。また、研磨やエッチングのプロセスでシリコン基板の厚さにばらつきが生じ、インダクタ間の結合度にばらつきが生じるという問題があった。
それゆえに、この発明の主たる目的は、歩留まりを向上し、かつインダクタ間の結合度を高くすることが可能な半導体装置およびその製造方法を提供することである。
この発明に係わる半導体装置は、積層された第1および第2の半導体チップを備え、それぞれ第1および第2の半導体チップに搭載された第1および第2のインダクタ間で無線通信を行なう半導体装置において、第1の半導体チップは、基板の表面に第1のインダクタを含む第1の無線通信回路を形成したものであり、第2の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したSOI基板の表面に第2のインダクタを含む第2の無線通信回路を形成したものであり、第1の半導体チップの表面に、第2の半導体チップの表面を下向きにして第2の半導体チップを積層し、第2の半導体チップのシリコンバルク基板を除去したことを特徴とする。
この発明に係わる半導体装置の製造方法は、第1および第2の半導体チップを備え、それぞれ第1および第2の半導体チップに搭載された第1および第2のインダクタ間で無線通信を行なう半導体装置の製造方法であって、第1の半導体チップは、基板の表面に第1のインダクタを含む第1の無線通信回路を形成したものであり、第2の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したSOI基板の表面に第2のインダクタを含む第2の無線通信回路を形成したものであり、第1の半導体チップの表面に、第2の半導体チップの表面を下向きにして第2の半導体チップを積層する積層ステップと、積層された第2の半導体チップのシリコンバルク基板を除去する除去ステップとを含む。
この発明に係わる半導体装置では、第1の半導体チップは、基板の表面に第1のインダクタを含む第1の無線通信回路を形成したものであり、第2の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したSOI基板の表面に第2のインダクタを含む第2の無線通信回路を形成したものであり、第1の半導体チップの表面に、第2の半導体チップの表面を下向きにして第2の半導体チップを積層し、第2の半導体チップのシリコンバルク基板を除去したことを特徴とする。したがって、歩留まりが向上し、また第1および第2のインダクタ間の結合度を高くすることが可能となる。
この発明に係わる半導体装置の製造方法では、第1の半導体チップは、基板の表面に第1のインダクタを含む第1の無線通信回路を形成したものであり、第2の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したSOI基板の表面に第2のインダクタを含む第2の無線通信回路を形成したものであり、第1の半導体チップの表面に、第2の半導体チップの表面を下向きにして第2の半導体チップを積層する積層ステップと、積層された第2の半導体チップのシリコンバルク基板を除去する除去ステップとを含む。この場合も、歩留まりが向上し、また第1および第2のインダクタ間の結合度を高くすることが可能となる。
[実施の形態1]
図1は、この発明の実施の形態1による半導体装置を構成する半導体チップ1の断面図である。図1に示すように、この半導体チップ1は、シリコン基板11と、シリコン基板11の表面に形成された絶縁膜12とを備える。
図1は、この発明の実施の形態1による半導体装置を構成する半導体チップ1の断面図である。図1に示すように、この半導体チップ1は、シリコン基板11と、シリコン基板11の表面に形成された絶縁膜12とを備える。
シリコン基板11は、たとえば比抵抗(単位体積あたりの抵抗値)2kΩ・cm、厚さ300μmである。このシリコン基板11上には、不純物領域であるソース13およびドレイン14が形成されている。また、シリコン基板11の表面にはゲート電極15が形成されている。これらのソース13、ドレイン14およびゲート電極15はトランジスタ回路を構成する。
絶縁膜12は、たとえばシリコン酸化膜やシリコン窒化膜、ポリイミドなどで構成される。絶縁膜12の内部には、金属配線層で構成される渦巻状のスパイラルインダクタ16が形成されている。このインダクタ16は、シリコン基板11上に形成されたアナログ通信回路(図示せず)と接続される。また絶縁膜12の内部には、金属配線層で構成されるパッド17,18およびボンディングパッド19,20が形成されている。パッド17とボンディングパッド19とは金属配線層21を介して接続され、パッド18とボンディングパッド20とは金属配線層22を介して接続されている。また絶縁膜12の表面の一部がエッチングによって除去されており、パッド17,18およびボンディングパッド19,20は、絶縁膜12の表面に露出している。
図2(A)〜(C)は、この発明の実施の形態1による半導体装置を構成する半導体チップ2の製造工程を示す断面図である。図2(A)に示すように、半導体チップ2は、SOI(Silicon On Insulator)基板31を用いて作製される。SOI基板31は、シリコンバルク基板32/埋込み酸化膜(絶縁膜)33/SOI層(単結晶シリコン層)34の3層構造となっている。シリコンバルク基板32の比抵抗はたとえば2kΩ・cm、SOI層34の比抵抗はたとえば0.1Ω・cmである。また、バルク部分32の厚さはたとえば300μm、埋込み酸化膜33の厚さはたとえば0.1μm、SOI層34の厚さはたとえば0.1μmである。
まず、図2(B)に示すように、SOI層34の一部をエッチング除去する。続いて、埋込み酸化膜33の一部をエッチング除去してビア35,36を形成する。埋込み酸化膜33を貫通したビア35,36には、銅やアルミなどの金属材料が充填されて形成される。
次に、図2(C)に示すように、通常のCMOSプロセスによってSOI層34に不純物領域であるソース37およびドレイン38が形成され、SOI層34の表面にゲート電極39が形成される。これらのソース37、ドレイン38およびゲート電極39はトランジスタ回路を構成する。またSOI層34および埋込み酸化膜33の表面には、絶縁膜40が形成される。この絶縁膜40は、たとえばシリコン酸化膜やシリコン窒化膜、ポリイミドなどで構成される。
絶縁膜40の内部には、金属配線層で構成される渦巻状のスパイラルインダクタ41が形成されている。このインダクタ41は、SOI基板31上に形成されたアナログ通信回路(図示せず)と接続される。また絶縁膜40の内部には、金属配線層で構成されるパッド42,43が形成されている。パッド42とビア35とは電気的に接続されて、電源電圧や接地電圧を供給するための貫通ビアを構成している。パッド43とビア36とは電気的に接続されて、電源電圧や接地電圧を供給するための貫通ビアを構成している。また絶縁膜40の表面の一部がエッチングによって除去されており、パッド42,43は、絶縁膜40の表面に露出している。なお、SOI層34は、インダクタ41の下方に位置する部分、およびビア35,36の上方に位置する部分がエッチング除去されている。
図3(A)(B)および図4(A)(B)は、この発明の実施の形態1による半導体装置の製造工程を示す断面図である。まず、図3(A)に示すように、台座51の上に、図1に示した半導体チップ1を設置する。台座51には、ボンディングパッド52,53が設けられている。
続いて、半導体チップ1の上に、図2(C)に示した半導体チップ2を積層する。ただし、半導体チップ1,2の主表面が対向するように積層する必要がある。半導体チップ1のパッド17と半導体チップ2のパッド42は、はんだボール54によって電気的に接続される。半導体チップ1のパッド18と半導体チップ2のパッド43は、はんだボール55によって電気的に接続される。はんだボール54,55を熱によって溶解させることにより、半導体チップ1と半導体チップ2とが機械的に固定される。
なお、半導体チップ1内に形成されたインダクタ16と、半導体チップ2内に形成されたインダクタ41とが対向するように位置決めされる。
次に、図3(B)に示すように、半導体チップ1,2の側面をレジスト56で覆う。ただし、半導体チップ2のシリコンバルク基板32の表面は露出するようにする。
次に、図4(A)に示すように、半導体チップ2のSOI基板31のうちのシリコンバルク基板32のみをウェットエッチングにより除去する。ウェットエッチングには、KOH(水酸化カリウム)やTMAH(水酸化四メチルアンモニウム)などの薬液を用いる。これにより、シリコンバルク基板32の下層にある埋込み酸化膜33は除去されずに、シリコンバルク基板32のみを高選択にエッチング除去することができる。半導体チップ2のビア35,36は埋込み酸化膜33の表面に露出し、半導体チップ2を貫通する貫通ビアが形成されている。
次に、図4(B)に示すように、レジスト56を除去する。また、半導体チップ1のボンディングパッド19,20を台座51上のボンディングパッド52,53とボンディングワイヤ57,58でそれぞれ接続する。ボンディングパッド52,53には、外部より電源電圧や接地電圧が与えられる。
なお、ここではインダクタ16,41が渦巻状のスパイラルインダクタである場合を示したが、インダクタ16,41は図に示した形状や寸法に限定されるものではない。たとえば、インダクタ16,41が互いに平行に配置された配線形状のインダクタや、配線をジグザグに曲げたメアンダ形状のインダクタであってもよく、スパイラルインダクタと同様に電磁結合する機能を有したものであればよい。
図5は、インダクタ16,41がスパイラルインダクタである場合の電磁結合ついて説明するための図である。図5において、半導体チップ1のインダクタ16に電流が流れると右ネジの法則により磁界が発生する。これに応じて、半導体チップ2のインダクタ41には、その磁界の発生を妨げる向きに誘起電流が流れる。このようにして、対向するスパイラルインダクタ16,41間で電磁結合により無線データ通信を行なうことができる。
また、図6はインダクタ16,41がそれぞれ平行に配置された配線形状のインダクタである場合の電磁結合ついて説明するための図である。図6において、半導体チップ1のインダクタ16に電流が流れると右ネジの法則により磁界が発生する。これに応じて、半導体チップ2のインダクタ41には、その磁界の発生を妨げる向きに誘起電流が流れる。このようにして、それぞれ平行に配置された配線形状のインダクタ16,41間で電磁結合により無線データ通信を行なうことができる。
なお、インダクタ16,41の材料は、アルミの他、たとえばタングステン、チタン、銅、タンタルなどの一般的に半導体製造プロセスで用いられる金属材料であってもよい。また、これらの金属材料の積層構造によってインダクタ16,41を形成してもよい。
以上のように、この実施の形態1では、半導体チップ1と半導体チップ2の間に導電性のシリコン基板が介在しないようにして、インダクタ16,41が狭い間隔で対向して配置される(図4(B)参照)。さらに、半導体チップ2のSOI基板31のシリコンバルク基板32をエッチング除去し(図4(A)参照)、SOI層34のうちインダクタ41の上方に位置する部分をエッチング除去することにより(図4(B)参照)、半導体チップ2内に渦電流が流れるのが防止される。したがって、インダクタ16,41間の結合度が高くなる。
また、従来は積層する半導体チップのシリコンバルク基板を機械的研磨やエッチングにより薄膜化した後に、その半導体チップを積層して固定していた。このため、薄膜化した半導体チップを積層して固定する作業時に半導体チップが割れたり欠けたりすることがあった。さらに、薄膜化した半導体チップが応力により反ってしまい、はんだボールで固定するのが困難になることもあった。
しかし、この実施の形態1では、半導体チップ1の上に予め半導体チップ2を積層して固定してからシリコンバルク基板32をウェットエッチングにより除去する(図3(A)(B)、図4(A)参照)。これにより、半導体チップ2を積層して固定する作業時に半導体チップ2が割れたり欠けたりすることが回避されて歩留まりが向上する。また、ソース37およびドレイン38が形成されたSOI層34にダメージを与えることもない。
さらに、従来は積層する半導体チップのシリコン基板を機械的研磨やエッチングにより薄膜化する際に、プロセスばらつきによって半導体チップの厚さにばらつきが生じ、インダクタ間の結合度にばらつきが生じるという問題があった。しかし、この実施の形態1では、半導体チップ1の上に予め半導体チップ2を積層して固定してからシリコンバルク基板32をウェットエッチングにより除去するため、従来のような薄膜化の際のプロセスばらつきはほとんどなくなり、半導体チップの厚さのばらつきが小さくなる。このため、インダクタ16,41間の結合度のばらつきが抑えられる。さらに、シリコンバルク基板32をエッチング除去するので、シリコンバルク基板32に渦電流が流れるという問題も発生せず、インダクタ16,41間の結合度が高くなる。
また、半導体チップ2の埋込み酸化膜33に予めビア35,36を形成しておくことによって、シリコンバルク基板32をウェットエッチングにより除去した際にビア35,36が露出するため、電源電圧や接地電圧を供給するための貫通ビアを容易に形成することができる。これにより、ワイヤボンディングのためのパッドが不要となり、チップ面積を縮小することができる。
なお、この実施の形態1では、半導体チップ1にシリコン基板11を用いた場合について説明したが、GaAs基板、GaN基板、SiC基板などを用いてもよい。また、インダクタ16,41が高周波/アナログ回路用のインダクタである場合は、SOI基板を用いると、シリコン基板11を用いた場合と比べて低損失かつ高いQ値を有したインダクタを得ることができる。
[実施の形態2]
図7(A)(B)および図8(A)(B)は、この発明の実施の形態2による半導体装置の製造工程を示す断面図である。この実施の形態2では、実施の形態1による半導体装置の上に、さらに半導体チップを積層する。
図7(A)(B)および図8(A)(B)は、この発明の実施の形態2による半導体装置の製造工程を示す断面図である。この実施の形態2では、実施の形態1による半導体装置の上に、さらに半導体チップを積層する。
まず、図7(A)に示すように、半導体チップ1の上に積層された半導体チップ2_1の上に、さらに半導体チップ2_2を積層する。なお、半導体チップ2_1は、図4(B)に示した半導体チップ2に対応する。また、半導体チップ2_2は、図2(A)〜(C)に示した製造工程で作製され、その内部構成は同様であるためここでは詳細な説明はしない。
半導体チップ2_2は、その主表面が下向きになるように積層される。半導体チップ2_1のビア35_1と半導体チップ2_2のパッド42_2は、はんだボール54_2によって電気的に接続される。半導体チップ2_1のビア36_1と半導体チップ2のパッド43_2は、はんだボール55_2によって電気的に接続される。はんだボール54_2,55_2を熱によって溶解させることにより、半導体チップ2_1と半導体チップ2_2とが機械的に固定される。
なお、半導体チップ2_1内に形成されたインダクタ41_1と、半導体チップ2_2内に形成されたインダクタ41_2とが対向するように位置決めされる。また、半導体チップ1と半導体チップ2_1は、はんだボール54_1,55_1によって電気的に接続されており、半導体チップ1内に形成されたインダクタ16と、半導体チップ2_1内に形成されたインダクタ41_1とが対向するように位置決めされている。
次に、図7(B)に示すように、半導体チップ1,2_1,2_2の側面をレジスト56で覆う。ただし、半導体チップ2_2のシリコンバルク基板32_2の表面は露出するようにする。
次に、図8(A)に示すように、半導体チップ2_2のシリコンバルク基板32_2のみをウェットエッチングにより除去する。ウェットエッチングには、KOH(水酸化カリウム)やTMAH(水酸化四メチルアンモニウム)などの薬液を用いる。これにより、シリコンバルク基板32_2の下層にある埋込み酸化膜33_2は除去されずに、シリコンバルク基板32_2のみを高選択にエッチング除去することができる。半導体チップ2_2のビア35_2,36_2は埋込み酸化膜33_2の表面に露出し、半導体チップ2_2を貫通する貫通ビアが形成されている。
次に、図8(B)に示すように、レジスト56を除去する。また、半導体チップ1のボンディングパッド19,20を台座51上のボンディングパッド52,53とボンディングワイヤ57,58でそれぞれ接続する。ボンディングパッド52,53には、外部より電源電圧や接地電圧が与えられる。ボンディングパッド52,53から半導体チップ1のボンディングパッド19,20に供給された電源電圧や接地電圧は、半導体チップ2_1,2_2に形成された貫通ビアを介して半導体チップ2_2のビア35_2,36_2まで供給される。
したがって、この実施の形態2では、実施の形態1と同様に、インダクタ16,41_1間およびインダクタ41_1,41_2間の結合度が高くなる。また、半導体チップ2_2を積層して固定する作業時に半導体チップ2_2が割れたり欠けたりすることが回避されて歩留まりが向上する。さらに、インダクタ16,41_1間およびインダクタ41_1,41_2間の結合度のばらつきが抑えられる。また、半導体チップ2_2のチップ面積を縮小することができる。
図9は、この実施の形態2の変更例を示す断面図である。図9において、半導体チップ1の上に4つの半導体チップ2_1〜2_4が、それぞれ主表面が下に向けられて積層されている。これらの半導体チップ2_1〜2_4は、実施の形態2に示した製造工程を繰返すことによって順番に積層される。このようにして、半導体チップを何層にも積層することが可能である。
なお、今回示した実施の形態では、半導体チップ2,2_1,2_2,・・・内のSOI層のうちのインダクタに対向する部分をエッチング除去する場合について説明したが(たとえば図2(B)(C)参照)、必ずしもSOI層のうちのインダクタに対向する部分をエッチング除去する必要はない。SOI層をエッチング除去しない場合は、SOI層に渦電流が流れる分インダクタ間の結合度が低くなる。しかしながら、シリコンバルク基板をウェットエッチングにより除去する分、各インダクタを狭い間隔で対向して配置することができるため、従来よりも高い結合度が得られる。また、SOI層をエッチング除去する工程が省かれる分、製造コストが低下する。
また、半導体チップ2,2_1,2_2,・・・のSOI基板に電源電圧や接地電圧を供給するための貫通ビアを形成する場合について説明したが、必ずしも貫通ビアを形成する必要はない。たとえば、貫通ビアを形成する代わりにボンディングパッドを形成してボンディングワイヤを介して電源電圧や接地電圧を与えるようにしてもよい。この場合、貫通ビアを形成するための工程が省かれるため製造コストが低下するものの、ボンディングパッドを形成する必要がある分、チップ面積が増大する。
また、半導体チップ1,2,2_1,2_2,・・・をはんだボールを用いて電気的に接続する場合について説明したが、さらに各半導体チップ間に樹脂や接着剤を注入して硬化させることによって、各半導体チップを固定してもよい。この場合は、各半導体チップの固定強度が強くなる。なお、半導体チップ間に注入する樹脂や接着剤は、インダクタにより生じる渦電流を抑制するため、絶縁性であることが好ましい。
また、半導体チップ2,2_1,2_2,・・・のシリコンバルク基板をウェットエッチングによって除去する場合について説明したが、これに限定されるものではない。たとえば、機械的研磨やドライエッチングによってシリコンバルク基板を除去してもよいし、これらの方法を組み合わせてシリコンバルク基板を除去してもよい。ただし、シリコンバルク基板の下層にある埋込み酸化膜を除去せずにシリコンバルク基板のみを高選択に除去するためには、ウェットエッチングが最も好ましい。
また、半導体チップ2,2_1,2_2,・・・のシリコンバルク基板をウェットエッチングによって除去する際に、各半導体チップの側面をレジストで覆う場合について説明したが、レジスト以外のものを用いてもよい。たとえば、樹脂やテープなど、ウェットエッチング液の浸入を防ぐものであればよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,2,2_1〜2_4 半導体チップ、11 シリコン基板、12,40 絶縁膜、13,37 ソース、14,38 ドレイン、15,39 ゲート電極、16 インダクタ、17,18,42,43,42_2,43_2 パッド、19,20,52,53 ボンディングパッド、21,22 金属配線層、31 SOI基板、32,32_2 シリコンバルク基板、33,33_2 埋込み酸化膜(絶縁膜)、34 SOI層(単結晶シリコン層)、35,36,35_1,35_2,36_1,36_2 ビア、41,41_1,41_2 インダクタ、51 台座、54,55,54_1,54_2,55_1,55_2 はんだボール、56 レジスト、57,58 ボンディングワイヤ。
Claims (8)
- 積層された第1および第2の半導体チップを備え、それぞれ前記第1および第2の半導体チップに搭載された第1および第2のインダクタ間で無線通信を行なう半導体装置において、
前記第1の半導体チップは、基板の表面に前記第1のインダクタを含む第1の無線通信回路を形成したものであり、
前記第2の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したSOI基板の表面に前記第2のインダクタを含む第2の無線通信回路を形成したものであり、
前記第1の半導体チップの表面に、前記第2の半導体チップの表面を下向きにして第2の半導体チップを積層し、前記第2の半導体チップの前記シリコンバルク基板を除去したことを特徴とする、半導体装置。 - 前記第2の半導体チップにおいて、前記単結晶シリコン層のうちの前記第2のインダクタに対向する部分を除去したことを特徴とする、請求項1に記載の半導体装置。
- 前記第1の半導体チップの基板は、単結晶のバルク基板であることを特徴とする、請求項1または請求項2に記載の半導体装置。
- 前記第1の半導体チップの基板は、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したSOI基板であることを特徴とする、請求項1または請求項2に記載の半導体装置。
- さらに、前記第2の半導体チップと同様の構成を有し、その表面を下向きにして前記第2の半導体チップの上に積層された第3の半導体チップを備えることを特徴とする、請求項1から請求項4までのいずれかに記載の半導体装置。
- 前記第1の半導体チップの表面には、外部から電圧が供給される金属電極が形成されており、
前記第2の半導体チップには、その表面と裏面とを貫通し、前記第1の金属電極からの電圧を受ける金属部材が形成されていることを特徴とする、請求項5に記載の半導体装置。 - 第1および第2の半導体チップを備え、それぞれ前記第1および第2の半導体チップに搭載された第1および第2のインダクタ間で無線通信を行なう半導体装置の製造方法であって、
前記第1の半導体チップは、基板の表面に前記第1のインダクタを含む第1の無線通信回路を形成したものであり、
前記第2の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したSOI基板の表面に前記第2のインダクタを含む第2の無線通信回路を形成したものであり、
前記第1の半導体チップの表面に、前記第2の半導体チップの表面を下向きにして第2の半導体チップを積層する積層ステップ、および
積層された前記第2の半導体チップの前記シリコンバルク基板を除去する除去ステップを含む、半導体装置の製造方法。 - 前記除去ステップにおいて、前記シリコンバルク基板をウェットエッチングによって除去する、請求項7に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005249222A JP2007067057A (ja) | 2005-08-30 | 2005-08-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005249222A JP2007067057A (ja) | 2005-08-30 | 2005-08-30 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007067057A true JP2007067057A (ja) | 2007-03-15 |
Family
ID=37928924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005249222A Withdrawn JP2007067057A (ja) | 2005-08-30 | 2005-08-30 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007067057A (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100872711B1 (ko) * | 2007-06-29 | 2008-12-05 | 주식회사 동부하이텍 | 칩적층 구조물 및 이의 제조 방법 |
JP2009206208A (ja) * | 2008-02-26 | 2009-09-10 | Fujitsu Media Device Kk | 電子部品 |
JP2010080781A (ja) * | 2008-09-26 | 2010-04-08 | Panasonic Corp | 電子デバイス及びその製造方法 |
JP2010087273A (ja) * | 2008-09-30 | 2010-04-15 | Panasonic Corp | 電子デバイス及びその製造方法 |
JP2010251662A (ja) * | 2009-04-20 | 2010-11-04 | Renesas Electronics Corp | 半導体装置 |
JP2011159889A (ja) * | 2010-02-03 | 2011-08-18 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2012156186A (ja) * | 2011-01-24 | 2012-08-16 | Keio Gijuku | 積層型半導体集積回路装置 |
JP2012532331A (ja) * | 2009-07-17 | 2012-12-13 | ザイリンクス インコーポレイテッド | 積層ダイ構造の試験のための装置および方法 |
CN102867795A (zh) * | 2011-07-07 | 2013-01-09 | 瑞萨电子株式会社 | 半导体器件及制造该半导体器件的方法 |
JP2013157612A (ja) * | 2013-02-27 | 2013-08-15 | Renesas Electronics Corp | 半導体装置 |
WO2013179333A1 (en) * | 2012-05-29 | 2013-12-05 | Fuji Electric Co., Ltd. | Isolator and isolator manufacturing method |
JP2014207466A (ja) * | 2014-06-10 | 2014-10-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9761545B2 (en) | 2015-07-03 | 2017-09-12 | Fuji Electric Co., Ltd. | Isolator and method of manufacturing isolator |
JP2019212729A (ja) * | 2018-06-04 | 2019-12-12 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
JP7437275B2 (ja) | 2020-09-09 | 2024-02-22 | 株式会社東芝 | 電子デバイス |
-
2005
- 2005-08-30 JP JP2005249222A patent/JP2007067057A/ja not_active Withdrawn
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100872711B1 (ko) * | 2007-06-29 | 2008-12-05 | 주식회사 동부하이텍 | 칩적층 구조물 및 이의 제조 방법 |
JP2009206208A (ja) * | 2008-02-26 | 2009-09-10 | Fujitsu Media Device Kk | 電子部品 |
JP2010080781A (ja) * | 2008-09-26 | 2010-04-08 | Panasonic Corp | 電子デバイス及びその製造方法 |
JP2010087273A (ja) * | 2008-09-30 | 2010-04-15 | Panasonic Corp | 電子デバイス及びその製造方法 |
US9355998B2 (en) | 2009-04-20 | 2016-05-31 | Renesas Electronics Corporation | Semiconductor device with circuits connected to each other in contactless manner |
JP2010251662A (ja) * | 2009-04-20 | 2010-11-04 | Renesas Electronics Corp | 半導体装置 |
JP2012532331A (ja) * | 2009-07-17 | 2012-12-13 | ザイリンクス インコーポレイテッド | 積層ダイ構造の試験のための装置および方法 |
JP2011159889A (ja) * | 2010-02-03 | 2011-08-18 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2012156186A (ja) * | 2011-01-24 | 2012-08-16 | Keio Gijuku | 積層型半導体集積回路装置 |
CN102867795A (zh) * | 2011-07-07 | 2013-01-09 | 瑞萨电子株式会社 | 半导体器件及制造该半导体器件的方法 |
JP2013021001A (ja) * | 2011-07-07 | 2013-01-31 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
WO2013179333A1 (en) * | 2012-05-29 | 2013-12-05 | Fuji Electric Co., Ltd. | Isolator and isolator manufacturing method |
US9318784B2 (en) | 2012-05-29 | 2016-04-19 | Fuji Electric Co., Ltd. | Isolator and isolator manufacturing method |
JP2013157612A (ja) * | 2013-02-27 | 2013-08-15 | Renesas Electronics Corp | 半導体装置 |
JP2014207466A (ja) * | 2014-06-10 | 2014-10-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9761545B2 (en) | 2015-07-03 | 2017-09-12 | Fuji Electric Co., Ltd. | Isolator and method of manufacturing isolator |
JP2019212729A (ja) * | 2018-06-04 | 2019-12-12 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
JP7437275B2 (ja) | 2020-09-09 | 2024-02-22 | 株式会社東芝 | 電子デバイス |
US11935846B2 (en) | 2020-09-09 | 2024-03-19 | Kabushiki Kaisha Toshiba | Electronic device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007067057A (ja) | 半導体装置およびその製造方法 | |
US11426143B2 (en) | Vertical packaging for ultrasound-on-a-chip and related methods | |
JP5602892B2 (ja) | ウェハ裏面のキャパシタを有する半導体デバイスを形成する方法 | |
TWI431759B (zh) | 可堆疊式功率mosfet、功率mosfet堆疊及其製備方法 | |
JP4290158B2 (ja) | 半導体装置 | |
TWI302027B (en) | A wafer level packaging structure with inductors and manufacture method thereof | |
US8350639B2 (en) | Transformer signal coupling for flip-chip integration | |
JP5568644B2 (ja) | 電子基板に組み込まれたビア構造 | |
EP2648215A2 (en) | Method and apparatus providing integrated circuit system with interconnected stacked device wafers | |
JP4592542B2 (ja) | 半導体装置 | |
US20130071983A1 (en) | Inductors and Methods for Integrated Circuits | |
US20100314714A1 (en) | Integrated circuit device | |
JP2007073600A (ja) | 半導体装置およびその製造方法 | |
JP2007318003A (ja) | 半導体装置 | |
US9425098B2 (en) | Radio-frequency device package and method for fabricating the same | |
JP2008085362A (ja) | 半導体装置及び半導体モジュール | |
JPH10154795A (ja) | 半導体チップにおけるインダクター及びその製造方法 | |
JP2009267207A (ja) | 信号伝送装置および信号伝送装置の製造方法 | |
JP4297195B1 (ja) | 積層チップ | |
US20090176332A1 (en) | Multi-chip device and method for manufacturing the same | |
TW201042753A (en) | Integrated inductor | |
JP2010050136A (ja) | 半導体装置 | |
JP2006318943A (ja) | 半導体装置およびその製造方法 | |
TW465078B (en) | Manufacturing method of inductor formation using redistribution process of flip-chip | |
JP2006237216A (ja) | 半導体装置およびそれが組み込まれた半導体装置集合体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |