JP2019212729A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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愼一 桑原
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康▲隆▼ 中柴
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Abstract

【課題】組立工程を簡易化することが可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、第１半導体基板と、第１半導体基板上に形成された第１配線層と、第１配線層上に形成された第２配線層と、第２配線層上に形成された第２半導体基板と、第１導電部と、第２導電部とを備える。第１配線層は、互いに電気的に接続された第１電極パッド及び第１インダクタを有する。第２配線層は、互いに電気的に接続された第２インダクタ及び第２電極パッドを有する。第１導電部は、第２半導体基板の裏面から第１電極パッドに達するように、第２半導体基板、第２配線層及び第１配線層に形成されている。第２導電部は、第２半導体基板の裏面から第２電極パッドに達するように、第２半導体基板及び第２配線層中に形成されている。第１インダクタ及び第２インダクタは互いに対向するように配置されている。【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来から、特開２０１１−５４８００号公報（特許文献１）に記載の半導体装置が知られている。
特許文献１に記載の半導体装置は、第１半導体チップと、第２半導体チップとを有している。第１半導体チップは、第１多層配線層を有している。第１多層配線層の内部には、第１インダクタが形成されている。第２半導体チップは、第２多層配線層を有している。第２多層配線層の内部には、第２インダクタが形成されている。
第１半導体チップ及び第２半導体チップは、第１多層配線層と第２多層配線層とが互いに対向するように重ねられている。第１インダクタ及び第２インダクタは、平面視において、互いに対向している。
第１半導体チップは第２半導体チップに対向していない第１非対向領域を有しており、第２半導体チップは第１半導体チップに対向していない第２非対向領域を有している。第１多層配線層は、第１非対向領域において、第１外部接続端子を有している。第２多層配線層は、第２非対向領域において、第２外部接続端子を有している。
特開２０１１−５４８００号公報
特許文献１に記載の半導体装置において、第１外部接続端子及び第２接続端子は、ワイヤボンディングでリードフレームに電気的に接続される。第１外部接続端子と第２外部接続端子は互いに逆方向を向いているため、特許文献１に記載の半導体装置においては、ワイヤボンディングを行うための工程が複雑化する。
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、第１半導体基板と、第１半導体基板上に形成された第１配線層と、第１配線層上に形成された第２配線層と、第２配線層上に形成された第２半導体基板と、第１導電部と、第２導電部とを備える。第１配線層は、互いに電気的に接続された第１電極パッド及び第１インダクタを有する。第２配線層は、互いに電気的に接続された第２インダクタ及び第２電極パッドを有する。
第１導電部は、第２半導体基板の裏面から第１電極パッドに達するように第２半導体基板、第２配線層及び第１配線層に形成されている。第２導電部は、第２半導体基板の裏面から第２電極パッドに達するように第２半導体基板及び第２配線層に形成されている。第１インダクタ及び第２インダクタは互いに対向するように配置されている。
一実施形態に係る半導体装置によると、半導体装置の組立工程を簡易化することが可能となる。
第１実施形態に係る半導体装置の概略構成図である。 第１実施形態に係る半導体装置の断面図である。 第１実施形態に係る半導体装置における第１半導体チップＣＨＰ１の断面図である。 第１実施形態に係る半導体装置における第２半導体チップＣＨＰ２の断面図である。 第１実施形態の変形例に係る半導体装置における第２半導体チップＣＨＰ２の断面図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 第１実施形態に係る半導体装置の製造方法における第１半導体チップ製造工程Ｓ１の詳細を示す工程図である。 第１イオン注入工程Ｓ１１における第１実施形態に係る半導体装置の第１半導体チップＣＨＰ１の断面図である。 ゲート絶縁膜形成工程Ｓ１２における第１実施形態に係る半導体装置の第１半導体チップＣＨＰ１の断面図である。 ゲート電極形成工程Ｓ１３における第１実施形態に係る半導体装置の第１半導体チップＣＨＰ１の断面図である。 第２イオン注入工程Ｓ１４における第１実施形態に係る半導体装置の第１半導体チップＣＨＰ１の断面図である。 サイドウォールスペーサ形成工程Ｓ１５における第１実施形態に係る半導体装置の第１半導体チップＣＨＰ１の断面図である。 第３イオン注入工程Ｓ１６における第１実施形態に係る半導体装置の第１半導体チップのＣＨＰ１の断面図である。 第１実施形態に係る半導体装置の製造方法における第２半導体チップ製造工程Ｓ２の詳細を示す工程図である。 第１絶縁膜形成工程Ｓ２１における第１実施形態に係る半導体装置の第２半導体チップＣＨＰ２の断面図である。 半導体チップ接合工程Ｓ３における第１実施形態に係る半導体装置の断面図である。 開口部形成工程Ｓ４における第１実施形態に係る半導体装置の断面図である。 第２絶縁膜形成工程Ｓ５における第１実施形態に係る半導体装置の断面図である。 導電膜形成工程Ｓ６における第１実施形態に係る半導体装置の断面図である。 ボンディングパッド形成工程Ｓ７における第１実施形態に係る半導体装置の断面図である。 第２実施形態に係る半導体装置の断面図である。 第２実施形態に係る半導体装置における第２半導体チップＣＨＰ２の断面図である。 第２実施形態に係る半導体装置における第１半導体チップＣＨＰ１の断面図である。
実施形態の詳細を、図面を参照して説明する。以下の図面においては、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さない。なお、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
（第１実施形態に係る半導体装置の構成）
以下に、第１実施形態に係る半導体装置の概略構成を説明する。
図１に示されるように、第１実施形態に係る半導体装置は、第１半導体チップＣＨＰ１と、第２半導体チップＣＨＰ２とを有している。
第１半導体チップＣＨＰ１は、送信回路ＴＸ１と、受信回路ＲＸ１と、第１インダクタＩＤ１と、第３インダクタＩＤ３とを有している。第２半導体チップＣＨＰ２は、送信回路ＴＸ２と、受信回路ＲＸ２と、第２インダクタＩＤ２と、第４インダクタＩＤ４を有している。
受信回路ＲＸ１及び送信回路ＴＸ１は、例えばゲートドライバＧＤに接続されている。なお、ゲートドライバＧＤは、パワー半導体装置に接続されている。送信回路ＴＸ１及び受信回路ＲＸ１は、第１インダクタＩＤ１及び第３インダクタＩＤ３にそれぞれ接続されている。受信回路ＲＸ２及び送信回路ＴＸ２は、例えばマイクロコントローラＭＣＵに接続されている。送信回路ＴＸ２及び受信回路ＲＸ２は、第４インダクタＩＤ４及び第２インダクタＩＤ２にそれぞれ接続されている。第１インダクタＩＤ１及び第２インダクタＩＤ２は互いに誘導結合可能な位置に形成されており、第３インダクタＩＤ３及び第４インダクタＩＤ４は互いに誘導結合可能な位置に形成されている。その結果、第１半導体チップＣＨＰ１と第２半導体チップＣＨＰ２との間では、電流は流れないが、信号の送受信が行われる。
ゲートドライバＧＤからの信号は、送信回路ＴＸ１、第１インダクタＩＤ１、第２インダクタＩＤ２及び受信回路ＲＸ２を介してマイクロコントローラＭＣＵに送信される。マイクロコントローラＭＣＵからの信号は、送信回路ＴＸ２、第４インダクタＩＤ４、第３インダクタＩＤ３及び受信回路ＲＸ２を介して、ゲートドライバＧＤに送信される。すなわち、第１実施形態に係る半導体装置は、相対的に低い電圧で動作する半導体装置（上記の例では、マイクロコントローラＭＣＵ）と相対的に高い電圧で動作する半導体装置（上記の例では、ゲートドライバＧＤ）との間で絶縁を行いながら信号の送受信を可能にするデジタルアイソレータである。
以下に、第１実施形態に係る半導体装置の詳細構成を説明する。
図２に示されるように、第１半導体チップＣＨＰ１は、第１面Ｆ１と、第２面Ｆ２とを有している。第２面Ｆ２は、第１面Ｆ１の反対面である。第２半導体チップＣＨＰ２は、第３面Ｆ３と、第４面Ｆ４とを有している。第４面Ｆ４は、第３面Ｆ３の反対面である。
図３に示されるように、第１半導体チップＣＨＰ１は、第１半導体基板ＳＵＢ１と、ゲート絶縁膜ＧＯ１と、ゲート電極ＧＥ１と、サイドウォールスペーサＳＷＳ１と、第１配線層ＷＬ１とを有している。第１配線層ＷＬ１は、第１インダクタＩＤ１と、第１電極パッドＰＤ１とを有している。第１半導体基板ＳＵＢ１は、第１半導体チップＣＨＰ１の第２面Ｆ２側に配置されている。第１配線層ＷＬ１は、第１半導体チップＣＨＰ１の第１面Ｆ１側に形成されている。なお、本明細書中において、「電極パッド（第１電極パッドＰＤ１及び第２電極パッドＰＤ２）」とは、配線層内の配線のうち、配線以外の他の導電部材と接続される配線をいう。
第１半導体基板ＳＵＢ１は、表面ＦＳ１と裏面ＢＳ１とを有している。裏面ＢＳ１は、表面ＦＳ１の反対面である。表面ＦＳ１及び裏面ＢＳ１は、第１半導体基板ＳＵＢ１の主面を構成している。第１半導体基板ＳＵＢ１は、例えば単結晶のシリコン（Ｓｉ）で形成されている。第１半導体基板ＳＵＢ１には、ソース領域ＳＲ１と、ドレイン領域ＤＲＡ１と、ウェル領域ＷＲ１とが形成されている。
ソース領域ＳＲ１及びドレイン領域ＤＲＡ１は、表面ＦＳ１に形成されている。ウェル領域ＷＲ１は、ソース領域ＳＲ１及びドレイン領域ＤＲＡ１を取り囲むように表面ＦＳ１に形成されている。ウェル領域ＷＲ１は、ソース領域ＳＲ１及びドレイン領域ＤＲＡ１に挟み込まれている部分を有している。ソース領域ＳＲ１及びドレイン領域ＤＲＡ１に挟み込まれているウェル領域ＷＲ１の部分を、チャネル領域という。
ソース領域ＳＲ１及びドレイン領域ＤＲＡ１の導電型は、第１導電型である。ウェル領域ＷＲ１の導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。
ソース領域ＳＲ１は、第１部分ＳＲ１ａと、第２部分ＳＲ１ｂとを有している。第１部分ＳＲ１ａは、第２部分ＳＲ１ｂよりもドレイン領域ＤＲＡ１側に位置している。第１部分ＳＲ１ａ中における不純物濃度は、第２部分ＳＲ１ｂ中における不純物濃度よりも低くなっている。すなわち、ソース領域ＳＲ１は、ＬＤＤ（Lightly Doped Diffusion）構造を有している。ドレイン領域ＤＲＡ１は、第１部分ＤＲＡ１ａと、第２部分ＤＲＡ１ｂとを有している。第１部分ＤＲＡ１ａは、第２部分ＤＲＡ１ｂよりもソース領域ＳＲ１側に位置している。第１部分ＤＲＡ１ａ中における不純物濃度は、第２部分ＤＲＡ１ｂ中における不純物濃度よりも低くなっている。すなわち、ドレイン領域ＤＲＡ１は、ＬＤＤ構造を有している。
ゲート絶縁膜ＧＯ１は、表面ＦＳ１上に形成されている。より具体的には、ゲート絶縁膜ＧＯ１は、ソース領域ＳＲ１及びドレイン領域ＤＲＡ１に挟み込まれているウェル領域ＷＲ１（チャネル領域）上に形成されている。ゲート絶縁膜ＧＯ１は、例えばシリコン酸化物（ＳｉＯ２）で形成されている。
ゲート電極ＧＥ１は、ゲート絶縁膜ＧＯ１上に形成されている。すなわち、ゲート電極ＧＥ１は、ゲート絶縁膜ＧＯ１で絶縁されながら、ソース領域ＳＲ１及びドレイン領域ＤＲＡ１に挟み込まれているウェル領域ＷＲ１（チャネル領域）と対向している。ゲート電極ＧＥ１は、例えば、不純物がドープされた多結晶のシリコンで形成されている。
サイドウォールスペーサＳＷＳ１は、表面ＦＳ１上において、ゲート電極ＧＥ１の側方に形成されている。すなわち、サイドウォールスペーサＳＷＳ１は、第１部分ＳＲ１ａ上及び第１部分ＤＲＡ１ａ上に形成されている。サイドウォールスペーサＳＷＳ１は、例えばシリコン窒化物（Ｓｉ３Ｎ４）で形成されている。
ソース領域ＳＲ１、ドレイン領域ＤＲＡ１、ウェル領域ＷＲ１、ゲート絶縁膜ＧＯ１及びゲート電極ＧＥ１は、トランジスタＴｒ１を構成している。トランジスタＴｒ１は、送信回路ＴＸ１及び受信回路ＲＸ１を構成しているトランジスタである。
第１配線層ＷＬ１は、第１半導体基板ＳＵＢ１上に形成されている。より具体的には、第１配線層ＷＬ１は、表面ＦＳ１上に形成されている。第１配線層ＷＬ１は、配線ＷＬ１ａと、層間絶縁膜ＩＬＤ１と、コンタクトプラグＣＰ１と、ビアプラグＶＰ１とを有している。すなわち、第１配線層ＷＬ１は、表面ＦＳ１に交差する方向において積層されている層間絶縁膜ＩＬＤ１と、層間絶縁膜ＩＬＤ１中に形成されている配線ＷＬ１ａ、ビアプラグＶＰ１、コンタクトプラグＣＰ１、第１電極パッドＰＤ１及び第１インダクタＩＤ１とで構成されている。
コンタクトプラグＣＰ１は、最も表面ＦＳ１に近い側にある（すなわち、表面ＦＳ１の直上にある）層間絶縁膜ＩＬＤ１中に形成されている。コンタクトプラグＣＰ１は、ソース領域ＳＲ１、ドレイン領域ＤＲＡ１及びゲート電極ＧＥ１にそれぞれ電気的に接続されている。
最も表面ＦＳ１に近い側にある配線ＷＬ１ａは、コンタクトプラグＣＰ１に電気的に接続されている。最も表面ＦＳ１に近い側にある配線ＷＬ１ａ以外の配線ＷＬ１ａは、ビアプラグＶＰ１で互いに電気的に接続されている。
第１面Ｆ１と第１インダクタＩＤ１との間には、層間絶縁膜ＩＬＤ１のみが配置されている。すなわち、第１面Ｆ１と第１インダクタＩＤ１との間には、配線ＷＬ１ａが配置されていない。第１面Ｆ１と第１インダクタＩＤ１との間にある層間絶縁膜ＩＬＤ１の厚さは、厚さＴ１である。図示されていないが、第１インダクタＩＤ１は、平面視において渦巻状の形状を有している。なお、第１インダクタＩＤ１は、最終的には、トランジスタＴｒ１に電気的に接続されている。
第１電極パッドＰＤ１は、例えば、表面ＦＳ１（第１面Ｆ１及び第２面Ｆ２）と交差する方向に沿って互いに接続されたコンタクトプラグＣＰ１、配線ＷＬ１ａ及びビアプラグＶＰ１に電気的に接続されている。なお、第１電極パッドＰＤ１は、最終的には、トランジスタＴｒ１に電気的に接続されている。したがって、第１電極パッドＰＤ１及び第１インダクタＩＤ１は、互いに電気的に接続されている。
配線ＷＬ１ａ及び第１インダクタＩＤ１は、例えば、銅（Ｃｕ）、銅合金で形成されている。層間絶縁膜ＩＬＤ１は、例えば、シリコン酸化物で形成されている。コンタクトプラグＣＰ１は、例えばタングステン（Ｗ）で形成されている。ビアプラグＶＰ１は、例えば銅、銅合金で形成されている。なお、ビアプラグＶＰ１は、配線ＷＬ１ａと一体的に形成されていてもよい。
図４に示されるように、第２半導体チップＣＨＰ２は、第２半導体基板ＳＵＢ２と、ゲート絶縁膜ＧＯ２と、ゲート電極ＧＥ２と、第２配線層ＷＬ２とを有している。第２配線層ＷＬ２は、第２インダクタＩＤ２と、第２電極パッドＰＤ２とを有している。第２半導体基板ＳＵＢ２は、第２半導体チップＣＨＰ２の第４面Ｆ４側に配置されている。第２配線層ＷＬ２は、第２半導体チップＣＨＰ２の第３面Ｆ３側に形成されている。
第２半導体基板ＳＵＢ２は、表面ＦＳ２と裏面ＢＳ２とを有している。裏面ＢＳ２は、表面ＦＳ２の反対面である。表面ＦＳ２及び裏面ＢＳ２は、第２半導体基板ＳＵＢ２の主面を構成している。第２半導体基板ＳＵＢ２は、例えば単結晶のシリコンで形成されている。第２半導体基板ＳＵＢ２には、ソース領域ＳＲ２と、ドレイン領域ＤＲＡ２と、ウェル領域ＷＲ２とが形成されている。
ソース領域ＳＲ２及びドレイン領域ＤＲＡ２は、表面ＦＳ２に形成されている。ウェル領域ＷＲ２は、ソース領域ＳＲ２及びドレイン領域ＤＲＡ２を取り囲むように表面ＦＳ２に形成されている。ウェル領域ＷＲ２は、ソース領域ＳＲ２及びドレイン領域ＤＲＡ２に挟み込まれている部分を有している。ソース領域ＳＲ２及びドレイン領域ＤＲＡ２に挟み込まれているウェル領域ＷＲ２の部分を、チャネル領域という。
ソース領域ＳＲ２及びドレイン領域ＤＲＡ２の導電型は、第１導電型である。ウェル領域ＷＲ２の導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。例えば、第１導電型がｎ型である場合、第２導電型はｐ型である。
ソース領域ＳＲ２は、第１部分ＳＲ２ａと、第２部分ＳＲ２ｂとを有している。第１部分ＳＲ２ａは、第２部分ＳＲ２ｂよりもドレイン領域ＤＲＡ２側に位置している。第１部分ＳＲ２ａ中における不純物濃度は、第２部分ＳＲ２ｂ中における不純物濃度よりも低くなっている。すなわち、ソース領域ＳＲ２は、ＬＤＤ構造を有している。ドレイン領域ＤＲＡ２は、第１部分ＤＲＡ２ａと、第２部分ＤＲＡ２ｂとを有している。第１部分ＤＲＡ２ａは、第２部分ＤＲＡ２ｂよりもソース領域ＳＲ２側に位置している。第１部分ＤＲＡ２ａ中における不純物濃度は、第２部分ＤＲＡ２ｂ中における不純物濃度よりも低くなっている。すなわち、ドレイン領域ＤＲＡ２は、ＬＤＤ構造を有している。
ゲート絶縁膜ＧＯ２は、表面ＦＳ２上に形成されている。より具体的には、ゲート絶縁膜ＧＯ２は、ソース領域ＳＲ２及びドレイン領域ＤＲＡ２に挟み込まれているウェル領域ＷＲ２（チャネル領域）上に形成されている。ゲート絶縁膜ＧＯ２は、例えばシリコン酸化物で形成されている。
ゲート電極ＧＥ２は、ゲート絶縁膜ＧＯ２上に形成されている。すなわち、ゲート電極ＧＥ２は、ゲート絶縁膜ＧＯ２で絶縁されながら、ソース領域ＳＲ２及びドレイン領域ＤＲＡ２に挟み込まれているウェル領域ＷＲ２（チャネル領域）と対向している。ゲート電極ＧＥ２は、例えば、不純物がドープされた多結晶のシリコンで形成されている。
サイドウォールスペーサＳＷＳ２は、表面ＦＳ２上において、ゲート電極ＧＥ２の側方に形成されている。すなわち、サイドウォールスペーサＳＷＳ２は、第１部分ＳＲ２ａ上及び第１部分ＤＲＡ２ａ上に形成されている。サイドウォールスペーサＳＷＳ２は、例えばシリコン窒化物で形成されている。
ソース領域ＳＲ２、ドレイン領域ＤＲＡ２、ウェル領域ＷＲ２、ゲート絶縁膜ＧＯ２及びゲート電極ＧＥ２は、トランジスタＴｒ２を構成している。送信回路ＴＸ２及び受信回路ＲＸ２を構成しているトランジスタである。
第２半導体基板ＳＵＢ２には、絶縁部ＤＰが形成されていてもよい。絶縁部ＤＰは、開口部ＯＰ３と、開口部ＯＰ３に埋め込まれる第１絶縁膜ＤＦ１とで構成されている。絶縁部ＤＰは、トランジスタＴｒ２を構成する不純物拡散領域（ソース領域ＳＲ２、ドレイン領域ＤＲＡ２及びウェル領域ＷＲ２）と第１導電膜ＣＦ１とを絶縁分離している。
すなわち、絶縁部ＤＰ１は、図２に示されるように、トランジスタＴｒ２を構成する不純物拡散領域が配置される第２半導体基板ＳＵＢ２の部分と開口部ＯＰ１が配置される第２半導体基板ＳＵＢ２の部分との間に形成される。第１絶縁膜ＤＦ１の底面は、裏面ＢＳ２から露出していてもよい。第１絶縁膜ＤＦ１は、例えば、シリコン酸化物で形成されている。絶縁部ＤＰは、１つ形成されていてもよいし、複数形成されていてもよい。
好ましくは、絶縁部ＤＰの幅（第１絶縁膜ＤＦ１の幅）は、厚さＴ１及び厚さＴ２の合計以上である。ここで、絶縁部ＤＰの幅とは、第２半導体基板ＳＵＢ２において、絶縁部ＤＰによって互いに分離される部分（対向面）の間隔である。厚さＴ１とは、第１インダクタＩＤ１の上面と第１配線層ＷＬ１の上面（第１面Ｆ１）との間隔である。厚さＴ２とは、第２インダクタＩＤ２の上面と第２配線層ＷＬ２の上面（第３面Ｆ３）との間隔である。絶縁部ＤＰの幅は、第１インダクタＩＤ１と第２インダクタＩＤ２との間隔以上であることが好ましい。絶縁部ＤＰの数が複数である場合、「絶縁部ＤＰの幅が第１インダクタＩＤ１と第２インダクタＩＤ２との間隔以上」であるとは、絶縁部ＤＰの幅の合計が第１インダクタＩＤ１と第２インダクタＩＤ２との間隔以上であることをいう。
絶縁部ＤＰの深さは、第２半導体基板ＳＵＢ２の不純物拡散領域を含む部分と第２半導体基板ＳＵＢ２の開口部ＯＰ１を含む部分とを絶縁分離することができる深さであればよい。絶縁部ＤＰは、第２半導体基板ＳＵＢ２に形成されたＳＴＩ（Shallow Trench Isolation）の深さよりも深くなるように形成されていることが好ましい。なお、このＳＴＩは、図示されていない。絶縁部ＤＰは、第２半導体基板ＳＵＢ２を貫通するように形成されていることが好ましい。
絶縁部ＤＰの形状は、第２半導体基板ＳＵＢ２の不純物拡散領域を含む部分と第２半導体基板ＳＵＢ２の開口部ＯＰ１を含む部分とを絶縁分離することができる形状であればよい。例えば、絶縁部ＤＰは、平面視において開口部ＯＰ１を取り囲むように形成されていてもよいし、第２半導体基板ＳＵＢ２の不純物拡散領域を含む部分を取り囲むように形成されていてもよい。
図４の例では、絶縁部ＤＰが２箇所に形成されている（これらを、第１導電膜ＣＦ１に近い側から順に、絶縁部ＤＰａ、絶縁部ＤＰｂとする）。絶縁部ＤＰａ及び絶縁部ＤＰｂの幅をそれぞれ幅Ｗ１、幅Ｗ２とすると、幅Ｗ１及び幅Ｗ２の合計は、第１インダクタＩＤ１と第２インダクタＩＤ２との間隔（厚さＴ１及び厚さＴ２の合計）以上である。
図５の例では、絶縁部ＤＰが、４箇所に形成されている（これらを、第１導電膜ＣＦ１から近い側から順に、絶縁部ＤＰａ、絶縁部ＤＰｂ、絶縁部ＤＰｃ及び絶縁部ＤＰｄとする）。絶縁部ＤＰａ、絶縁部ＤＰｂ、絶縁部ＤＰｃ及び絶縁部ＤＰｄの幅をそれぞれ幅Ｗ１、幅Ｗ２、幅Ｗ３及び幅Ｗ４とすると、幅Ｗ１〜幅Ｗ４の合計は、第１インダクタＩＤ１と第２インダクタＩＤ２との間隔（厚さＴ１及び厚さＴ２の合計）以上であることが好ましい。これにより、第２半導体基板ＳＵＢ２の不純物拡散領域を含む部分と第２半導体基板ＳＵＢ２の開口部ＯＰ１を含む部分との間の絶縁耐圧を確保しつつ、第１インダクタＩＤ１と第２インダクタＩＤ２との結合定数を高めることができる。
第２配線層ＷＬ２は、第２半導体基板ＳＵＢ２上に形成されている。より具体的には、第２配線層ＷＬ２は、表面ＦＳ２上に形成されている。このことを別の観点からいえば、図２に示されるように、第１半導体チップＣＨＰ１と第２半導体チップＣＨＰ２とが接合された状態においては、第２半導体基板ＳＵＢ２は、第２配線層ＷＬ２上に形成されている。第２配線層ＷＬ２は、配線ＷＬ２ａと、層間絶縁膜ＩＬＤ２と、コンタクトプラグＣＰ２と、ビアプラグＶＰ２とをさらに有している。すなわち、第２配線層ＷＬ２は、表面ＦＳ２に交差する方向において積層されている層間絶縁膜ＩＬＤ２と、層間絶縁膜ＩＬＤ２中に形成されている配線ＷＬ２ａ、ビアプラグＶＰ２、コンタクトプラグＣＰ２、第２電極パッドＰＤ２及び第２インダクタＩＤ２とで構成されている。
コンタクトプラグＣＰ２は、最も表面ＦＳ２に近い側にある（すなわち、表面ＦＳ２の直上にある）層間絶縁膜ＩＬＤ２中に形成されている。コンタクトプラグＣＰ２は、ソース領域ＳＲ２、ドレイン領域ＤＲＡ２及びゲート電極ＧＥ２にそれぞれ電気的に接続されている。
最も表面ＦＳ２に近い側にある配線ＷＬ２ａは、コンタクトプラグＣＰ２に電気的に接続されている。最も表面ＦＳ２に近い側にある配線ＷＬ２ａ以外の配線ＷＬ２ａは、ビアプラグＶＰ２で互いに電気的に接続されている。
第３面Ｆ３と第２インダクタＩＤ２との間には、層間絶縁膜ＩＬＤ２のみが配置されている。すなわち、第３面Ｆ３と第２インダクタＩＤ２との間には、配線ＷＬ２ａが配置されていない。第３面Ｆ３と第２インダクタＩＤ２との間にある層間絶縁膜ＩＬＤ２の厚さは、厚さＴ２である。なお、厚さＴ１及び厚さＴ２の合計値は、第１インダクタＩＤ１と第２インダクタＩＤ２との間の電位差が最大となる際に第１インダクタＩＤ１と第２インダクタＩＤ２との間にある層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２が絶縁破壊されないように設定されている。図示されていないが、第２インダクタＩＤ２は、平面視において渦巻状の形状を有している。なお、第２インダクタＩＤ２は、最終的には、トランジスタＴｒ２に電気的に接続されている。
第２電極パッドＰＤ２は、例えば、表面ＦＳ２（第３面Ｆ３及び第４面Ｆ４）と交差する方向に沿って互いに接続された配線ＷＬ２ａ及びビアプラグＶＰ２に電気的に接続されている。なお、第２電極パッドＰＤ２は、最終的には、トランジスタＴｒ２に電気的に接続されている。したがって、第２電極パッドＰＤ２と第２インダクタＩＤ２とは、互いに電気的に接続されている。
配線ＷＬ２ａ及び第２インダクタＩＤ２は、例えば、銅、銅合金で形成されている。層間絶縁膜ＩＬＤ２は、例えば、シリコン酸化物で形成されている。コンタクトプラグＣＰ２は、例えば、タングステンで形成されている。ビアプラグＶＰ２は、例えば、銅、銅合金で形成されている。なお、ビアプラグＶＰ２は、配線ＷＬ２ａと一体的に形成されていてもよい。
図２に示されるように、第１半導体チップＣＨＰ１及び第２半導体チップＣＨＰ２は、第１面Ｆ１と第３面Ｆ３とが対向するように重なり合って配置されている。第１面Ｆ１及び第３面Ｆ３は、互いに接合されている。すなわち、第１配線層ＷＬ１及び第２配線層ＷＬ２は、互いに接合されている。
第１実施形態に係る半導体装置は、第１導電部ＣＮＰ１と、第２導電部ＣＮＰ２とをさらに有している。第１導電部ＣＮＰ１は、第４面Ｆ４（裏面ＢＳ２）から第１電極パッドＰＤ１に達するように、第１配線層ＷＬ１、第２配線層ＷＬ２及び第２半導体基板ＳＵＢ２に形成されている。第２導電部ＣＮＰ２は、第４面Ｆ４（裏面ＢＳ２）から第２電極パッドＰＤ２に達するように、第２配線層ＷＬ２及び第２半導体基板ＳＵＢ２に形成されている。第１導電部ＣＮＰ１は、開口部ＯＰ１と、第１導電膜ＣＦ１とを有している。第２導電部ＣＮＰ２は、開口部ＯＰ２と、第２導電膜ＣＦ２とを有している。
開口部ＯＰ１は、第４面Ｆ４（裏面ＢＳ２）から第１電極パッドＰＤ１に達するように延在している。より具体的には、開口部ＯＰ１は、第２半導体基板ＳＵＢ２及び第２配線層ＷＬ２を貫通しているとともに、第１電極パッドＰＤ１に達するように第１配線層ＷＬ１中に形成されている。
開口部ＯＰ２は、第４面Ｆ４（裏面ＢＳ２）から第２電極パッドＰＤ２に達するように延在している。より具体的には、開口部ＯＰ２は、第２半導体基板ＳＵＢ２を貫通するとともに、第２電極パッドＰＤ２に達するように第２配線層ＷＬ２中に形成されている。
なお、開口部ＯＰ１の内側面上には、第２絶縁膜ＤＦ２が形成されている。第２絶縁膜ＤＦ２は、例えば、シリコン酸化物で形成されている。第２絶縁膜ＤＦ２は、厚さＴ３を有している。厚さＴ３は、第２半導体基板ＳＵＢ２中に絶縁部ＤＰが形成されていない場合、第１インダクタＩＤ１と第２インダクタＩＤ２との間隔（厚さＴ１及び厚さＴ２の合計）以上であることが好ましい。
第１導電膜ＣＦ１は、開口部ＯＰ１を埋め込むように、第２絶縁膜ＤＦ２上に形成されている。第１導電膜ＣＦ１は、第１電極パッドＰＤ１に電気的に接続されている。第１導電膜ＣＦ１は、例えば銅、銅合金で形成されている。
第２導電膜ＣＦ２は、開口部ＯＰ２に埋め込まれている。第２導電膜ＣＦ２は、第２電極パッドＰＤ２に電気的に接続されている。第２導電膜ＣＦ２は、例えば銅、銅合金で形成されている。
なお、第４面Ｆ４（裏面ＢＳ２）上には、第１ボンディングパッドＢＰ１と、第２ボンディングパッドＢＰ２とが形成されている。第１ボンディングパッドＢＰ１は第１導電膜ＣＦ１に電気的に接続されており、第２ボンディングパッドＢＰ２は第２導電膜ＣＦ２に電気的に接続されている。
第１ボンディングパッドＢＰ１及び第２ボンディングパッドＢＰ２は、例えばアルミニウム、アルミニウム合金等で形成されている。第１ボンディングパッドＢＰ１及び第２ボンディングパッドＢＰ２にワイヤボンディング等が行われることにより、半導体装置の外部との電気的な接続が行われる。
また、第４面Ｆ４（裏面ＢＳ２）上には、パッシベーション膜ＰＶが形成されている。パッシベーション膜ＰＶには、開口部ＯＰ４及び開口部ＯＰ５が形成されている。開口部ＯＰ４及び開口部ＯＰ５内には、第１ボンディングパッドＢＰ１及び第２ボンディングパッドＢＰ２がそれぞれ露出している。パッシベーション膜ＰＶは、例えばシリコン窒化物で形成されている。
上記においては、第１配線層ＷＬ１中に形成された第３インダクタＩＤ３及び第２配線層ＷＬ２中に形成された第４インダクタＩＤ４についての図示は省略したが、第３インダクタＩＤ３及び第４インダクタＩＤ４は、それぞれ、第１インダクタＩＤ１及び第２インダクタＩＤ２と同様の構造を有している。
第１インダクタＩＤ１と第２インダクタＩＤ２との間隔（すなわち、厚さＴ１及び厚さＴ２の合計）、第１インダクタＩＤ１と配線ＷＬ２ａとの間隔Ｌ１、第２インダクタＩＤ２と配線ＷＬ１ａとの間隔Ｌ２及び配線ＷＬ１ａと配線ＷＬ２ａとの間隔Ｌ３は、第１半導体チップＣＨＰ１と第２半導体チップＣＨＰ２との間の耐圧を確保することができれば特に限定されない。厚さＴ１、厚さＴ２、間隔Ｌ１、間隔Ｌ２及び間隔Ｌ３は、半導体装置の用途（必要な耐圧）に応じて適宜調整されうる。
上記においては、第１インダクタＩＤ１と第２インダクタＩＤ２との間隔（厚さＴ１及び厚さＴ２の合計）は、第１インダクタＩＤ１と配線ＷＬ２ａとの間隔Ｌ１、第２インダクタＩＤ２と配線ＷＬ１ａとの間隔Ｌ２及び配線ＷＬ１ａと配線ＷＬ２ａとの間隔Ｌ３よりも小さいことが好ましい。第１インダクタＩＤ１と配線ＷＬ２ａとの間隔Ｌ１、第２インダクタＩＤ２と配線ＷＬ１ａとの間隔Ｌ２及び配線ＷＬ１ａと配線ＷＬ２ａとの間隔Ｌ３の少なくともいずれかが第１インダクタＩＤ１と第２インダクタＩＤ２との間隔（厚さＴ１及び厚さＴ２の合計）よりも小さい場合、絶縁部ＤＰの幅（又は厚さＴ３）は、これらの間隔のうちの最も短い間隔よりも大きくなるように決定される。例えば、必要な耐圧が２０００Ｖ以上である場合、厚さＴ１及び厚さＴ２の合計は、例えば５μｍ以上３０μｍ以下であることが好ましい。
（第１実施形態に係る半導体装置の製造方法）
以下に、第１実施形態に係る半導体装置の製造方法を説明する。
図６に示されるように、第１実施形態に係る半導体装置の製造方法は、第１半導体チップ製造工程Ｓ１と、第２半導体チップ製造工程Ｓ２と、半導体チップ接合工程Ｓ３と、開口部形成工程Ｓ４と、第２絶縁膜形成工程Ｓ５と、導電膜形成工程Ｓ６と、ボンディングパッド形成工程Ｓ７と、パッシベーション膜形成工程Ｓ８とを有している。
図７に示されるように、第１半導体チップ製造工程Ｓ１は、第１イオン注入工程Ｓ１１と、ゲート絶縁膜形成工程Ｓ１２と、ゲート電極形成工程Ｓ１３と、第２イオン注入工程Ｓ１４と、サイドウォールスペーサ形成工程Ｓ１５と、第３イオン注入工程Ｓ１６と、配線層形成工程Ｓ１７とを有している。
図８に示されるように、第１イオン注入工程Ｓ１１においては、ウェル領域ＷＲ１の形成が行われる。ウェル領域ＷＲ１の形成は、例えば、イオン注入で行われる。図９に示されるように、ゲート絶縁膜形成工程Ｓ１２においては、ゲート絶縁膜ＧＯ１の形成が行われる。ゲート絶縁膜ＧＯ１の形成は、例えば、熱酸化で行われる。
図１０に示されるように、ゲート電極形成工程Ｓ１３においては、ゲート電極ＧＥ１の形成が行われる。ゲート電極ＧＥ１の形成においては、第１に、ゲート電極ＧＥ１を構成する材料の成膜が行われる。この成膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）で行われる。ゲート電極ＧＥ１の形成においては、第２に、成膜されたゲート電極ＧＥ１を構成する材料のパターンニングが行われる。このパターンニングは、フォトリソグラフィでフォトレジストをパターンニングするとともに、フォトレジストを用いてエッチングすることで行われる。
図１１に示されるように、第２イオン注入工程Ｓ１４においては、第１部分ＳＲ１ａ及び第１部分ＤＲＡ１ａの形成が行われる。第１部分ＳＲ１ａ及び第１部分ＤＲＡ１ａの形成は、例えば、ゲート電極ＧＥ１をマスクとするイオン注入で行われる。
図１２に示されるように、サイドウォールスペーサ形成工程Ｓ１５においては、サイドウォールスペーサＳＷＳ１が形成される。サイドウォールスペーサＳＷＳ１は、サイドウォールスペーサＳＷＳ１を構成する材料をＣＶＤ等で成膜するとともに、成膜されたサイドウォールスペーサＳＷＳ１を構成する材料をエッチバックすることで形成される。
図１３に示されるように、第３イオン注入工程Ｓ１６においては、第２部分ＳＲ１ｂ及び第２部分ＤＲＡ１ｂの形成が行われる。第２部分ＳＲ１ｂ及び第２部分ＤＲＡ１ｂの形成は、例えば、ゲート電極ＧＥ１及びサイドウォールスペーサＳＷＳ１をマスクとするイオン注入で行われる。
配線層形成工程Ｓ１７においては、第１配線層ＷＬ１の形成が行われる。第１配線層ＷＬ１の形成においては、第１に、表面ＦＳ１上に層間絶縁膜ＩＬＤ１が形成される。層間絶縁膜ＩＬＤ１の形成は、ＣＶＤ等で層間絶縁膜ＩＬＤ１を構成する材料を成膜するとともに、ＣＭＰ（Chemical Mechanical Polishing）等で成膜された層間絶縁膜ＩＬＤ１を構成する材料を平坦化することで行われる。
第１配線層ＷＬ１の形成においては、第２に、コンタクトプラグＣＰ１の形成が行われる。コンタクトプラグＣＰ１の形成は、層間絶縁膜ＩＬＤ１中にＲＩＥ（Reactive Ion Etching）等の異方性エッチングでコンタクトホールを形成するとともに、ＣＶＤによりコンタクトホール中にコンタクトプラグＣＰ１を構成する材料を埋め込んだ後に、ＣＭＰでコンタクトホール外の余分な材料を除去することで行われる。
第１配線層ＷＬ１の形成においては、第３に、層間絶縁膜ＩＬＤ１の形成が再び行われる。層間絶縁膜ＩＬＤ１の形成方法は、上記のとおりである。
第１配線層ＷＬ１の形成においては、第４に、配線ＷＬ１ａの形成が行われる。配線ＷＬ１ａの形成は、層間絶縁膜ＩＬＤ１中に配線溝を形成するとともに、配線溝に配線ＷＬ１ａを構成する材料をＣＶＤにより埋め込んだ後に、ＣＭＰで配線溝外の余分な材料を除去することで行われる。すなわち、配線ＷＬ１ａの形成は、シングルダマシン法で行われる。
第１配線層ＷＬ１の形成においては、第５に、層間絶縁膜ＩＬＤ１の形成が再び行われる。層間絶縁膜ＩＬＤ１の形成方法は、上記のとおりである。
第１配線層ＷＬ１の形成においては、第６に、配線ＷＬ１ａが再び形成される。この際には、ビアプラグＶＰ１の形成も併せて行われる。配線ＷＬ１ａ及びビアプラグＶＰ１の形成は、層間絶縁膜ＩＬＤ１中にＲＩＥ等の異方性エッチングでビアホール及び配線溝を形成するとともに、ビアホール及び配線溝に配線ＷＬ１ａを構成する材料（ビアプラグＶＰ１を構成する材料）を埋め込むことで形成される。配線ＷＬ１ａ及びビアプラグＶＰ１の形成は、デュアルダマシン法で行われてもよいし、シングルダマシン法で行われてもよい。
上記の配線層形成工程Ｓ１７の第５の工程及び第６の工程が繰り返されることにより、第１配線層ＷＬ１が形成され、図３に示される構造の第１半導体チップＣＨＰ１が製造される。なお、上記の配線層形成工程Ｓ１７の第５の工程及び第６の工程が繰り返される過程において、第１インダクタＩＤ１及び第１電極パッドＰＤ１も形成される。なお、配線層形成工程Ｓ１７が行われた後、半導体チップ接合工程Ｓ３が行われる前に、第１半導体基板ＳＵＢ１の裏面ＢＳ１が研磨されてもよい。
図１４に示されるように、第２半導体チップ製造工程Ｓ２は、第１イオン注入工程Ｓ１１と、ゲート絶縁膜形成工程Ｓ１２と、ゲート電極形成工程Ｓ１３と、第２イオン注入工程Ｓ１４と、サイドウォールスペーサ形成工程Ｓ１５と、第３イオン注入工程Ｓ１６と、配線層形成工程Ｓ１７とを有している。この点に関して、第２半導体チップ製造工程Ｓ２は、第１半導体チップ製造工程Ｓ１と共通している。
しかしながら、第２半導体チップ製造工程Ｓ２は、第１絶縁膜形成工程Ｓ２１をさらに有している点に関して、第１半導体チップ製造工程Ｓ１と異なっている。第１絶縁膜形成工程Ｓ２１は、第１イオン注入工程Ｓ１１の後であって、ゲート絶縁膜形成工程Ｓ１２の前に行われる。
図１５に示されるように、第１絶縁膜形成工程Ｓ２１においては、第１絶縁膜ＤＦ１の形成が行われる。第１絶縁膜ＤＦ１の形成においては、第１に、表面ＦＳ２に開口部ＯＰ３が形成される。開口部ＯＰ３の形成は、例えば、ＲＩＥ等の異方性エッチングで行われる。第１絶縁膜ＤＦ１の形成においては、第２に、ＣＶＤにより第１絶縁膜ＤＦ１を構成する材料を開口部ＯＰ３に埋め込んだ後、ＣＭＰによる開口部ＯＰ３外の余分な材料の除去が行われる。
なお、第２半導体チップ製造工程Ｓ２においては、配線層形成工程Ｓ１７が行われた後に、第２半導体基板ＳＵＢ２の裏面ＢＳ２が研磨されてもよい。この研磨は、第１絶縁膜ＤＦ１の底面が裏面ＢＳ２から露出するまで行われることが好ましい。
図１６に示されるように、半導体チップ接合工程Ｓ３においては、第１半導体チップＣＨＰ１の第１面Ｆ１と第２半導体チップＣＨＰ２の第３面Ｆ３とが（第１配線層ＷＬ１と第２配線層ＷＬ２とが）接合される。この接合は、例えば、プラズマ処理等で第１面Ｆ１及び第３面Ｆ３を洗浄するとともに、第１面Ｆ１及び第３面Ｆ３が接触した状態で第１半導体チップＣＨＰ１及び第２半導体チップＣＨＰ２を加熱することで行われる。
図１７に示されるように、開口部形成工程Ｓ４においては、開口部ＯＰ１及び開口部ＯＰ２の形成が行われる。開口部ＯＰ１及び開口部ＯＰ２の形成は、例えばＲＩＥ等の異方性エッチングで行われる。
図１８に示されるように、第２絶縁膜形成工程Ｓ５においては、第２絶縁膜ＤＦ２の形成が行われる。第２絶縁膜ＤＦ２の形成は、第２絶縁膜ＤＦ２を構成する材料をＣＶＤ等で成膜するとともに、成膜された第２絶縁膜ＤＦ２を構成する材料をエッチバックすることで行われる。
図１９に示されるように、導電膜形成工程Ｓ６においては、第１導電膜ＣＦ１及び第２導電膜ＣＦ２が、開口部ＯＰ１及び開口部ＯＰ２中にそれぞれ形成される。第１導電膜ＣＦ１及び第２導電膜ＣＦ２の形成においては、第１に、第１導電膜ＣＦ１及び第２導電膜ＣＦ２を構成する材料をＣＶＤ等で開口部ＯＰ１及び開口部ＯＰ２に埋め込まれる。
第１導電膜ＣＦ１及び第２導電膜ＣＦ２の形成においては、第２に、開口部ＯＰ１及び開口部ＯＰ２からはみ出した第１導電膜ＣＦ１及び第２導電膜ＣＦ２を構成する材料が、ＣＭＰ等で除去される。
図２０に示されるように、ボンディングパッド形成工程Ｓ７においては、第１ボンディングパッドＢＰ１及び第２ボンディングパッドＢＰ２の形成が行われる。第１ボンディングパッドＢＰ１及び第２ボンディングパッドＢＰ２の形成においては、第１に、第１ボンディングパッドＢＰ１及び第２ボンディングパッドＢＰ２を構成する材料がスパッタリング等で成膜される。第１ボンディングパッドＢＰ１及び第２ボンディングパッドＢＰ２の形成においては、第２に、成膜された第１ボンディングパッドＢＰ１及び第２ボンディングパッドＢＰ２を構成する材料が、フォトリソグラフィでパターンニングされたフォトレジストを用いてエッチングされる。
パッシベーション膜形成工程Ｓ８においては、パッシベーション膜ＰＶの形成が行われる。パッシベーション膜ＰＶは、パッシベーション膜ＰＶを構成する材料がＣＶＤ等で成膜されるとともに、成膜されたパッシベーション膜ＰＶを構成する材料をフォトリソグラフィでパターンニングされたフォトレジストを用いてエッチングすることで形成される。以上により、図２に示される構造の第１実施形態に係る半導体装置が製造される。
（第１実施形態に係る半導体装置の効果）
以下に、第１実施形態に係る半導体装置の効果を説明する。
第１実施形態に係る半導体装置においては、第１導電部ＣＮＰ１が第４面Ｆ４（裏面ＢＳ２）から第１電極パッドＰＤ１に達するように形成され、第２導電部ＣＮＰ２が第４面Ｆ４（裏面ＢＳ２）達するように形成される。そのため、第１半導体チップＣＨＰ１と接続を行うための第１ボンディングパッドＢＰ１及び第２半導体チップＣＨＰ２と接続を行うための第２ボンディングパッドＢＰ２を、同一の側（第４面Ｆ４（裏面ＢＳ２）側）に配置することができる。その結果、第１実施形態に係る半導体装置においては、一般的なワイヤボンディング等を用いて半導体装置の外部との接続を行う可能となる。すなわち、第１実施形態に係る半導体装置によると、組立工程を簡易化することができる。
第１半導体チップＣＨＰ１は、相対的に高い電圧で動作する半導体チップである。そのため、第１導電膜ＣＦ１には、相対的に高い電圧が印加される。第１導電膜ＣＦ１とトランジスタＴｒ２を構成する不純物拡散領域との間における絶縁耐圧が第１インダクタＩＤ１と第２インダクタＩＤ２との間における絶縁耐圧よりも低いと、第１インダクタＩＤ１と第２インダクタＩＤ２との間の電位差が大きい動作状態において、第１導電膜ＣＦ１とトランジスタＴｒ２を構成する不純物拡散領域との間で絶縁破壊が生じるおそれがある。
第１実施形態に係る半導体装置において、絶縁部ＤＰの幅が第１インダクタＩＤ１と第２インダクタＩＤ２との間隔（厚さＴ１及び厚さＴ２の合計）以上である場合、第１導電膜ＣＦ１とトランジスタＴｒ２を構成する不純物拡散領域との間における絶縁耐圧が、第１インダクタＩＤ１と第２インダクタＩＤ２との間における絶縁耐圧よりも大きくなる。そのため、この場合には、第１インダクタＩＤ１と第２インダクタＩＤ２との間の電位差が大きい動作状態において、第１導電膜ＣＦ１とトランジスタＴｒ２を構成する不純物拡散領域との間で絶縁破壊が生じることを抑制することができる。
なお、第１絶縁膜ＤＦ１が第２半導体基板ＳＵＢ２に形成されない場合であっても、厚さＴ３が第１インダクタＩＤ１と第２インダクタＩＤ２との間隔（厚さＴ１及び厚さＴ２の合計）以上であれば、同様に半導体装置の絶縁耐圧を確保することが可能となる。
第１実施形態に係る半導体装置において、絶縁部ＤＰの数が複数である場合（２以上である場合、４以上である場合）には、各々の絶縁部ＤＰの幅を相対的に小さくしても、半導体装置の絶縁耐圧を確保することができる。そして、各々の絶縁部ＤＰの幅が小さくなるほど、第２半導体基板ＳＵＢ２の反りを低減することができる。
（第２実施形態に係る半導体装置の構成）
以下に、第２実施形態に係る半導体装置の構成を説明する。なお、第１実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
図２１に示されるように、第２実施形態に係る半導体装置は、第１半導体チップＣＨＰ１と、第２半導体チップＣＨＰ２と、第１導電部ＣＮＰ１と、第２導電部ＣＮＰ２とを有している。第１半導体チップＣＨＰ１は、第１半導体基板ＳＵＢ１と、第１配線層ＷＬ１とを有している。第１配線層ＷＬ１は、第１電極パッドＰＤ１と、第１インダクタＩＤ１とを有している。第２半導体チップＣＨＰ２は、第２半導体基板ＳＵＢ２と、第２配線層ＷＬ２と、絶縁部ＤＰとを有している。第２配線層ＷＬ２は、第２電極パッドＰＤ２と、第２インダクタＩＤ２を有している。これらの点に関し、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と共通している。
しかしながら、第２実施形態に係る半導体装置の構成は、第２配線層ＷＬ２が第３電極パッドＰＤ３をさらに有している点に関して、第１実施形態に係る半導体装置の構成と異なっている。また、第２実施形態に係る半導体装置の構成は、第１導電部ＣＮＰ１及び第１電極パッドＰＤ１の詳細に関して、第１実施形態に係る半導体装置の構成と異なっている。
図２２に示されるように、第３電極パッドＰＤ３は、第２配線層ＷＬ２中に形成されている。第３電極パッドＰＤ３は、例えば、表面ＦＳ２（第３面Ｆ３及び第４面Ｆ４）と交差する方向に沿って互いに接続された配線ＷＬ２ａ及びビアプラグＶＰ２に電気的に接続されている。第３電極パッドＰＤ３の上面は、第３面Ｆ３の一部を構成している。図２３に示されるように、第１電極パッドＰＤ１の上面は、第１面Ｆ１の一部を構成している。
図２１に示されるように、第１面Ｆ１と第３面Ｆ３とが接合された状態において、第１電極パッドＰＤ１及び第３電極パッドＰＤ３は、互いに対向するように配置されている。その結果、第１面Ｆ１と第３面Ｆ３とが接合された状態において、第１電極パッドＰＤ１と第３電極パッドＰＤ３とは、互いに電気的に接合されている。
第１導電部ＣＮＰ１は、第４面Ｆ４（裏面ＢＳ２）から第３電極パッドＰＤ３に達するように、第２半導体基板ＳＵＢ２及び第２配線層ＷＬ２に形成されている。開口部ＯＰ１は、第４面Ｆ４から第３電極パッドＰＤ３に達するように、第２半導体基板ＳＵＢ２及び第２配線層ＷＬ２に形成されている。より具体的には、開口部ＯＰ１は、第２半導体基板ＳＵＢ２を貫通しており、第３電極パッドＰＤ３に達するように第２配線層ＷＬ２中に形成されている。
（第２実施形態に係る半導体装置の製造方法）
以下に、第２実施形態に係る半導体装置の製造方法を説明する。なお、第１実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さない。
第２実施形態に係る半導体装置の製造方法は、第１半導体チップ製造工程Ｓ１と、第２半導体チップ製造工程Ｓ２と、半導体チップ接合工程Ｓ３と、開口部形成工程Ｓ４と、第２絶縁膜形成工程Ｓ５と、導電膜形成工程Ｓ６と、ボンディングパッド形成工程Ｓ７と、パッシベーション膜形成工程Ｓ８とを有している。
第１半導体チップ製造工程Ｓ１は、第１イオン注入工程Ｓ１１と、ゲート絶縁膜形成工程Ｓ１２と、ゲート電極形成工程Ｓ１３と、第２イオン注入工程Ｓ１４と、サイドウォールスペーサ形成工程Ｓ１５と、第３イオン注入工程Ｓ１６と、配線層形成工程Ｓ１７とを有している。第２半導体チップ製造工程Ｓ２は、第１イオン注入工程Ｓ１１と、ゲート絶縁膜形成工程Ｓ１２と、ゲート電極形成工程Ｓ１３と、第２イオン注入工程Ｓ１４と、サイドウォールスペーサ形成工程Ｓ１５と、第３イオン注入工程Ｓ１６と、配線層形成工程Ｓ１７と、第１絶縁膜形成工程Ｓ２１とを有している。これらの点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と共通している。
しかしながら、第２実施形態に係る半導体装置の製造方法では、第１半導体チップ製造工程Ｓ１の配線層形成工程Ｓ１７において、第１電極パッドＰＤ１の上面が第１面Ｆ１に位置するように、第１電極パッドＰＤ１が形成される。第２実施形態に係る半導体装置の製造方法では、第２半導体チップ製造工程Ｓ２の配線層形成工程Ｓ１７において、第３電極パッドＰＤ３が形成される。これらの点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と異なっている。
（第２実施形態に係る半導体装置の効果）
以下に、第２実施形態に係る半導体装置の効果を説明する。なお、第１実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さない。
上記のとおり、第２実施形態に係る半導体装置の開口部ＯＰ１は、第１実施形態に係る半導体装置の開口部ＯＰ１と比較して、相対的に浅く形成されている。開口部ＯＰ１が相対的に深くなるほど、エッチング種が開口部ＯＰ１の底部に到達しにくくなり、開口部ＯＰ１を形成しづらくなる。そのため、第２実施形態に係る半導体装置によると、開口部ＯＰ１の形成を容易化することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＰ１ 第１ボンディングパッド、ＢＰ２ 第２ボンディングパッド、ＢＳ１，ＢＳ２ 裏面、ＣＦ１ 第１導電膜、ＣＦ２ 第２導電膜、ＣＨＰ１ 第１半導体チップ、ＣＨＰ２ 第２半導体チップ、ＣＮＰ１ 第１導電部、ＣＮＰ２ 第２導電部、ＣＰ１，ＣＰ２ コンタクトプラグ、ＤＦ１ 第１絶縁膜、ＤＰ，ＤＰａ，ＤＰｂ，ＤＰｃ，ＤＰｄ 絶縁部、ＤＦ２ 第２絶縁膜、ＤＲＡ１，ＤＲＡ２ ドレイン領域、ＤＲＡ１ａ，ＤＲＡ２ａ 第１部分、ＤＲＡ１ｂ，ＤＲＡ２ｂ 第２部分、Ｆ１ 第１面、Ｆ２ 第２面、Ｆ３ 第３面、Ｆ４ 第４面、ＦＳ１，ＦＳ２ 表面、ＦＤＦ 第１絶縁膜、ＧＥ１ ゲート電極、ＧＥ２ ゲート電極、ＧＯ１ ゲート絶縁膜、ＧＯ２ ゲート絶縁膜、ＩＤ１ 第１インダクタ、ＩＤ２ 第２インダクタ、ＩＬＤ１ 層間絶縁膜、ＩＬＤ２ 層間絶縁膜、ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４，ＯＰ５ 開口部、ＰＤ１ 第１電極パッド、ＰＤ２ 第２電極パッド、ＰＤ３ 第３電極パッド、ＰＶ パッシベーション膜、ＳＲ１，ＳＲ２ ソース領域、ＳＲ１ａ，ＳＲ２ａ 第１部分、ＳＲ１ｂ，ＳＲ２ｂ 第２部分、ＳＵＢ１ 第１半導体基板、ＳＵＢ２ 第２半導体基板、ＳＷＳ１，ＳＷＳ２ サイドウォールスペーサ、Ｓ１ 第１半導体チップ製造工程、Ｓ１１ 第１イオン注入工程、Ｓ１２ ゲート絶縁膜形成工程、Ｓ１３ ゲート電極形成工程、Ｓ１４ 第２イオン注入工程、Ｓ１５ サイドウォールスペーサ形成工程、Ｓ１６ 第３イオン注入工程、Ｓ１７ 配線層形成工程、Ｓ２ 第２半導体チップ製造工程、Ｓ３ 半導体チップ接合工程、Ｓ４ 開口部形成工程、Ｓ５ 第２絶縁膜形成工程、Ｓ６ 導電膜形成工程、Ｓ７ ボンディングパッド形成工程、Ｓ８ パッシベーション膜形成工程、Ｓ２１ 第１絶縁膜形成工程、Ｔ１，Ｔ２ 厚さ、Ｔｒ１，Ｔｒ２ トランジスタ、ＶＰ１，ＶＰ２ ビアプラグ、Ｗ１，Ｗ２，Ｗ３，Ｗ４ 幅、ＷＬ１ 第１配線層、ＷＬ１ａ，ＷＬ２ａ 配線、ＷＬ２ 第２配線層、ＷＲ１，ＷＲ２ ウェル領域、Ｌ１，Ｌ２，Ｌ３ 間隔。

Claims (15)

  1. 第１半導体基板と、
    前記第１半導体基板上に形成され、かつ互いに電気的に接続された第１電極パッド及び第１インダクタを有する第１配線層と、
    前記第１配線層上に形成され、かつ互いに電気的に接続された第２インダクタ及び第２電極パッドを有する第２配線層と、
    前記第２配線層上に形成された第２半導体基板と、
    前記第２半導体基板の裏面から前記第１電極パッドに達するように、前記第２半導体基板、前記第２配線層及び前記第１配線層に形成された第１導電部と、
    前記第２半導体基板の前記裏面から前記第２電極パッドに達するように、前記第２半導体基板及び前記第２配線層中に形成された第２導電部と、
    を備え、
    前記第１インダクタ及び前記第２インダクタは互いに対向するように配置されている、半導体装置。
  2. 前記第２半導体基板には、半導体素子を構成する不純物拡散領域と、前記不純物拡散領域を前記第１導電部から絶縁分離する第１絶縁部とが形成されており、
    前記第１絶縁部の幅は前記第１インダクタと前記第２インダクタとの間隔以上である、請求項１に記載の半導体装置。
  3. 前記第１絶縁部の数は２以上である、請求項２に記載の半導体装置。
  4. 前記第１絶縁部の数は４以上である、請求項３に記載の半導体装置。
  5. 前記第１導電部は、
    前記第２半導体基板の前記裏面から前記第１電極パッドに達するように前記第２半導体基板、前記第２配線層及び前記第１配線層に形成された第１開口部と、
    前記第１開口部の内側面を覆うように形成された絶縁膜と、
    前記第１開口部を埋めるように前記絶縁膜上に形成された第１導電膜と、
    を有し、
    前記絶縁膜の厚さは前記第１インダクタと前記第２インダクタとの間隔以上である、請求項１に記載の半導体装置。
  6. 第１半導体基板と、
    前記第１半導体基板上に形成され、かつ互いに電気的に接続された第１電極パッド及び第１インダクタを有する第１配線層と、
    前記第１配線層上に形成され、かつ互いに電気的に接続された第２インダクタ及び第２電極パッドと、前記第１電極パッドに電気的に接続された第３電極パッドとを有する第２配線層と、
    前記第２配線層上に形成された第２半導体基板と、
    前記第２半導体基板の裏面から前記第３電極パッドに達するように、前記第２半導体基板及び前記第２配線層に形成された第１導電部と、
    前記第２半導体基板の前記裏面から前記第２電極パッドに達するように、前記第２半導体基板及び前記第２配線層中に形成された第２導電部と、
    を備え、
    前記第１インダクタ及び前記第２インダクタは互いに対向するように配置されている、半導体装置。
  7. 前記第２半導体基板には、半導体素子を構成する不純物拡散領域と、前記不純物拡散領域を前記第１導電部から絶縁分離する第１絶縁部とが形成されており、
    前記第１絶縁部の幅は前記第１インダクタと前記第２インダクタとの間隔以上である、請求項６に記載の半導体装置。
  8. 前記第１絶縁部の数は２以上である、請求項７に記載の半導体装置。
  9. 前記第１絶縁部の数は４以上である、請求項８に記載の半導体装置。
  10. 前記第１導電部は、
    前記第２半導体基板の前記裏面から前記第３電極パッドに達するように前記第２半導体基板及び前記第１配線層に形成された第１開口部と、
    前記第１開口部の内側面を覆うように形成された絶縁膜と、
    前記第１開口部を埋めるように前記絶縁膜上に形成された第１導電膜と、
    を有し、
    前記絶縁膜の厚さは前記第１インダクタと前記第２インダクタとの間隔以上である、請求項６に記載の半導体装置。
  11. 第１半導体基板と、前記第１半導体基板上に形成され、かつ互いに電気的に接続された第１インダクタ及び第１電極パッドを有する第１配線層とを有する第１半導体チップを準備する工程と、
    第２半導体基板と、前記第２半導体基板上に形成され、かつ互いに電気的に接続された第２インダクタ及び第２電極パッドを有する第２配線層とを有する第２半導体チップを準備する工程と、
    前記第１インダクタと前記第２インダクタとが互いに対向するように、前記第１配線層及び前記第２配線層を互いに接合する工程と、
    前記第２半導体基板の裏面から前記第１電極パッドに達するように、前記第２半導体基板、前記第２配線層及び前記第１配線層に第１開口部を形成するとともに、前記第２半導体基板の前記裏面から前記第２電極パッドに達するように、前記第２半導体基板及び前記第２配線層に第２開口部を形成する工程と、
    前記第１開口部内に第１導電膜を埋め込むとともに、前記第２開口部内に第２導電膜を埋め込む工程とを備える、半導体装置の製造方法。
  12. 前記第２半導体チップを準備する工程は、
    前記第２半導体基板に半導体素子を構成する不純物拡散領域を形成する工程と、
    前記第２半導体基板の前記不純物拡散領域とは異なる領域に第３開口部を形成する工程と、
    前記第３開口部内を埋め込むように第１絶縁膜を形成する工程と、
    前記第１絶縁膜が露出するように、前記第２半導体基板の前記裏面を研磨する工程と、
    を有し、
    前記第１配線層は第１層間絶縁膜を含み、
    前記第２配線層は第２層間絶縁膜を含み、
    前記第１絶縁膜の幅は前記第１インダクタと前記第２インダクタとの間隔以上である、請求項１１に記載の半導体装置の製造方法。
  13. 前記第１絶縁膜の数は、２以上である、請求項１２に記載の半導体装置の製造方法。
  14. 前記第１絶縁膜の数は、４以上である、請求項１３に記載の半導体装置の製造方法。
  15. 前記第１開口部内に前記第１導電膜が埋め込まれる前に、前記第１開口部の内側面上に第２絶縁膜を形成する工程をさらに備え、
    前記第２絶縁膜の厚さは、前記第１インダクタと前記第２インダクタとの間隔以上である、請求項１１に記載の半導体装置の製造方法。
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