JPH03276727A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に溝構造の素子
分離領域をもつ半導体集積回路装置の構造に関する。

〔従来の技術〕

半導体集積回路装置の高集積化に伴ない、溝構造の素子
分離法が採用されるようになってきた。

従来の溝構造の素子分離法では、溝領域は単に素子分離
機能を持つのみであった。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路装置では、溝構造の素子
分離領域は単に素子分離機能を持つのみで、配線領域は
その素子分離領域の上層に形成されており、高集積化に
伴ない素子形成領域に対する素子分離領域の増加及び配
線領域の不足が問題となっている。

〔課題を解決するための手段〕

本発明の半導体集積回路装置は、半導体基板に形成され
た溝構造の素子分離領域に金属配線を埋設した構造を有
している。従って素子分離領域の上層部のみならず内部
にも配線領域が形成可能となる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第１の実施例を説明するための半導
体集積回路装置の平面図であり、第２図はそのＡＡ’線
に沿う断面図である。

第１の実施例は０ＭＯ８）ランリスタで構成したインバ
ータ回路に本発明を応用したものである。

溝構造の素子分離領域ｌに金属配線２，３．４を埋設す
る。ここでは埋設金属配線２を電源配線、３を信号配線
、４を接地配線としている。素子形成領域に関しては、
Ｎウェル領域５とＰウェル領域６上にそれぞれＰチャネ
ルＭＯ８）ランジスタ、ＮチャネルＭＯ８）ランリスタ
を形成する。

ゲート電極７及びソース領域８．ドレイン領域９を形成
した後、層間絶縁膜１０で全体を覆い、スルーホールに
より層間絶縁膜上に形成した金属配線１１とコンタクト
をとる。

この第１の実施例より、金属配線１１は埋設金属配線２
，３．４上を自由に配線できることがわかる。また、埋
設金属配線３を利用することにより、金属配線１１より
上層の金属配線を用いることなく、配線を可能としてい
る。

本構造の実現方法としては、半導体基板１２の所定領域
に反応性イオンエツチング法（ＲＩ　Ｅ法）を用いて幅
２μｍ、深さ４μｍの溝を形成し、その溝にＣＶＤ法に
よりＳｉＯ２を埋め込み、素子分離領域１を形成した後
、ＲＩＥ法により所望の金属配線領域のＳｉＯ２を除去
し、その金属配線領域をＣＶＤ法によりタングステン等
の高融点金属あるいは高融点金属シリサイドで埋め込み
、埋設金属配線２，３．４を形成する。ここで、金属配
線としてタングステン等の高融点金属を用いたのは、後
工程において高温状態にさらされるためである。なお、
素子分離領域に金属配線を埋設した後は、従来の技術で
素子領域を形成する。

第３図は本発明の第２の実施例を示すための半導体集積
回路装置の平面図、第４図はそのＡＡ’線に沿う断面図
である。

第２の実施例では、溝構造の素子分離領域１に２層の埋
設金属配線１３．１４を形成している。

２層の埋設金属配線領域を持つことにより、第３図のよ
うな配線の交差領域を持つ場合においても何ら制限を受
けずに配線できるという利点がある。

〔発明の効果〕

以上説明したように本発明は、金属配線を溝構造の素子
分離領域に埋設することにより、素子分離領域を有効に
活用でき、高集積化が計れるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明するための平面図
、第２図は第１図のＡ−Ａ’線断面図、第３図は本発明
の第２の実施例の平面図、第４図は第３図のＡ−Ａ’線
断面図である。 １・・・・・・素子分離領域、２・・・・・・埋設金属
配線（電源配線）、３・・・・・・埋設金属配線（信号
配線）、４・・・・・・埋設金属配線（接地配線）、５
・・・・・・Ｎウェル領域、６・・・・・・Ｐウェル領
域、７・・・・・・ゲート電極、８・・・・・・ソース
領域、９・・・・・・ドレイン領域、１０・・・・・・
層間絶縁膜、１１・・・・・・金属配線、１２・・・・
・・半導体基板、１３・・・・・・埋設金属配線（第２
層）、１４・・・・・・埋設金属配線（第１層）。

Claims (1)

【特許請求の範囲】
1. 　半導体基板に形成された溝構造の素子分離領域に金属
   配線を埋設することを特徴とする半導体集積回路装置。