JPH08236629A - 集積回路構造及びその製造方法 - Google Patents

集積回路構造及びその製造方法

Info

Publication number
JPH08236629A
JPH08236629A JP8018171A JP1817196A JPH08236629A JP H08236629 A JPH08236629 A JP H08236629A JP 8018171 A JP8018171 A JP 8018171A JP 1817196 A JP1817196 A JP 1817196A JP H08236629 A JPH08236629 A JP H08236629A
Authority
JP
Japan
Prior art keywords
film
silicon
trench
single crystal
crystal silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8018171A
Other languages
English (en)
Inventor
Klaus-Guenter Oppermann
オツペルマン クラウス‐ギユンター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPH08236629A publication Critical patent/JPH08236629A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4825—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body for devices consisting of semiconductor layers on insulating or semi-insulating substrates, e.g. silicon on sapphire devices, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 導体路を下に通すために利用可能である別の
配線面を自由に使えるような集積回路の構造及びその製
造方法を提供する。 【解決手段】 ＳＯＩ基板のシリコン膜内に、ＳＯＩ基
板の絶縁膜１２にまで達する絶縁トレンチ２がシリコン
アイランド３を画成する。シリコンアイランド３の少な
くとも１つは取囲むトレンチ２の壁に配置された拡散領
域４によって導体路部分３ａとして形成される。その拡
散領域４は拡散によってトレンチ内へ入れられた被覆膜
から形成される。導体路部分３ａは交差する導体路６
ａ、６ｂを下に通すのに又は補助金属膜面として好適で
ある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路の構造及
びその製造方法に関する。
【０００２】
【従来の技術】集積回路構造では個々のスイッチング素
子を接続するために低インピーダンスで耐電圧性である
導体路が必要である。導体路の耐電圧性は発生する電圧
に応じて設計されなければならない。例えばＩＧＢＴの
パワーデバイスが設けられる集積回路構造には数百ボル
トの範囲の相当高い電圧が発生し得る。
【０００３】多層金属膜を備えた集積回路装置では導体
路の交差は一方の導体路をその下に位置する配線面内へ
通すことによって実現されている。種々異なった配線面
が中間酸化物によって互いに耐電圧性に絶縁されるの
で、導体路の交差部は同程度の耐電圧性を有する。
【０００４】金属膜面を備えた集積回路装置では導体路
の交差は配線面の上又は下に配置されたポリシリコン条
帯によってしばしば実現されている。ポリシリコンは配
線面用として通常使用されるアルミニウムより非常に高
い膜抵抗を有するので、下に通す際に高い膜抵抗を甘受
しなければならないか又は比較的厚いポリシリコン条帯
を設けなければならない。比較のために、１μｍの厚み
のアルミニウム導体路は約Ｒｓ＝０．０４Ω／□の膜抵
抗を有し、０．２μｍの厚みのポリシリコン条帯はＲｓ
＝８０Ω／□の膜抵抗を有し、０．５μｍの厚みのポリ
シリコン条帯は約Ｒｓ＝１７Ω／□の膜抵抗を有する。
【０００５】さらに、導体路を下に通すために、基板に
おいて下に通すべき導体路の下側に配置されこの導体路
の両側に突出する拡散領域を利用することが公知である
（例えばライン（H.M.Rein）等著「バイポーラ集積回路
（Integrierte Bipolarschaltungen) 」（半導体電子回
路（Halbleiterelektronik) 、第１３巻、シュプリンガ
ー出版社、１９８０年発行、第６２頁〜第６６頁参
照）。この種の拡散領域は約３５〜４５Ω／□の膜抵抗
を有する。この拡散領域は、基板内への少数電荷キャリ
ヤの注入を阻止するために、何時も基板に対して阻止方
向に極性を与えられる。さらに、拡散領域と基板の基本
ドーピングとによって形成されたｐｎ接合の降伏電圧が
越えられてはならない。従って、導体路を下に通すため
の拡散領域は使用に制限がある。
【０００６】国際特許出願公開ＷＯ９２／０２９５８公
報により、底部及び側壁が絶縁材料を備えたトレンチを
エッチングし、このトレンチに導電率を改善するために
タングステン膜によって補強され得る導電性ポリシリコ
ンを充填することが提案されている。基板に対して誘電
体によって絶縁され埋設されたこの導体路は接触化さ
れ、導体路を下に通すのに好適である。
【０００７】
【発明が解決しようとする課題】本発明は、導体路を下
に通すために利用可能である別の配線面を自由に使える
ような集積回路の構造及びその製造方法を提供すること
を課題とする。
【０００８】
【課題を解決するための手段】この課題は本発明によれ
ば、集積回路の構造に関しては、シリコンウエハ、その
上に配置された絶縁膜及びその上に配置された単結晶シ
リコン膜を含むＳＯＩ基板と、単結晶シリコン膜の表面
から絶縁膜にまでそれぞれ達し、単結晶シリコン膜内
に、絶縁トレンチによってそれぞれ完全に取囲まれそれ
によって互いに絶縁されたシリコンアイランドを画成す
る絶縁トレンチと、取囲むトレンチ壁に沿って配置され
た拡散領域によってシリコンアイランドの１つの中に実
現された少なくとも１つの導体路部分とを備えることに
よって解決される。
【０００９】なお、集積回路の構造に関する本発明の実
施態様は請求項２乃至６に記載されている。
【００１０】さらに上記の課題は本発明によれば、集積
回路構造の製造方法に関しては、シリコンウエハ、その
上に配置された絶縁膜及びその上に配置された単結晶シ
リコン膜を含むＳＯＩ基板内にトレンチがエッチングさ
れ、このトレンチが単結晶シリコン膜の表面から絶縁膜
の表面にまで達するとともに単結晶シリコン膜内にシリ
コンアイランドを画成し、このシリコンアイランドがト
レンチによってそれぞれ完全に取囲まれ、シリコンアイ
ランドを取囲むトレンチの少なくとも表面が被覆膜を備
え、拡散により拡散領域がこのシリコンアイランド内に
形成されることによって、導体路部分がシリコンアイラ
ンドの１つの中に形成され、トレンチは絶縁物を充填さ
れることにより解決される。
【００１１】なお、集積回路構造の製造方法に関する本
発明の実施態様は請求項８以下に記載されている。
【００１２】本発明による回路構造は、シリコンウエ
ハ、その上に配置された一般にＳｉＯ2 から成る絶縁膜
及びその上に配置された単結晶シリコン膜を有するＳＯ
Ｉ基板内に実現される。スイッチング素子は単結晶シリ
コン膜内に実現される。隣接するスイッチング素子を絶
縁するために、単結晶シリコン膜内には、単結晶シリコ
ン膜の表面から絶縁膜にまでそれぞれ達する絶縁トレン
チが配置される。この絶縁トレンチにより、１つの絶縁
トレンチによってそれぞれ完全に取囲まれたシリコンア
イランドが画成される。
【００１３】本発明によれば、このシリコンアイランド
の少なくとも１つは導体路部分として形成される。この
ために、シリコンアイランド内には取囲む絶縁トレンチ
の壁に沿って拡散領域が設けられる。この拡散領域は１
０18〜１０21ｃｍ-3、特に１０20ｃｍ-3のドーパント濃
度を有する。特に拡散領域は、対向位置する壁に配置さ
れた拡散領域部分が当接してシリコンアイランドが拡散
領域によって実際上完全に満たされるようにシリコンア
イランド内へ延びている。
【００１４】導体路部分の断面積を拡大するために、本
発明の枠内で、導体路部分として形成されたシリコンア
イランドの内部には、単結晶シリコン膜の表面から絶縁
膜の表面にまでそれぞれ達しシリコンアイランドを互い
に結合されたシリコン条帯に分割する別の絶縁トレンチ
が設けられる。同様にこの別の絶縁トレンチの壁に沿っ
て、特にシリコンアイランドの対向位置する壁に配置さ
れた拡散領域と当接する拡散領域が設けられる。
【００１５】回路構造を製造するために、単結晶シリコ
ン膜内には、絶縁膜にまで達するトレンチがエッチング
される。後の導体路部分を取囲むトレンチの少なくとも
表面は、拡散によって拡散領域を隣接シリコンに形成す
るような被覆膜を備える。
【００１６】ＳＯＩ基板のシリコン膜内にパワーデバイ
スを製造するために個々のデバイスをシリコン膜内の絶
縁トレンチによって完全に取囲まれたシリコンアイラン
ド内にそれぞれに実現するプロセスは公知であり通常行
われている（刊行物「ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｅ
ｌ．Ｄｅｖ．」１９９１年、第３８巻、第１６５０頁〜
第１６５４頁に掲載されたＡ．Ｎａｋａｇａｗａの論文
参照）。シリコンアイランドはトレンチ壁にスイッチン
グの遮断特性を改善する拡散領域をそれぞれ有する。こ
の拡散領域は同様にトレンチ内へ入れられた被覆膜から
拡散する。この種のプロセスは側壁ドーピング付きトレ
ンチ絶縁プロセスと称される。
【００１７】本発明による集積回路構造はこのような側
壁ドーピング付きトレンチ絶縁プロセスにて補助的なプ
ロセスステップなしで実現することができる。本発明に
よる回路構造のためにトレンチエッチングマスクが変え
られるだけである。
【００１８】導体路部分は取囲む絶縁トレンチとその下
に配置された絶縁膜とによって隣接スイッチング素子及
び基板に対して誘電体により絶縁されるので、この導体
路部分には基板に対して高い電圧を導くことができる。
導体路部分の耐電圧性は絶縁トレンチの厚み及び絶縁膜
の厚みのみに依存する。アバランシェ増倍によるブレー
クダウン又は周囲への少数電荷キャリヤの注入は排除さ
れる。というのは、周囲に対してｐｎ接合は現れないか
らである。
【００１９】
【実施例】次に本発明の実施例を図面に基づいて詳細に
説明する。
【００２０】基板１はシリコンウエハ１１、その上に配
置された絶縁膜１２及びその上に配置された単結晶シリ
コン膜１３を含んでいる（図１及び図２参照）。シリコ
ン基板１１は例えばｐドープされ、１０18ｃｍ-3のドー
パント濃度を有する。絶縁膜１２は例えばＳｉＯ2 から
構成され、例えば２μｍの厚みを有する。単結晶シリコ
ン膜１３は例えばｎドープされ、６×１０14ｃｍ-3のド
ーパント濃度を有する。この単結晶シリコン膜１３は例
えば２０μｍの厚みを有する。
【００２１】単結晶シリコン膜１３内には絶縁トレンチ
２が配置されている。この絶縁トレンチ２は単結晶シリ
コン膜１３の表面から絶縁膜１２の表面にまでそれぞれ
達している。この絶縁トレンチ２は例えばＳｉＯ2 を充
填されている。絶縁トレンチ２は当該絶縁トレンチ２に
よってそれぞれ完全に取囲まれたシリコンアイランド３
をそれぞれ画成している。シリコンアイランド３の各々
は取囲む絶縁トレンチ２及び絶縁膜１２によってシリコ
ンウエハ１１及び単結晶シリコン膜１３に対して絶縁さ
れている。絶縁トレンチ２は例えば３μｍの幅を有す
る。
【００２２】シリコンアイランド３の１つは導体路部分
３ａとして形成されている。この導体路部分３ａ内に
は、単結晶シリコン膜の表面から絶縁膜１２にまでそれ
ぞれ延びている別の絶縁トレンチ２ａが設けられてい
る。この別の絶縁トレンチ２ａは導体路部分３ａとして
形成されたシリコンアイランド３を相互に結合されたシ
リコン条帯へ分割する。隣接する別の絶縁トレンチ２ａ
の間隔は例えば４μｍである。
【００２３】シリコンアイランド３内では絶縁トレンチ
２に隣接して、また導体路部分３ａ内では別の絶縁トレ
ンチ２ａに隣接して、例えば１０20ｃｍ-3の表面濃度Ｃ
ｓにてｐドープされた拡散領域４が配置されている。こ
の拡散領域４は例えば２μｍのジャンクション深さを有
している。それによって対向位置する壁に配置された拡
散領域が導体路部分３ａ内で当接する。導体路部分３ａ
はこの例では約５．６Ω／□の膜抵抗を有する。
【００２４】シリコンアイランド３、絶縁トレンチ２、
２ａ及び単結晶シリコン膜１３の表面上には中間酸化物
膜５が配置されている。この中間酸化物膜５上には、例
えば１μｍの厚みを有するアルミニウム製導体路６ａ、
６ｂが配置されている。
【００２５】中間酸化物膜５内には導体路部分３ａの対
向位置する側面に第１接触孔７ａ及び第２接触孔７ｂが
開けられている。これらの接触孔７ａ、７ｂは拡散領域
４の表面にまでそれぞれ達し、接触金属膜を備えてい
る。第１接触孔７ａ及び第２接触孔７ｂならびにこれら
の中に配置された接触金属膜は導体路６ｂの１つと結合
している。導体路６ｂは導体路６ａが横切るために中断
されている。導体路６ｂの両部分間の電気結合は導体路
部分３ａによって実現されている。
【００２６】本発明による回路構造を製造するために、
ＳＯＩ基板１の単結晶シリコン膜１３内には相応するマ
スクに基づいて異方性エッチングによってトレンチ２0
が開けられる（図３参照）。トレンチ２0 のパターンは
完成した回路構造における絶縁トレンチ２及び別の絶縁
トレンチ２ａの配置に相応する。
【００２７】トレンチ２0 の壁を覆う被覆膜４0 が全面
に設けられる。この被覆膜４0 は例えばドープされたホ
ウ素ガラス又はホウ素をドープされたアモルファスシリ
コンから形成されている。約１０００℃で約１２０分間
の焼き戻し工程で拡散領域４がシリコン内への拡散によ
って形成される。
【００２８】被覆膜４0 の除去後、このトレンチ２0 は
ＳｉＯ2 を充填され、その際絶縁膜２及び別の絶縁膜２
ａが生成される。導体路部分３ａの導電率を改善するた
めに、引き続いてホウ素を用いたイオン注入が実施さ
れ、導体路部分３ａの表面でのドーパント濃度が例えば
１０20ｃｍ-3に高められる。これによって導体路部分３
ａと導体路６ｂとの接触抵抗が改善される。
【００２９】引き続いて中間酸化物膜５がＣＶＤ析出法
によって例えば２〜３μｍの厚みで作られる。この中間
酸化物膜５には通常の方法で第１接触孔７ａ及び第２接
触孔７ｂが開けられ、接触金属膜、例えばアルミニウム
又はＡｌＳｉＣｕが充填される。最後に導体路６ａ、６
ｂが形成される。
【００３０】導体路６ｂは隣接するデバイスとの接触部
を含むことができ、それゆえ導体路部分ａは補助配線面
の機能を果たす。
【図面の簡単な説明】
【図１】導体路部分及びシリコンアイランドを備えた集
積回路構造の平面図。
【図２】図１のＩＩ−ＩＩ線に沿った断面図。
【図３】製造プロセス中の回路構造の断面図。
【符号の説明】 １ 基板 ２ 絶縁トレンチ ２ａ 絶縁トレンチ ２0 トレンチ ３ シリコンアイランド ３ａ 導体路部分 ４ 拡散領域 ４0 被覆膜 ５ 中間酸化物膜 ６ａ、６ｂ 導体路 ７ａ、７ｂ 接触孔 １１ シリコンウエハ １２ 絶縁膜 １３ 単結晶シリコン膜

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 シリコンウエハ（１１）、その上に配置
    された絶縁膜（１２）及びその上に配置された単結晶シ
    リコン膜（１３）を含むＳＯＩ基板と、 単結晶シリコン膜（１３）の表面から絶縁膜（１２）に
    までそれぞれ達し、単結晶シリコン膜（１３）内に、絶
    縁トレンチ（２）によってそれぞれ完全に取囲まれそれ
    によって互いに絶縁されたシリコンアイランド（３、３
    ａ）を画成する絶縁トレンチ（２）と、 取囲むトレンチ壁に沿って配置された拡散領域（４）に
    よってシリコンアイランドの１つの中に実現された少な
    くとも１つの導体路部分（３ａ）とを備えることを特徴
    とする集積回路構造。
  2. 【請求項２】 単結晶シリコン膜（１３）の表面上に中
    間酸化物膜（５）が配置され、 この中間酸化物膜（５）内には、導体路部分（３ｂ）に
    それぞれ当接して第１接触部及び第２接触部を備えた第
    １接触孔（７ａ）及び第２接触孔（７ｂ）が設けられ、 中間酸化物膜（５）の表面上には、第１接触部（７ａ）
    に結合された第１導電性パターン（６ｂ）と、第２接触
    部（７ｂ）に結合された第２導電性パターン（６ｂ）と
    が配置されていることを特徴とする請求項１記載の集積
    回路構造。
  3. 【請求項３】 第１導電性パターン（６ｂ）及び第２導
    電性パターン（６ｂ）は、それぞれ、２つの異なったシ
    リコンアイランド（３）内に配置されたデバイスとの接
    触部を含むことを特徴とする請求項２記載の集積回路構
    造。
  4. 【請求項４】 第１導電性パターン（６ｂ）及び第２導
    電性パターン（６ｂ）は、それぞれ、中間酸化物膜
    （５）の表面上に配置されこの中間酸化物膜（５）の表
    面における導体路部分（３ａ）の領域で中断された導体
    路の一部分であることを特徴とする請求項２記載の集積
    回路構造。
  5. 【請求項５】 導体路部分（３ａ）に設けられた拡散領
    域のドーパント濃度は１０18〜１０21ｃｍ-3の範囲内に
    あることを特徴とする請求項１乃至４の１つに記載の集
    積回路構造。
  6. 【請求項６】 導体路部分（３ａ）として形成されたシ
    リコンアイランド内に、単結晶シリコン膜（１３）の表
    面から絶縁膜（１２）にまでそれぞれ達してシリコンア
    イランドを互いに結合されたシリコン条帯に分割する別
    の絶縁トレンチ（２ａ）が配置され、 シリコンアイランド内にこの別の絶縁トレンチ（２ａ）
    の壁に沿って別の拡散領域（４）が設けられることを特
    徴とする請求項１乃至５の１つに記載の集積回路構造。
  7. 【請求項７】 シリコンウエハ（１１）、その上に配置
    された絶縁膜（１２）及びその上に配置された単結晶シ
    リコン膜（１３）を含むＳＯＩ基板内にトレンチ
    （２0 ）がエッチングされ、このトレンチは単結晶シリ
    コン膜（１３）の表面から絶縁膜（１２）の表面にまで
    達するとともに単結晶シリコン膜（１３）内にシリコン
    アイランド（３）を画成し、このシリコンアイランドが
    トレンチ（２0 ）によってそれぞれ完全に取囲まれ、 シリコンアイランド（３ａ）を取囲むトレンチ（２0 ）
    の少なくとも表面が被覆膜（４0 ）を備え、拡散により
    拡散領域（４）がこのシリコンアイランド内に形成され
    ることによって、導体路部分（３ａ）がシリコンアイラ
    ンドの１つの中に形成され、 トレンチ（２0 ）は絶縁物を充填されることを特徴とす
    る集積回路構造の製造方法。
  8. 【請求項８】 絶縁物をトレンチ（２0 ）に充填した
    後、単結晶シリコン膜（１３）の表面上に中間酸化物膜
    （５）が設けられ、 この中間酸化物膜（５）内では第１接触孔（７ａ）及び
    第２接触孔（７ｂ）が導体路部分（３ａ）上に開口する
    とともに第１接触部及び第２接触部を備え、 中間酸化物膜（５）の表面上に、第１接触部（７ａ）に
    電気的に結合された第１導電性パターン（６ｂ）と、第
    ２接触部（７ｂ）に電気的に結合された第２導電性パタ
    ーン（６ｂ）とが形成されることを特徴とする請求項７
    記載の方法。
  9. 【請求項９】 拡散による拡散領域（４）の形成後、同
    一の導電形によってドープされたイオンを用いたイオン
    注入により導体路部分の表面内に接続領域が作られるこ
    とを特徴とする請求項７又は８記載の方法。
  10. 【請求項１０】 導体路部分（３ａ）として形成された
    シリコンアイランド内に、単結晶シリコン膜（１３）の
    表面から絶縁膜（１２）にまでそれぞれ達してシリコン
    アイランドを互いに結合されたシリコン条帯に分割する
    別のトレンチ（２0 ）がエッチングされ、 この別のトレンチ（２0 ）の表面は被覆膜（４0 ）を備
    え、拡散によって拡散領域（４）が別のトレンチ
    （２0 ）の壁に沿って形成され、 導体路部分（３ａ）において隣接するトレンチの間隔
    は、対向位置する壁に配置された拡散領域（４）が当接
    するように調整されることを特徴とする請求項７乃至９
    の１つに記載の方法。
JP8018171A 1995-01-09 1996-01-08 集積回路構造及びその製造方法 Pending JPH08236629A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19500392.6 1995-01-09
DE19500392A DE19500392A1 (de) 1995-01-09 1995-01-09 Integrierte Schaltungsstruktur und Verfahren zu deren Herstellung

Publications (1)

Publication Number Publication Date
JPH08236629A true JPH08236629A (ja) 1996-09-13

Family

ID=7751148

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8018171A Pending JPH08236629A (ja) 1995-01-09 1996-01-08 集積回路構造及びその製造方法

Country Status (4)

Country Link
US (1) US5747867A (ja)
JP (1) JPH08236629A (ja)
KR (1) KR100396065B1 (ja)
DE (1) DE19500392A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004522300A (ja) * 2001-04-06 2004-07-22 ジュホラ、タルジヤ 高周波集積回路（ｈｆｉｃ）マイクロシステム・アセンブリおよびその作製方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121552A (en) * 1997-06-13 2000-09-19 The Regents Of The University Of Caliofornia Microfabricated high aspect ratio device with an electrical isolation trench
DE19728282A1 (de) * 1997-07-02 1999-01-07 Siemens Ag Herstellverfahren für einen Isolationsgraben in einem SOI-Substrat
US6696746B1 (en) * 1998-04-29 2004-02-24 Micron Technology, Inc. Buried conductors
US6025261A (en) 1998-04-29 2000-02-15 Micron Technology, Inc. Method for making high-Q inductive elements
US6291875B1 (en) 1998-06-24 2001-09-18 Analog Devices Imi, Inc. Microfabricated structures with electrical isolation and interconnections
US6433401B1 (en) 1999-04-06 2002-08-13 Analog Devices Imi, Inc. Microfabricated structures with trench-isolation using bonded-substrates and cavities
US6703679B1 (en) 1999-08-31 2004-03-09 Analog Devices, Imi, Inc. Low-resistivity microelectromechanical structures with co-fabricated integrated circuit
JP4030257B2 (ja) * 2000-08-14 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置
US6624515B1 (en) 2002-03-11 2003-09-23 Micron Technology, Inc. Microelectronic die including low RC under-layer interconnects

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3215149A1 (de) * 1982-04-23 1983-10-27 Robert Bosch Gmbh, 7000 Stuttgart Dotierloesung fuer halbleiter
GB2215124A (en) * 1988-02-16 1989-09-13 Stc Plc Integrated circuit underpasses
JPH03276727A (ja) * 1990-03-27 1991-12-06 Nec Corp 半導体集積回路装置
US5057895A (en) * 1990-08-06 1991-10-15 Harris Corporation Trench conductor and crossunder architecture
US5196373A (en) * 1990-08-06 1993-03-23 Harris Corporation Method of making trench conductor and crossunder architecture
JPH05335529A (ja) * 1992-05-28 1993-12-17 Fujitsu Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004522300A (ja) * 2001-04-06 2004-07-22 ジュホラ、タルジヤ 高周波集積回路（ｈｆｉｃ）マイクロシステム・アセンブリおよびその作製方法

Also Published As

Publication number Publication date
US5747867A (en) 1998-05-05
DE19500392A1 (de) 1996-07-18
KR100396065B1 (ko) 2003-11-17
KR960030380A (ko) 1996-08-17

Similar Documents

Publication Publication Date Title
US5196373A (en) Method of making trench conductor and crossunder architecture
JP2974211B2 (ja) Ｓｏｉ半導体デバイス
CN102543870B (zh) 用于制造具有绝缘半导体台面的半导体组件的方法
KR100650419B1 (ko) 매립 회로 및 디바이스를 위한 방법 및 구조체
KR100232319B1 (ko) 캐패시터 형성 방법 및 에스오아이 회로용 캐패시터
US5569621A (en) Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level
JPH0727976B2 (ja) 集積電子装置とその製法
EP0615286B1 (en) Semiconductor device provided with isolation region
JPH11330489A (ja) 絶縁体上半導体集積回路のための埋め込みパタ―ン化導体プレ―ン
JPS63239973A (ja) 集積回路およびその製造方法
US5057895A (en) Trench conductor and crossunder architecture
CN100524688C (zh) 具有前侧接触和垂直沟槽隔离的半导体器件及其制作方法
JPH08236629A (ja) 集積回路構造及びその製造方法
US5070388A (en) Trench-resident interconnect structure
GB2296377A (en) Pillar bipolar transistors
JP3932443B2 (ja) 半導体素子
JP2509708B2 (ja) Ｓｏｉ型半導体装置及びその製造方法
JPH05506749A (ja) 絶縁された単結晶シリコンアイランドの製法
JP2000252422A (ja) 半導体装置及びその製造方法
US6518628B1 (en) Integrated CMOS circuit configuration, and production of same
RU2108640C1 (ru) Биполярный транзистор интегральной схемы
JPH06232149A (ja) 半導体装置
US20230411309A1 (en) Rf substrate comprising depletion regions induced by field effect
JPH0590492A (ja) 半導体集積回路とその製造方法
JPH03276727A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050623

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051208