KR100396065B1 - 집적회로구조및이의제조방법 - Google Patents
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Abstract
상기 SOI기판의 절연층에 연장되는 SOI기판의 실리콘 층내의 절연 트랜치는 실리콘 섬(3)을 한정한다. 실리콘 섬(3)의 적어도 하나는 둘러쌓인 트랜치(2)의 벽에 배치되고, 트랜치에 도입된 점유층으로 부터의 제거에 의해 형성된 확산 영역에 의한 내부접속 세그먼트(3a)와 같은 형태이다. 내부 접속 세그먼트(3a)는 내부접속(6a,6b)를 교차하는 언더패스와 추가 금속화 레벨로서 적합하다.
Description
임피던스가 낮고 전압이 안정적인 상호연결(interconnect)이 개개의 회로 요소를 연결하는 집적 회로 구조에 필요하다. 상호연결의 전기적 세기(strength)가 발생 전압에 대응되도록 설계되어야 한다. 수백 볼트의 범위의 큰 전압은 예컨데, IGBT와 같은 전력 구성 요소가 제공되는 집적 회로 배치에서 발생할 수 있다.
다층 금속화를 갖는 집적 회로 배치에서, 상호연결의 교차(crossing)는 그 밑에 위치되는 배선 레벨의 상호연결의 언더패스(underpass)에 의해 실현될 수 있다. 여러 개의 배선 레벨이 중간 산화물에 의해 전압이 안정한 형태로서 서로 절연되기 때문에 상호연결의 교차는 상당한 전기적 세기를 갖는다.
하나의 금속화 레벨만을 갖는 집적 회로 장치에서, 상호연결의 교차는 배선 레벨 위 또는 아래에 배치되는 폴리실리콘 스트립(strip)에 의해 종종 실현될 수 있다. 폴리실리콘이 배선 레벨에서 일반적으로 사용되는 알루미늄보다 시트 저항이 훨씬 더 높기 때문에, 언더패스의 높은 시트 저항과 더불어 허용되어야 하거나, 비교적 두꺼운 폴리실리콘 스트립이 제공되어야 한다. 비교를 위하여; 1㎛ 두께의 알루미늄 상호연결은 시트 저항이 약 Rs=0.04Ω/□이며, 0.5㎛ 두께의 폴리실리콘 스트립은 시트 저항 Rs=17Ω/□ 이다.
또한, 상호연결 언더패스를 위한 확산 영역을 이용하는 것이 공지(예, H.-M. 레인 등의 쌍극자 집적 회로(반도체 전자공학 13권 스프링어 출판사 1980, 62-66페이지 참조))되어 있는데, 기판에 배열되는 이들 확산 영역은 양쪽 측면에서 상호연결 아래로는 전도되며 그 위로는 돌출된다. 이러한 확산 영역은 약 35 내지 45Ω/□의 시트 저항을 갖는다. 이 확산 영역들은 기판으로의 소수의 전하 캐리어의 주입을 막기 위하여 기판을 기준으로 비-전도 방향으로 항상 분극되어야 한다. 또한, 확산 영역과 기판의 기본 도핑에 의해 형성된 pn-접합의 항복 전압을 초과하지 않는다. 따라서, 확산 영역은 제한된 범위에 대해 상호연결 언더패스로서 이용될 수 있다.
WO92/02958에서는 층(floor)과 측벽이 절연 물질로 덮여 있는 트렌치를 에칭하고 전도성을 개선하기 위해 텅스텐 층에 의해 보강될 수 있는 전도성 폴리실리콘으로 이를 채우는 방법이 제안되어 있다. 이는 기판으로부터 절연되는 이 매립형 상호연결이 접속되어 언더패스로서 적합하다.
본 발명은 집적 회로 구조를 특정하는 문제와 상호연결 언더 패스로 유용한 추가 배선 레벨을 이용하는 제조 방법을 기초로 한다.
본 문제는 제 1항에 따른 집적 회로 구조 뿐만 아니라 제 7항에 따른 방법으로 창의적으로 해결된다. 본 발명의 추가 개선은 나머지 청구항으로부터 실행된다.
본 발명의 회로 구조는 실리콘 웨이퍼, 상기 실리콘 웨이퍼 상에 배치된 절연층(보통 SiO2) 및 상기 절연층 상에 배치된 단결정 실리콘층을 포함하는 SOI 기판에서 실현된다. 회로 요소는 단결정 실리콘층에서 실현된다. 이웃하는 회로 요소를 절연시키기 위해서, 각각 단결정 실리콘층의 표면으로부터 절연층으로 연장되는 절연 트렌치가 단결정 실리콘 층에 배치된다. 절연 트렌치에 의해 완전히 별개로 둘러싸여진 실리콘 섬은 절연 트렌치에 의해 형성된다.
창의적으로, 이 실리콘 섬들 중 적어도 하나는 상호연결 세그먼트로서 형성된다. 이를 위해서, 확산 영역은 주변 절연 트렌치의 벽(wall)을 따라 실리콘 섬에 제공된다. 확산 영역은 1018내지 1021cm-3, 바람직하게는 1020cm-3의 도펀트 농도를 갖는다. 바람직하게 확산 영역은 맞은편 벽에 배치된 확산 영역의 부분들이 만나고 실리콘 섬이 확산 영역에 의해 실제 완전히 채워질 정도로 실리콘 섬으로 연장된다.
상호연결 세그먼트의 단면을 확대하기 위해, 본 발명의 범위 내에서, 상호접속 세그먼트로서 형성된 실리콘 섬 내에 추가 절연 트렌치를 제공하는데, 이 후가 절연 트렌치는 각각 단 결정 실리콘 층의 표면으로부터 절연층의 표면에 연장되며, 실리콘을 서로 접속된 실리콘 스트립으로 분할한다. 실리콘 섬의 반대 벽에 배치된 확산 영역과 양호하게 만나는 확산 영역은 또한 추가 절연 트렌치의 벽에 따라 배치된다.
회로 구조를 제조하기 위하여, 절연층으로 연장되는 트렌치는 단결정 실리콘 속에서 에칭된다. 적어도 상호연결 세그먼트를 둘러싸는 트렌치의 표면에 점유층이 제공되는데, 상기 점유층으로부터 이웃하는 실리콘층 내의 확산 영역이 드라이브-아웃(drive-out)에 의해 형성된다.
SOI 기판의 실리콘 층에 전력 구성 요소를 제조하기 위하여, 별개의 구성 요소가 절연 트렌치에 의해 완전히 둘러싸여 있는 실리콘 층 내의 실리콘 섬에서 개별적으로 실현되는 프로세스가 공지되어 있는 기준이다(A 나까나와, IEEE 트랜스. EL.Dev., 38권 1991. 페이지 1650-1654 참조), 실리콘 섬은 회로의 블럭킹 동작을 개선시키기 위해 트렌치 벽에서 확산 영역을 개별적으로 포함한다. 이 확산 영역은 또한 트렌치로 도입되는 점유층으로부터 드라이브-아웃된다. 이러한 프로세스는 측면 도핑과 함께 트렌치 절연 프로세스로서 참조된다.
독창적인 회로 구조가 추가적인 프로세스 단계에 의한 측면 도핑과 함께 트렌치-절연 프로세스로서 실현될 수 있다. 본 발명의 회로 구조를 위해 트렌치 에칭용 마스크로서 간단히 이루어질 수 있다.
상호연결 세그먼트가 주변 절연 트렌치 및 그 아래에 배치되는 절연층에 의해 이웃하는 회로 요소와 기판으로부터 유전체적으로 절연되기 때문에, 기판에 대해 상호연결 세그먼트에서 고전압이 전도될 수 있다. 상호연결 세그먼트의 전기적 세기는 절연 트렌치 및 절연층 두께에만 의존한다. 어벨런치 다중화의 결과 또는 주위 환경으로의 소수 전하 캐리어의 주입으로 인한 브레이크다운이 주위 환경에 대한 pn 접합이 일어나지 않기 때문에 방지된다.
본 발명은 예비적인 실시예 및 도면을 기초로 다음에 더 상세히 기술된다.
기판(1)은 실리콘 웨이퍼(11), 상기 실리콘 웨이퍼 상에 배치되는 절연층(12), 상기 절연층(12) 상에 배치되는 단결정 실리콘층(13)을 포함한다(제 1도 및 제 2도 참조). 예를 들어, 실리콘 기관은 p-도핑되고 1018cm-3의 도펀트 농도를 갖는다. 예를 들어, 절연층(12)은 SiO2로 구성되고 예를 들어, 2㎛의 두께를 갖는다. 단결정 실리콘층(13)은 예를 들어, P-도핑되고 6×1014cm-3의 도펀드 농도를 갖는다. 예를 들어, 실리콘층(13)은 20㎛의 두께를 갖는다.
절연 트렌치(2)는 단결정 실리콘층(13)에 배치된다. 절연 트렌치(2)들은 단결정 실리콘 층의 표면으로부터 절연층(12)의 표면 쪽으로 개별적으로 연장된다. 예를들어,이들은 SiO2로 채워져 있다. 절연 트렌치(2)는 관련 절연 트렌치(2)에 개별적으로 완전히 둘러싸여 있는 실리콘 섬(3)을 각각 한정한다. 각각의 실리콘 섬(3)은 주변 절연 트렌치(2) 및 절연층(12)에 의해 실리콘 웨이퍼(11) 및 단결정 실리콘층(13)으로부터 절연된다. 절연 트렌치(2)는 예를 들어, 3㎛의 폭을 갖는다.
하나의 실리콘 섬(3)은 상호연결 세그먼트(3a)와 같은 유형이다. 단결정 실리콘 층의 표면으로부터 절연층(12)의 표면으로부터 절연층(12) 쪽으로 각각 연장되는 추가 절연 트렌치(2a)는 상호연결 세그먼트(3a)에 제공된다. 추가 절연 트렌치(2a)는 상호연결 세그먼트(3a)와 같은 형태의 실리콘 섬(3)을 서로 연결하는 실리콘 스트립으로 분할된다. 이웃하는 추가 절연 트렌치의 간격은 예를 들어, 4㎛이다.
확산 영역(4)은 절연 트렌치(2)에 이웃하는 실리콘 섬(3)과 추가 절연 트렌치(2a)에 이웃하는 상호연결 세그먼트(3a)에 배치되며, 이 확산 영역은 예컨대, 1020cm-3의 경계농도 Cs로서 p-도핑된다. 이 결과로서, 상호연결(2a)에서 반대 벽에 배치된 확산 영역이 만나게 된다. 이 예로서 상호연결 세그먼트(3a)는 약 5.6Ω/□의 시트 저항을 갖는다.
중간 산화물층(5)을 실리콘 섬(3), 절연 트렌치(2,2a)의 표면 뿐만 아니라 단결정 실리콘층(13)에 배치된다. 예를 들어, 1㎛의 두께를 갖는 알루미늄의 상호연결(6a,6b)이 중간 산화물층에 배치된다.
제 1 비아홀(7a) 및 제 2 비아홀(7b)이 상호연결 세그먼트(3a)의 반대측의 중간 산화물층(5)에서 개방된다. 비아홀(7a,7b)은 각각 확산 영역(4)의 표면으로 연장되고 콘택 금속으로써 제공된다. 제 1 비아홀 및 제 2 비아홀(7a,7b) 뿐만 아니라 이곳에 배치된 콘택 금속은 상호연결(6b) 중 하나와 연결 상태에 있다. 상호연결(6b)은 상호연결(6a) 위로 교차되도록 인터럽트된다. 상호연결(6b)의 2 부분간의 전기적 접속은 상호연결 세그먼트(3a)에 의해 실현된다.
본 발명의 회로 구조를 제조하기 위하여 트렌치(20)는 적절한 마스킹 후에 이방성 에칭에 의해 SOI 기판의 단결정 실리콘층(13)에서 개방된다(제3도 참조). 트렌치(20) 패턴은 절연 트렌치의 배치 및 최종 회로 구조에서의 추가 절연 트렌치(2a)의 배치에 대응한다.
트렌치(20)의 벽에 정렬되는 점유층(40)은 표면-폭에 적용된다. 예를 들어, 점유층(40)은 도핑된 붕소 글라스 또는 불소가 도핑된 비정질 실리콘으로 형성된다. 확산 영역(4)은 약 1000℃에서 약 120분 동안 온도처리 단계에서의 실리콘 내으로의 드라이브-아웃에 의해 형성된다.
점유층(40)의 제거 후에, 트렌치(20)는 SiO2로 채워지고, 이에 의해 절연 트렌치(2)와 추가 절연 트렌치(2a)가 발생한다. 붕소 이온 주입은 상호 연결 세그먼트(3a)의 전도성을 개선하기 위해 계속 주입되며, 이에 의해 상호연결 세그먼트의 표면에서 도펀트 농도는 예를 들어, 1020cm-3로 상승된다.
이에 의해 상호연결 세그먼트(3a) 및 상호연결(6b)간의 콘택 저항이 개선된다.
계속해서, 중간 산화물층(5)은 예컨대, 2 내지 3㎛의 두께로 CVD 증착에 의해 생성된다. 제 1 비아홀(7a)과 제 2 비아홀(7b)은 표준 방법으로 중간산화물층(5)에서 개방되고 콘택 금속, 예를 들어, 알루미늄이나 AlSiCu로 채워진다. 끝으로, 상호연결(6a, 6b)이 형성된다.
상호연결(6b)은 이웃하는 구성 요소로 콘택을 포함할 수 있으며, 이로써 상호연결 세그먼트(3a)는 추가 배선 레벨로서의 역할을 한다.
제 1도는 상호연결 세그먼트 및 실리콘 섬을 갖는 집적 회로 구조의 도면.
제 2도는 제 1도의 II-II 선을 따른 단면도.
제 3도는 제조 공정 중에 본 회로 구조의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
5 : 중간 산화물 층 11 : 실리콘 웨이퍼
12 : 절연층 13 : 단결정 실리콘 층
Claims (10)
- 실리콘 웨이퍼(11), 상기 실리콘 웨이퍼(11) 상에 배치된 절연층(12) 및 상기 절연층(12) 상에 배치된 단결정 실리콘층(13)을 포함하는 SOI 기판,상기 단결정 실리콘층(13)의 표면으로부터 상기 절연층(12) 상으로 하향하여 개별적으로 연장되고, 상기 단결정 실리콘층(13) 내에서 절연 트렌치(2)에 의해 각각 완전히 둘러싸여져서 서로 절연되는 실리콘 섬들(3, 3a)을 형성하는 절연 트렌치(2),상기 둘러싸는 트렌치 벽을 따라 배치된 확산 영역(4)에 인접한 상기 실리콘 섬들 중 하나로 실현되는 적어도 1개 이상의 상호연결 세그먼트(3a)를 포함하는 것을 특징으로 하는 집적 회로 구조.
- 제 1항에 있어서,중간 산화물층(5)이 상기 단결정 실리콘층(13)의 표면에 배치되고,제 1 비아홀(7a)과 제 2 비아홀(7b)이 상기 중간 산화물층(5)에 제공되고, 이를 각각은 개별적으로 상기 상호연결 세그먼트(3a)와 만나고 제 1 콘택 및 제 2 콘택을 구비하며,상기 제 1 비아홀(7a)에 연결되는 제 1 전도성 구조(6b)와 상기 제 2 비아홀(7b)에 연결되는 제 2 전도성 구조(6b)가 상기 중간 산화물층(5)의 표면 상에 배치되는 것을 특징으로 하는 집적 회로 구조.
- 제 2항에 있어서,상기 제 1 전도성 구조(6b) 및 상기 제 2 전도성 구조(6b)는 각각 2개의 다른 실리콘 섬들(3)에 배치되는 구성 요소에의 콘택을 포함하는 것을 특징으로 하는 집적 회로 구조.
- 제 2항에 있어서,상기 제 1 전도성 구조(6b)와 상기 제 2 전도성 구조(6b)는 각각 상기 중간 산화물층(5)의 표면에 배치되고 상기 중간 산화물층(5)의 표면의 상호연결 세그먼트(3a) 영역에서 인터럽트되는 상호연결의 일부분인 것을 특징으로 하는 집적 회로 구조.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 상호연결 세그먼트(3a)에 제공되는 확산 영역의 도펀트 농도는 1018및 1021cm-3사이에 있는 것을 특징으로 하는 집적 회로 구조.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 단결정 실리콘층(13)의 표면으로부터 상기 절연층(12) 상으로 하향하여 각각 연장되고, 실리콘 섬을 서로 연결되는 실리콘 스트립으로 분할하는 추가 절연트렌치(2a)가 상호연결 세그먼트(3a)와 같은 형태로 상기 실리콘 섬에 배치되고,추가 확산 영역(4)이 상기 실리콘 섬에서 상기 추가 절연 트렌치(2a)의 벽을 따라 제공되는 것을 특징으로 하는 집적 회로 구조.
- 집적 회로 구조를 제조하는 방법에 있어서,트렌치(20)가 실리콘 웨이퍼(11), 상기 실리콘 웨이퍼(11) 상에 배치된 절연층(12), 상기 절연층(12) 상에 배치된 단결정 실리콘층(13)을 포함하는 SOI 기판에서 에칭되고, 상기 트렌치는 단결정층(13)의 표면으로부터 상기 절연층(12)의 표면 상으로 하향하여 연장되고 트렌치(20)에 의해 완전히 둘러싸여진 상기 단결정 실리콘층(13) 내의 실리콘 섬들(3)을 한정하며,상호연결 세그먼트(3a)가 상기 실리콘 섬들(3) 중 하나에 형성되는데, 여기서 이러한 실리콘 섬(3)을 둘러싸는 상기 트렌치(20)의 표면은 점유층(40)을 구비하고, 확산 영역(4)이 드라이브-아웃에 의해 이러한 실리콘 섬 내에 형성되며,상기 트렌치(20)는 절연 구조로 채워지는 것을 특징으로 하는 집적 회로 구조 제조 방법.
- 제 7항에 있어서,절연 구조로 상기 트렌치(20)를 채운 후에, 중간 산화물층(5)이 상기 단결정실리콘층(13)의 표면 상에 형성되고,상기 상호연결 세그먼트(3a) 상의 제 1 비아홀(7a)과 제 2 비아홀(7b)이 상기 중간 산화물층(5)에서 개방되고 제 1 콘택 및 제 2 콘택을 구비하며,상기 제 1 비아홀(7a)에 전기적으로 연결되는 제 1 전도성 구조(6a)와, 상기 제 2 비아홀(7b)에 전기적으로 연결되는 제 2 전도성 구조(6b)가 상기 중간 산화물층(5)의 표면에 형성되는 것을 특징으로 하는 집적 회로 구조 제조 방법.
- 제 7항 또는 제 8항에 있어서,드라이브-아웃에 의해 상기 확산 영역(4)을 형성한 후에, 단자 영역이 동일한 도전형으로 도핑하는 이온을 사용하는 이온 주입에 의해 상기 상호 연결 세그먼트의 표면에 형성되는 것을 특징으로 하는 집적 회로 구조 제조 방법.
- 제 7항 또는 제 8항에 있어서,상기 단결정 실리콘층(13)의 표면으로부터 상기 절연층(12) 상으로 하향하여 개별적으로 연장되고, 상기 실리콘 섬을 서로 연결된 실리콘 스트립으로 분할하는 추가 트렌치(20)가 상호연결 세그먼트(3a)와 같은 형태로 상기 실리콘 섬으로 형성되고,상기 추가 트렌치(20)의 표면이 또한 점유층을 구비하고 상기 추가 트렌치(20)의 벽을 따른 확산 영역이 드라이브 아웃에 의해 형성되며,상기 상호연결 세그먼트(3a)에 이웃하는 트렌치 간격은 반대 벽에 배치된 확산 영역(4)이 만나도록 설정되는 것을 특징으로 하는 집적 회로 구조 제조 방법.
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