JPH11330489A - 絶縁体上半導体集積回路のための埋め込みパタ―ン化導体プレ―ン - Google Patents

絶縁体上半導体集積回路のための埋め込みパタ―ン化導体プレ―ン

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JPH11330489A
JPH11330489A JP11077904A JP7790499A JPH11330489A JP H11330489 A JPH11330489 A JP H11330489A JP 11077904 A JP11077904 A JP 11077904A JP 7790499 A JP7790499 A JP 7790499A JP H11330489 A JPH11330489 A JP H11330489A
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insulating layer
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JP11077904A
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Todd Alan Christensen
トッド・アラン・クリステンセン
John Edward Ii Sheets
ジョン・エドワード・シーツ、２世
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International Business Machines Corp
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Abstract

(57)【要約】 【課題】 トランジスタ拡散からバルク基板内のプレー
ンへの低抵抗の熱経路を提供し、熱効果を低減する熱シ
ンクを提供することである。 【解決手段】 絶縁体上半導体集積回路が、個別の素子
機能のための電気導体としての埋め込みパターン化層
と、熱導体と、デカップリング・コンデンサとを有す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、絶縁体上半
導体（semiconductor-on-insulator）集積回路及び素子
に関する。特に、本発明は、個別素子機能、熱導体、及
びデカップリング・コンデンサのための導体として、埋
め込みパターン化層を使用する絶縁体上半導体素子に関
する。
【０００２】
【従来の技術】半導体処理は、より大きな計算能力を有
するより小さな素子の生産に向けて、推移してきた。電
子素子のサイズの小型化、及び所与の１単位面積内のト
ランジスタの密度の増加は、より大きなパワーを要求
し、また消費する。絶縁体上シリコン（ＳＯＩ：silico
n-on-insulator）処理などの、高度な半導体形成技術
は、高いトランジスタ密度及びパワー・デカップリング
要求のために、金属配線要求を増加させる。
【０００３】アレイなどの特定のアプリケーションで
は、そのアプリケーションを完全に可能にするために必
要とされる配線量により影響を受ける。半導体素子内の
配線は、特に複数の素子が密なパターンに構成される場
合、一般に複数のプレーンにより構成される。素子の所
与のプレーン内の金属配線は、他の電子機能のために使
用可能なそのプレーン内の面積を低減し、素子性能を厳
しく制限する。これらの問題は、優れた性能を有し、よ
り小さくより密にパックされた素子を形成する目的全体
を阻害する。
【０００４】ＳＯＩプロセス技術の典型例を示す以前の
刊行物には、Chatterjeeによる米国特許第４８８９８３
２号及び同第４９８２２６６号が含まれる。Chatterjee
は、能動回路の上下の金属層が相互接続される集積回路
構造を開示する。Chatterjeeは、シリコン表面上に形成
されたエッチ・ストップ層を使用することにより、こう
した集積回路構造を形成する改善された方法を提案す
る。
【０００５】Katoらによる米国特許第４９３９５６８号
は、導電ポストが素子表面間に延びるスタック化半導体
集積回路構造、及びそれを形成する方法を教示する。こ
れは大規模集積回路の形成を可能にすることを目的とす
る。
【０００６】Pfiesterによる米国特許第４９６６８６４
号は、導電ブリッジにより電極に接続されるドープ領域
を有するシリコン基板が形成される、半導体素子及びそ
の形成方法を開示する。この発明は、以前の形成技術に
おいて遭遇するピッティング（pitting）問題またはエ
ッチング問題を克服することを目的とする。
【０００７】McCarthyによる米国特許第５４８８０１２
号は、ＳＯＩウエハ、及びＳＯＩウエハ内に埋め込み領
域を形成する改善された方法を開示する。この特許は特
に、ガラス上シリコン基板において有用である。
【０００８】Iwamatsuによる米国特許第５２９４８２１
号は、降伏電圧の低減を含む、より一様な電気特性を提
供することを目的とするＳＯＩ技術を開示する。Iwamat
suは、素子の電気特性を安定化するために、基板内に拡
散される活性層を有する素子を提案する。
【０００９】Tysonらによる米国特許第５１４５８２０
号は、絶縁層上に配置されたトランジスタ本体とのロー
カル・オーム接触を提供する、埋め込み本体結合のセッ
トを含むＳＯＩ回路を開示する。これは衝突電離により
生成された正孔のためのパスを提供し、また基板とトラ
ンジスタ・ソース間のポテンシャル・シールドとして作
用することを目的とする。
【００１０】Kangらによる米国特許第５２８６６７０号
は、電気特性を有する埋め込み素子を有する半導体素子
を形成する方法を教示する。Kangは基板内で埋め込み電
気素子の複雑な系を使用し、基板をＳＯＩ領域となるべ
きシリコンに接着する。埋め込み素子の典型的な使用例
の１つは、メモリ・セル内のコンデンサとしてである。
しかしながら、実際上、Kangらは配線密度の問題を解決
すること無く、素子形成の複雑性を増長させる。
【００１１】従来のＳＯＩ技術は、ドレイン・キャパシ
タンスの大部分と、またある程度のゲート・キャパシタ
ンスを低減する。なぜなら、絶縁層がたくさんの使用可
能な自由キャリアを有さないからである。しかしなが
ら、動作上、キャリアはトランジスタを通じて流れ、抵
抗性過熱がゲートにおいて発生する。トランジスタ本体
が電気的に浮遊することが可能な場合、トランジスタ・
ヒステリシス及びしきい値シフトを含む、好ましくない
浮遊体効果が発生し得る。残りのキャリアにより素子に
掛けられる電気バイアスが、トランジスタ本体チャネル
の深さを狭くし、これが性能に影響を及ぼす。
【００１２】更に、従来の絶縁体上半導体構造では、デ
カップリング・キャパシタンスが大幅に低減される。こ
の構造は電源崩壊（power-supply collapse）と呼ばれ
る現象に遭遇し、論理１と論理０の間の電圧振れレベル
が低減し、例えば論理０がもはやグラウンド電圧ではな
くなる。
【００１３】
【発明が解決しようとする課題】絶縁体上半導体素子
は、所望の電気分離がＳＯＩ構造から獲得されるなら
ば、非常に好ましい。しかしながら、この構造は好まし
くない断熱を生成し、これが素子内で厄介なジュール熱
を発生する。本発明の代替実施例は、トランジスタ拡散
からバルク基板内のプレーンへの低抵抗の熱経路を提供
し、熱効果を低減する熱シンクを提供する。
【００１４】
【課題を解決するための手段】本発明の１態様によれ
ば、第１のドーパントがドープされた第１のボリューム
と、第２のドーパントがドープされた第２のボリューム
とを有する導電基板と、絶縁層と、不純物がドープさ
れ、第１の素子及び第２の素子を形成する活性層とを含
む、半導体回路が提供される。更に、半導体回路が、第
１の素子及び第１のボリュームを電気的に接続する第１
の導体と、第２の素子及び第２のボリュームを電気的に
接続する第２の導体とを含む。
【００１５】好適には、第１及び第２の素子が電界効果
トランジスタであるが、他のトランジスタ、インダク
タ、またはコンデンサなどの他の能動素子であってもよ
い。導体は好適にはタングステン・スタッドであり、ド
ープ・ボリュームに接近するか、物理的に接触する。本
発明は、基板が電気絶縁層により能動素子から分離され
る、任意の回路構造に適用可能である。絶縁体上半導体
回路構造は、第３族、第４族及び第５族、及びそれらの
混合物の任意の数の化学作用から形成される。
【００１６】従って、本発明の別の態様によれば、ｎ＋
タイプ・ドーパントがドープされた第１のボリューム
と、ｐ＋タイプ・ドーパントがドープされた第２のボリ
ュームとを有する導電シリコン基板と、二酸化ケイ素の
絶縁層と、不純物がドープされ、分離ボリュームを間に
有する第１及び第２のトランジスタを形成するシリコン
層とを有する、ＳＯＩ半導体素子を含む回路が提供され
る。第１の導電スタッドが、第１のトランジスタを第１
のボリュームに電気的に接続する。第２の導電スタッド
が、第２のトランジスタを第２のボリュームに電気的に
接続する。
【００１７】更に本発明の別の態様によれば、絶縁層に
より埋め込み層から分離された活性層と、パターニング
されたドープ・ボリュームの等電位網とを含む、集積半
導体回路が提供され、半導体回路が更に、コンタクト
と、コンタクトと等電位網を接続する電気導体とを含
む。
【００１８】本発明はまた、半導体素子を形成する方法
でもあり、最初に、第１の導電率の半導体基板内に、第
２の導電率の少なくとも１つの埋め込みボリュームを画
定するステップを含む。半導体基板は、半導体基板に隣
接する第１の絶縁層と、第１の絶縁層に隣接する活性半
導体層と、活性半導体層に隣接する第２の絶縁層とから
成る積層構造である。第２の絶縁層に隣接する第３の絶
縁層、及び第３の絶縁層上のマスクが除去される。フォ
トレジストが生成されて除去され、活性半導体層内の複
数の分離ボリュームが露出され、露出された分離ボリュ
ームが第１の絶縁層までエッチングされる。分離ボリュ
ームが第４の絶縁体により充填される。次に、拡散領域
を有する少なくとも１つの能動電子素子が、活性半導体
層内の分離ボリューム間に形成される。第１の誘電体が
半導体素子の表面に付着される。導電スタッドのための
少なくとも１つのスタッド開口が生成され、それにより
スタッドが第１の誘電体の表面から、活性半導体層の拡
散領域を通じて、更に半導体素子の全ての層を通じて、
基板または埋め込みボリュームに延びる。導電材料がス
タッド開口内に導入され、スタッドを形成する。電気コ
ンタクトがスタッド上にパターニングされる。
【００１９】第４の絶縁層が、スタッドの表面を含む半
導体素子の表面上に追加され得る。
【００２０】本発明により、埋め込み導電スタッドを用
い、全ての電気的に接地されるトランジスタ素子をバル
ク・シリコン基板に接続することにより、グラウンド配
線が排除される。導電スタッドは一般に、活性シリコン
層から絶縁層を通じて延び、下にある厚い低抵抗率のバ
ルク・シリコン基板に電気的に接触する。本発明は、ト
ランジスタなどの能動素子のスイッチング・スピードを
低下させる、過熱効果を低減するための熱コンダクタン
スを提供する。本発明はまた、異なるドーパントを有す
る、従って異なる電圧レベルを有する埋め込み層間の、
デカップリング・キャパシタンスを提供する。
【００２１】
【発明の実施の形態】本発明は、半導体処理に貢献す
る、任意の数の絶縁体上半導体素子タイプに適用可能で
ある。本発明の１つの好適な態様によれば、本発明は電
界効果トランジスタ（ＦＥＴ）の形成において、ＳＯＩ
処理技術と共に使用され得る。本発明は、活性半導体層
内で画定される、１つ以上の能動電子部品を有する任意
の数の素子に対して使用され得る。図１乃至図６に示さ
れるように、典型的な実施例は、シリコン上に形成され
る２つのトランジスタを示す。
【００２２】図１から開始し、予備ステップとして、好
適にはシリコンの半導体基板１２が使用される。例えば
第３族、第４族、及び第５族からの、既知の他の互換性
のある半導体が、基板及び本発明の様々な層として使用
され得る。一般に、形成プロセスが開始する前に、基板
１２がｎ＋タイプ・ドーパントまたはｐ＋タイプ・ドー
パントによりドープされる。一旦ドープが完了すると、
基板１２が好適には１平方単位当たり、約１０Ω以下
の、好適には１平方単位当たり約２Ω以下の抵抗を有
し、ウエハ抵抗率は約０．０１（Ω−ｃｍ）乃至約０．
１（Ω−ｃｍ）である。シリコン基板のイオン打ち込み
により基板をドープした後、結果のイオン濃度は一般
に、１立方ｃｍ当たり約１×１０16個乃至約３×１０21
個の原子を有し、好適には１立方ｃｍ当たり約５×１０
19個乃至約１×１０21個の原子を有する。
【００２３】しかしながら、通常、基板１２は、絶縁層
１４を有するシリコン・ウエハである。例えば、開始Ｓ
ＯＩブランクは、約０．１μｍ乃至約４μｍの、好適に
は約０．２μｍの厚さの活性シリコン層１６上に、約
０．２μｍ乃至約０．７μｍの、好適には約０．５μｍ
の厚さの絶縁層を有する。好適には、絶縁層は二酸化ケ
イ素（ＳｉＯ2）などのシリコン酸化物を含む。ＳｉＯ2
は、宣言された誘電体性能により特徴付けされる。Ｓｉ
Ｏ2の相対誘電率は、約３．９である。他の容認され得
る絶縁体には、窒化物、ポリマ、及び真性シリコンが含
まれる。基板１２の平衡は、約６２６μｍの厚さであ
る。
【００２４】打ち込みパターニングのために、更に基板
１２の準備において、約１００Å乃至約３００Åの厚さ
の追加の酸化物層１８が、活性シリコン層１６上に付着
される。次に一般に、約３００Å乃至約６００Åの厚さ
を有する最終的な窒化ケイ素層２０が、酸化物層１８上
に付着される。酸化物マスク２２が次に、窒化ケイ素層
２０上に形成され、パターニングされ得る。この時点
で、図２に示される打ち込みボリューム２４Ａ及び２４
Ｂを画定するために使用される、犠牲構造が完成する。
【００２５】ドープ・ボリューム２４Ａ及び２４Ｂを画
定するために、図２に示されるように、積層構造が基板
１２のドーパント・タイプと反対のドーパントにより、
一般に２００ＫｅＶ乃至８００ＫｅＶの、好適には約６
００ＫｅＶの高エネルギで打ち込まれる。打ち込みボリ
ューム２４Ａ及び２４Ｂを形成するために、より高いエ
ネルギが使用されるほど、ドーパントが基板１２上のマ
スク層内に保持されにくくなる。
【００２６】米国特許出願第７８２４６２号で述べられ
るように、基板１２は一般に導電性であり、グラウンド
・プレーン及びパワー・プレーンとして使用され得る。
本発明の状況では、電力源としての基板１２の使用は、
基板１２が外部電圧源からの一定電圧バイアスを提供す
ることを意味する。一般に基板は、ドナー・ドーパント
またはアクセプタ・ドーパントを使用することにより導
電性にされる。ドナー・ドーパントは電子を供与し、一
般に第５Ａ族内で見い出される。基板がｎ＋タイプの場
合、ドナー・ドーパントは好適には、例えばリン、アン
チモン、またはヒ素を含む。正孔を供与するアクセプタ
・ドーパントは、一般に第３Ａ族内の元素である。基板
がｐ＋タイプの場合には、アクセプタ・ドーパントが好
適にはホウ素、または基板１２内にイオン特性を生成可
能な任意の他の原子種を含む。次に、犠牲打ち込み構造
及びｐ＋タイプ・ドーパントを用いて、ドープ・ボリュ
ーム２４Ａ及び２４Ｂが形成される。一般に、ｐ＋タイ
プ・ドーパントは、１立方ｃｍ当たり１×１０19乃至１
×１０20の、好適には１×１０20の濃度、及び、ボリュ
ーム２４Ａ及び２４Ｂ内に、１平方単位当たり１０Ω乃
至２０Ωの抵抗を生じる。
【００２７】打ち込みボリューム２４Ａ及び２４Ｂが形
成された後、図３に示されるように、酸化物マスク２２
及び窒化ケイ素層２０が除去され、活性シリコン層１６
のパターニング、及び活性層１６内の活性素子の形成に
備える。
【００２８】図４に示される活性層１６内の各能動素子
２５Ａ、２５Ｂ間に分離ボリューム２６を形成するため
に、分離ボリューム２６となるボリューム上にフォトレ
ジストが生成され、除去される。分離ボリューム内の露
出された活性シリコンが、次にエッチングにより除去さ
れる。活性シリコンが、例えば高い選択性を提供する四
塩化炭素を用いて、二酸化ケイ素絶縁層１４までエッチ
ングされる。次に、材料の共形の付着を提供する化学蒸
着などのバルク処理方法により、二酸化ケイ素などの絶
縁材料を再充填することにより、開口が分離ボリューム
２６内に形成される。
【００２９】これがコンデンサ、ダイオード、インダク
タ、抵抗、及びトランジスタなどの能動素子２５Ａ、２
５Ｂが活性層１６内に形成されるポイントである。好適
な実施例では、素子２５Ａ、２５Ｂが電界効果トランジ
スタである。各トランジスタに対してゲート２８を形成
するために、分離ボリューム２６を形成するために使用
されたフォトリソグラフィック・マスクが除去され、二
酸化ケイ素１８などの酸化物が、分離ボリューム２６上
及び活性シリコン１６上に再形成される。酸化物を形成
する１方法は、９００℃乃至１１００℃において約２０
分間の流れ処理による。一般に、二酸化ケイ素の厚さ
は、約２０Å乃至約１００Åの範囲であり、典型的な厚
さは約４０Åである。トランジスタ・ゲート２８を完成
するために、ポリシリコン層が二酸化ケイ素１８上に、
約２０００Åの厚さで付着される。この付着は、約７０
０℃のシラン種ガスによる蒸着により完了され得る。ポ
ジティブ・フォトレジストが次に付着されて、パターニ
ングされ、ポリシリコン層からゲート導体２８を形成す
る。次に、打ち込みマスク（図示せず）が形成される。
打ち込みマスクは、ｎ＋タイプまたはｐ＋タイプのイオ
ンの打ち込みを可能にすることにより、トランジスタ内
にソース３０領域及びドレイン３２領域を形成する。
【００３０】トランジスタのソース３０及びドレイン３
２の形成において、一般にイオンが意図した領域内の、
活性シリコン１６と二酸化ケイ素絶縁層１４間の界面に
拡散される。或いは、形成されたソース及びドレインの
イオン拡散ボリュームが、活性シリコン層１６内に部分
的に浸透する。動作上、この部分拡散はトランジスタに
関連して、非常に限られた特性を提供する。イオンの拡
散領域３０、３２が、活性シリコン層１６を部分的に浸
透するとき、能動素子が図５及び図６に示される導電ス
タッド３４及び３５により、後に占有される領域内に広
がる。従って、好適な実施例では、導電スタッド３４、
３５が、図では２５Ａまたは２５Ｂで示されるトランジ
スタの、ソース３０またはドレイン３２のいずれかを、
好適にはソース３０を貫通する。この実施例では、導電
スタッドが更に、トランジスタ内で発生し得る抵抗性過
熱のための熱ドレインを提供する。導電スタッドはま
た、自由キャリアのためのドレインを提供することによ
り、トランジスタ浮遊体効果を低減する。
【００３１】一旦トランジスタ素子が形成されると、図
４及び図５に示されるように、平坦化された誘電体３６
が、素子２５Ａ及び２５Ｂの表面上に付着される。誘電
体３６は、素子を安定化する、すなわち素子を電気的に
分離し、後の処理のために素子を安定化する作用をす
る。次に、素子がマスクされ、図５に示される導電スタ
ッド３４、３５のための開口が形成される。スタッド３
４、３５は、基板１２と、活性シリコン層１６内に形成
される素子２５Ａ、２５Ｂとの間の接続として作用す
る。一般に、図６に示されるスタッド３４、３５、３９
及び４０は、タングステン、アルミニウム、銅、または
導電性ドープ・シリコンなどの、任意の数の導電材料を
含み得る。スタッドの開口は、選択エッチャントまたは
非選択エッチャントのシーケンスを用い、アルゴン・ガ
ス内で高圧スパッタ・エッチングにより形成され得る。
好適には、使用されるエッチャントは非選択的であり、
異方性である。導電スタッド３４、３５のための開口
は、基板１２または打ち込みボリューム２４Ａ、２４Ｂ
と、能動素子２５Ａ、２５Ｂとの間の電気接続を提供す
るために必要なレベルまで基板１２内に延びる。これは
通常、約１μｍである。スタッド３４は、トランジスタ
２５Ａのソース３０を、基板１２を通じてＶddに接続す
る。スタッド３５は、トランジスタ２５Ｂのソース３０
を、図５及び図６の領域２４Ｂ内のグラウンドに接続す
る。誘電体３６の追加の層が、次に素子上に付着され得
る。
【００３２】一旦導電スタッド３４のための開口が形成
されると、開口が周囲の酸化物への粘着を促す材料、例
えばチタンまたは窒化チタンにより被覆される。この材
料は開口の壁に粘着する。次に、タングステンなどの導
電材料が、化学蒸着またはスパッタリングにより開口内
に導入され、開口内に共形に配置される。酸化物層５０
が、スタッド３４及び３５を含む素子の表面上に形成さ
れる。次に金属被覆が形成され、パターニングされ、ソ
ース３７コンタクト及びグラウンド３８コンタクトを提
供する（図６）。
【００３３】本発明の別の実施例では、導電スタッド３
４及び３５がトランジスタ２５Ａ及び２５Ｂと接触し、
熱エネルギ及びキャリアのために、基板への熱伝導及び
パワー・プレーンへの放電パスを提供する。
【００３４】本発明の方法は、個別の機能が電気的に互
いに分離され、またパワー信号及びグラウンド信号から
分離されるように、基板１２をパターニングする。選択
的埋め込み打ち込み領域２４Ａ及び２４Ｂが、チップ内
の地理的に分散された領域内で、またはチップ上の表面
に渡って全体的に要求される、例えば電圧スイッチング
網などの信号を配布し得る。網は、スイッチング及び電
圧が共通である回路内の他の電気的フィーチャと、電気
的に共通のポイントとして定義される。埋め込まれ得る
配布信号の例には、省力化及び他のアプリケーションの
ための機能ユニット・パワーダウン信号、機能始動が許
可されることを示すパワー良好信号、リセット機能、キ
ャッシュ無効信号、割込みなどが含まれる。実際、従来
金属配線により配布され、ＤＣ信号または擬似ＤＣ信号
を有するあらゆる機能が、本発明を利用することがで
き、埋め込み半導体層内に移動され得る。クロック・グ
リッドまたはツリーもまた、基板１２内にパターニング
され、グリッドを表面に相互接続する金属スタッド３４
及び３５により、ＦＥＴ素子の同期を保つために使用さ
れ得る。しかしながら、この後者のアプリケーション
は、過度な不必要なキャパシタンスにより実際的でな
い。これらの信号パスは、本発明の選択的打ち込みによ
り、埋め込みプレーン内のパワー配布またはグラウンド
配布から、選択的に画定または分離される。好適な実施
例では、パワー・プレーンは信号網の下で連続的である
が、グラウンド・プレーンは信号網"配線"により選択的
に置換される。
【００３５】従来、ＳＯＩの重大な制限は、スイッチさ
れるトランジスタ内で生成される熱が、トランジスタの
全ての側面に配置される電気的な絶縁膜の断熱特性のた
めに、十分に除去されないことであった。従来のトラン
ジスタが頻繁にスイッチするとき、より多くのジュール
熱が生成され、結果的に、トランジスタの応答時間が多
大に減少し、このことが回路の性能に影響を及ぼす。し
かしながら、状況はしばしば、２つ以上のトランジスタ
がそれらの応答時間に関して一致することを要求する。
例えばデータが論理０より多くの論理１を含み得るため
に、１つ以上のトランジスタが実際上より高いスイッチ
ング周波数を有することになり、それによりたくさんの
熱を生成し、応答が遅くなる。従って、本発明は高速な
トランジスタ・スイッチングの熱効果を軽減する。本発
明はまた、図７に示される熱経路を提供することによ
り、抵抗及び自己発熱コンデンサなどの能動素子の熱効
果を軽減する。埋め込み型電気伝導スタッド及び熱伝導
スタッドの組み込みが、バルク半導体材料と類似に、放
熱を向上させる。実際、本発明は特に、熱伝導能力に対
して実現され得る。
【００３６】更に、半導体は絶えずより高い動作周波数
で動作されるので、パワー配布及びグラウンド配布に関
連付けられる配線量が、益々増加する。通常、高周波動
作に関連付けられる重大な一時的な電流スパイクは、電
源電圧崩壊を最小化するために、チップまたはパッケー
ジに対して、通常数十ナノファラドの、かなり大きな量
のキャパシタンスを要求する。本発明は、好適な１実施
例では、１平方ｍｍのチップ面積当たり、数ナノファラ
ドのキャパシタンスを追加する。図８では、本発明によ
るデカップリング・キャパシタンス６０が幾つか示さ
れ、これらは実際に、ボリューム２４Ａ及び２４Ｂと基
板１２のボリュームとの境界に沿って広がる。キャパシ
タンスの品質は、ボリューム２４Ａ及び２４Ｂと基板ボ
リューム１２との間の接合の断裂、及び各層内のアクセ
プタ・キャリアまたはドナー・キャリアの濃度の差の大
きさにより定義される。濃度の差が大きいほど、キャパ
シタンスは良好となる。本発明により提供されるデカッ
プリング・キャパシタンスは、電圧レベルを適切なレベ
ルに維持し、それらが"混合される"ことを防止する。従
って、例えば論理０の電圧が、本発明が無いときよりも
グラウンドに近く維持される。同様に、論理１の電圧レ
ベルが、Ｖddにより近く維持される。埋め込みパターン
化層が、高価でたくさんの面積を要求するゲート酸化物
を追加すること無しに、また外部の追加のキャパシタン
ス無しに、グラウンドとパワーＶddの電圧電源レール間
に、十分過ぎるデカップリング・キャパシタンスを提供
する。
【００３７】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３８】（１）ａ）第１のドーパントがドープされ
た第１のボリュームと、第２のドーパントがドープされ
た第２のボリュームとを有する導電基板と、 ｂ）絶縁層と、 ｃ）不純物がドープされ、第１の素子及び第２の素子を
形成する活性層と、 ｄ）前記第１の素子及び前記第１のボリュームを電気的
に接続する第１の導体と、 ｅ）前記第２の素子及び前記第２のボリュームを電気的
に接続する第２の導体とを含む、半導体回路。 （２）前記第１の素子が第１のトランジスタであり、前
記第１の導体が前記第１のトランジスタに電気的に接触
する第１のスタッドである、前記（１）記載の回路。 （３）前記第２の素子が第２のトランジスタであり、前
記第２の導体が前記第２のトランジスタに電気的に接触
する第２のスタッドである、前記（１）記載の回路。 （４）前記第１のボリュームが第１の電圧レベルであ
り、前記第２のボリュームが第２の電圧レベルである、
前記（１）記載の回路。 （５）前記第１の電圧レベルがＶddであり、前記第２の
電圧レベルがグラウンドである、前記（４）記載の回
路。 （６）前記基板がドープ・シリコンを含む、前記（１）
記載の回路。 （７）前記絶縁層がシリコンの酸化物を含む、前記
（１）記載の回路。 （８）前記活性層がシリコンを含む、前記（１）記載の
回路。 （９）前記活性層が第３族、第４族、第５族、及びそれ
らの混合物の半導体材料を含む、前記（１）記載の回
路。 （１０）前記第１及び第２の素子上に形成される誘電層
を含む、前記（１）記載の回路。 （１１）前記誘電層が前記第１及び第２の導体の一部を
露出させる、前記（１０）記載の回路。 （１２）前記活性層内の前記ドーパントが前記絶縁層に
接触しない、前記（１）記載の回路。 （１３）前記第１のボリュームがｎ＋タイプ・ドーパン
トによりドープされ、前記第１の素子がｐ＋拡散を含む
第１のトランジスタであり、前記第１の導体が、前記第
１のボリューム及び前記第１のトランジスタの前記ｐ＋
拡散を電気的に接続する、前記（１）記載の回路。 （１４）前記第２のボリュームがｐ＋タイプ・ドーパン
トによりドープされ、前記第２の素子がｎ＋拡散を含む
第２のトランジスタであり、前記第２の導体が、前記第
２のボリューム及び前記第２のトランジスタの前記ｎ＋
拡散を電気的に接続する、前記（１）記載の回路。 （１５）ａ）第１の電圧レベルのｎ＋タイプ・ドーパン
トがドープされた第１のボリュームと、第２の電圧レベ
ルのｐ＋タイプ・ドーパントがドープされた第２のボリ
ュームとを有する導電シリコン基板と、 ｂ）二酸化ケイ素の絶縁層と、 ｃ）不純物がドープされ、第１のトランジスタ及び第２
のトランジスタを形成するシリコン層と、 ｄ）前記第１のトランジスタと前記第２のトランジスタ
間の分離ボリュームと、 ｅ）前記第１のトランジスタを前記第１のボリュームに
電気的に接続する第１の導電スタッドと、 ｆ）前記第２のトランジスタを前記第２のボリュームに
電気的に接続する第２の導電スタッドとを含む、絶縁体
上シリコン半導体回路。 （１６）前記第１の導電スタッド及び前記第２の導電ス
タッドが、タングステン、銅、アルミニウム、及びドー
プ・シリコンを含むグループから選択される材料から成
る、前記（１５）記載の回路。 （１７）前記第１及び第２のトランジスタ上に誘電層を
含む、前記（１５）記載の回路。 （１８）前記誘電層が前記第１及び第２の導電スタッド
の一部を露出させる、前記（１７）記載の回路。 （１９）前記シリコン層内の前記不純物が前記絶縁層に
接触しない、前記（１５）記載の回路。 （２０）絶縁層により埋め込み層から分離された活性層
を含む集積半導体回路であって、前記埋め込み層がパタ
ーニングされたドープ・ボリュームの等電位網を含むも
のにおいて、コンタクトと、前記コンタクト及び前記等
電位網を接続する電気導体とを含む、集積半導体回路。 （２１）前記電気導体が電気的及び熱的に伝導性のスタ
ッドを含む、前記（２０）記載の回路。 （２２）前記等電位網が電気信号を配布する、前記（２
０）記載の回路。 （２３）前記基板がドープ・シリコンを含む、前記（２
０）記載の回路。 （２４）前記絶縁層がシリコンの酸化物を含む、前記
（２０）記載の回路。 （２５）前記活性層がシリコンを含む、前記（２０）記
載の回路。 （２６）前記活性層が第５族及びそれらの混合物から選
択された材料を含む、前記（２０）記載の回路。 （２７）前記スタッドが、タングステン、銅、アルミニ
ウム、及びドープ・シリコンを含むグループから選択さ
れる材料から成る、前記（２０）記載の回路。 （２８）半導体素子を形成する方法であって、 ａ）第１の導電率の半導体基板内に、第２の導電率の少
なくとも１つの埋め込みボリュームを画定するステップ
であって、前記半導体基板が、当該半導体基板に隣接す
る第１の絶縁層と、前記第１の絶縁層に隣接する活性半
導体層と、前記活性半導体層に隣接する第２の絶縁層
と、前記第２の絶縁層に隣接する第３の絶縁層と、前記
第３の絶縁層上のマスクとを有する、画定するステップ
と、 ｂ）前記第３の絶縁層及び前記マスクを除去するステッ
プと、 ｃ）フォトレジストを生成して除去し、前記活性半導体
層内の複数の分離ボリュームを露出するステップと、 ｄ）露出された前記分離ボリュームを前記第１の絶縁層
までエッチングするステップと、 ｅ）前記分離ボリュームを第４の絶縁体により充填する
ステップと、 ｆ）前記活性半導体層内の前記分離ボリューム間に、拡
散領域を有する少なくとも１つの能動素子を形成するス
テップと、 ｇ）第１の誘電体を前記半導体素子の表面に付着するス
テップと、 ｈ）前記第１の誘電体の表面から、前記活性半導体層の
前記拡散領域を通じて、更に前記半導体素子の全ての層
を通じて、前記基板またはステップａ）の前記埋め込み
ボリュームに延びる導電スタッドのための、少なくとも
１つのスタッド開口を生成するステップと、 ｉ）導電材料を前記スタッド開口内に導入し、前記スタ
ッドを形成するステップと、 ｊ）電気コンタクトを前記スタッド上にパターニングす
るステップとを含む、方法。 （２９）ｋ）第４の絶縁層を、前記スタッドの表面を含
む前記半導体素子の表面上に追加するステップを含む、
前記（２８）記載の方法。 （３０）少なくとも１つの埋め込みボリュームを画定す
るステップａ）が、 ａ１）前記第２の導電率のイオンを、約２００ＫｅＶ乃
至約８００ＫｅＶのエネルギで打ち込むステップを含
む、前記（２８）記載の方法。 （３１）前記半導体基板が第３Ａ族、第４Ａ族、第５Ａ
族、またはそれらの組み合わせの化合物であり、前記第
２の導電率の前記イオンがホウ素である、前記（２８）
記載の方法。 （３２）前記第１及び第２の絶縁層が二酸化ケイ素であ
り、前記活性半導体層がシリコンであり、前記第３の絶
縁層が窒化ケイ素であり、前記マスクが酸化物マスクで
ある、前記（３１）記載の方法。 （３３）前記分離ボリュームを第４の絶縁体により充填
するステップｅ）が、二酸化ケイ素の化学蒸着により、
共形付着を提供するステップを含む、前記（２８）記載
の方法。 （３４）前記スタッド開口を生成するステップｈ）が、 ｈ１）前記スタッドが位置指定される場所以外で、前記
半導体素子をマスクするステップと、 ｈ２）アルゴン・ガス内で高圧の下で、非選択異方性エ
ッチャントをスパッタリングするステップとを含む、前
記（２８）記載の方法。 （３５）導電材料を前記スタッド開口内に導入するステ
ップｉ）が、 ｉ１）前記開口をチタン化合物により被覆し、粘着を推
進するステップと、 ｉ２）スパッタリングの化学蒸着により、タングステン
を前記スタッド開口内に共形に導入するステップとを含
む、前記（３４）記載の方法。
【図面の簡単な説明】
【図１】本発明の１実施例に従う絶縁体上シリコン素子
を形成するためのステージの断面図であり、積層構造の
半導体基板１２が提供されるステージを示す図である。
【図２】図１のステージに続き、ドーパントを打ち込
み、打ち込みボリューム２４Ａ、２４Ｂを形成するステ
ージを示す図である。
【図３】図２のステージに続き、酸化物マスク２２及び
窒化ケイ素層２０を除去するステージを示す図である。
【図４】図３のステージに続き、活性シリコン層１６内
の能動素子（図では電界効果トランジスタ）２５Ａ、２
５Ｂ間に分離領域２６を形成し、次にゲート２８を形成
し、イオン打ち込みによりソース３０及びドレイン３２
を形成し、次に誘電体３６を付着するステージを示す図
である。
【図５】図４のステージに続き、基板１２と、活性シリ
コン層１６内に形成される素子２５Ａ、２５Ｂとを接続
する、導電スタッド３４、３５のための開口を生成する
ステージを示す図である。
【図６】図５のステージに続き、スタッドのための開口
が導電材料により充填され、導電スタッドが形成され、
次に酸化物層５０、金属被覆の順で付着され、金属被覆
がパターニングされて、コンタクト３７、３８が形成さ
れるステージを示す図である。
【図７】本発明が熱エネルギを放散する様子を示す図で
ある。
【図８】本発明のデカップリング・キャパシタンスを示
す図である。
【符号の説明】
１２ 基板 １４ 絶縁層 １６ 活性シリコン層 １８、５０ 酸化物層 ２０ 窒化ケイ素層 ２２ 酸化物マスク ２４Ａ、２４Ｂ ドーパント打ち込みボリューム ２５Ａ、２５Ｂ 能動素子 ２６ 分離ボリューム ２８ ゲート導体 ３０ ソース領域 ３２ ドレイン領域 ３４、３５、３９、４０ 導電スタッド ３６ 誘電体 ３７ ソース ３８ グラウンド ６０ デカップリング・キャパシタンス
フロントページの続き (72)発明者 ジョン・エドワード・シーツ、２世 アメリカ合衆国55992、ミネソタ州ズンブ ロータ、ワンハンドレッドシックスティー ス・アベニュー 46505

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】ａ）第１のドーパントがドープされた第１
    のボリュームと、第２のドーパントがドープされた第２
    のボリュームとを有する導電基板と、 ｂ）絶縁層と、 ｃ）不純物がドープされ、第１の素子及び第２の素子を
    形成する活性層と、 ｄ）前記第１の素子及び前記第１のボリュームを電気的
    に接続する第１の導体と、 ｅ）前記第２の素子及び前記第２のボリュームを電気的
    に接続する第２の導体とを含む、半導体回路。
  2. 【請求項２】前記第１の素子が第１のトランジスタであ
    り、前記第１の導体が前記第１のトランジスタに電気的
    に接触する第１のスタッドである、請求項１記載の回
    路。
  3. 【請求項３】前記第２の素子が第２のトランジスタであ
    り、前記第２の導体が前記第２のトランジスタに電気的
    に接触する第２のスタッドである、請求項１記載の回
    路。
  4. 【請求項４】前記第１のボリュームが第１の電圧レベル
    であり、前記第２のボリュームが第２の電圧レベルであ
    る、請求項１記載の回路。
  5. 【請求項５】前記第１の電圧レベルがＶddであり、前記
    第２の電圧レベルがグラウンドである、請求項４記載の
    回路。
  6. 【請求項６】前記基板がドープ・シリコンを含む、請求
    項１記載の回路。
  7. 【請求項７】前記絶縁層がシリコンの酸化物を含む、請
    求項１記載の回路。
  8. 【請求項８】前記活性層がシリコンを含む、請求項１記
    載の回路。
  9. 【請求項９】前記活性層が第３族、第４族、第５族、及
    びそれらの混合物の半導体材料を含む、請求項１記載の
    回路。
  10. 【請求項１０】前記第１及び第２の素子上に形成される
    誘電層を含む、請求項１記載の回路。
  11. 【請求項１１】前記誘電層が前記第１及び第２の導体の
    一部を露出させる、請求項１０記載の回路。
  12. 【請求項１２】前記活性層内の前記ドーパントが前記絶
    縁層に接触しない、請求項１記載の回路。
  13. 【請求項１３】前記第１のボリュームがｎ＋タイプ・ド
    ーパントによりドープされ、前記第１の素子がｐ＋拡散
    を含む第１のトランジスタであり、前記第１の導体が、
    前記第１のボリューム及び前記第１のトランジスタの前
    記ｐ＋拡散を電気的に接続する、請求項１記載の回路。
  14. 【請求項１４】前記第２のボリュームがｐ＋タイプ・ド
    ーパントによりドープされ、前記第２の素子がｎ＋拡散
    を含む第２のトランジスタであり、前記第２の導体が、
    前記第２のボリューム及び前記第２のトランジスタの前
    記ｎ＋拡散を電気的に接続する、請求項１記載の回路。
  15. 【請求項１５】ａ）第１の電圧レベルのｎ＋タイプ・ド
    ーパントがドープされた第１のボリュームと、第２の電
    圧レベルのｐ＋タイプ・ドーパントがドープされた第２
    のボリュームとを有する導電シリコン基板と、 ｂ）二酸化ケイ素の絶縁層と、 ｃ）不純物がドープされ、第１のトランジスタ及び第２
    のトランジスタを形成するシリコン層と、 ｄ）前記第１のトランジスタと前記第２のトランジスタ
    間の分離ボリュームと、 ｅ）前記第１のトランジスタを前記第１のボリュームに
    電気的に接続する第１の導電スタッドと、 ｆ）前記第２のトランジスタを前記第２のボリュームに
    電気的に接続する第２の導電スタッドとを含む、絶縁体
    上シリコン半導体回路。
  16. 【請求項１６】前記第１の導電スタッド及び前記第２の
    導電スタッドが、タングステン、銅、アルミニウム、及
    びドープ・シリコンを含むグループから選択される材料
    から成る、請求項１５記載の回路。
  17. 【請求項１７】前記第１及び第２のトランジスタ上に誘
    電層を含む、請求項１５記載の回路。
  18. 【請求項１８】前記誘電層が前記第１及び第２の導電ス
    タッドの一部を露出させる、請求項１７記載の回路。
  19. 【請求項１９】前記シリコン層内の前記不純物が前記絶
    縁層に接触しない、請求項１５記載の回路。
  20. 【請求項２０】絶縁層により埋め込み層から分離された
    活性層を含む集積半導体回路であって、前記埋め込み層
    がパターニングされたドープ・ボリュームの等電位網を
    含むものにおいて、 コンタクトと、 前記コンタクト及び前記等電位網を接続する電気導体と
    を含む、集積半導体回路。
  21. 【請求項２１】前記電気導体が電気的及び熱的に伝導性
    のスタッドを含む、請求項２０記載の回路。
  22. 【請求項２２】前記等電位網が電気信号を配布する、請
    求項２０記載の回路。
  23. 【請求項２３】前記基板がドープ・シリコンを含む、請
    求項２０記載の回路。
  24. 【請求項２４】前記絶縁層がシリコンの酸化物を含む、
    請求項２０記載の回路。
  25. 【請求項２５】前記活性層がシリコンを含む、請求項２
    ０記載の回路。
  26. 【請求項２６】前記活性層が第５族及びそれらの混合物
    から選択された材料を含む、請求項２０記載の回路。
  27. 【請求項２７】前記スタッドが、タングステン、銅、ア
    ルミニウム、及びドープ・シリコンを含むグループから
    選択される材料から成る、請求項２０記載の回路。
  28. 【請求項２８】半導体素子を形成する方法であって、 ａ）第１の導電率の半導体基板内に、第２の導電率の少
    なくとも１つの埋め込みボリュームを画定するステップ
    であって、前記半導体基板が、当該半導体基板に隣接す
    る第１の絶縁層と、前記第１の絶縁層に隣接する活性半
    導体層と、前記活性半導体層に隣接する第２の絶縁層
    と、前記第２の絶縁層に隣接する第３の絶縁層と、前記
    第３の絶縁層上のマスクとを有する、画定するステップ
    と、 ｂ）前記第３の絶縁層及び前記マスクを除去するステッ
    プと、 ｃ）フォトレジストを生成して除去し、前記活性半導体
    層内の複数の分離ボリュームを露出するステップと、 ｄ）露出された前記分離ボリュームを前記第１の絶縁層
    までエッチングするステップと、 ｅ）前記分離ボリュームを第４の絶縁体により充填する
    ステップと、 ｆ）前記活性半導体層内の前記分離ボリューム間に、拡
    散領域を有する少なくとも１つの能動素子を形成するス
    テップと、 ｇ）第１の誘電体を前記半導体素子の表面に付着するス
    テップと、 ｈ）前記第１の誘電体の表面から、前記活性半導体層の
    前記拡散領域を通じて、更に前記半導体素子の全ての層
    を通じて、前記基板またはステップａ）の前記埋め込み
    ボリュームに延びる導電スタッドのための、少なくとも
    １つのスタッド開口を生成するステップと、 ｉ）導電材料を前記スタッド開口内に導入し、前記スタ
    ッドを形成するステップと、 ｊ）電気コンタクトを前記スタッド上にパターニングす
    るステップとを含む、方法。
  29. 【請求項２９】ｋ）第４の絶縁層を、前記スタッドの表
    面を含む前記半導体素子の表面上に追加するステップを
    含む、請求項２８記載の方法。
  30. 【請求項３０】少なくとも１つの埋め込みボリュームを
    画定するステップａ）が、 ａ１）前記第２の導電率のイオンを、約２００ＫｅＶ乃
    至約８００ＫｅＶのエネルギで打ち込むステップを含
    む、請求項２８記載の方法。
  31. 【請求項３１】前記半導体基板が第３Ａ族、第４Ａ族、
    第５Ａ族、またはそれらの組み合わせの化合物であり、
    前記第２の導電率の前記イオンがホウ素である、請求項
    ２８記載の方法。
  32. 【請求項３２】前記第１及び第２の絶縁層が二酸化ケイ
    素であり、前記活性半導体層がシリコンであり、前記第
    ３の絶縁層が窒化ケイ素であり、前記マスクが酸化物マ
    スクである、請求項３１記載の方法。
  33. 【請求項３３】前記分離ボリュームを第４の絶縁体によ
    り充填するステップｅ）が、二酸化ケイ素の化学蒸着に
    より、共形付着を提供するステップを含む、請求項２８
    記載の方法。
  34. 【請求項３４】前記スタッド開口を生成するステップ
    ｈ）が、 ｈ１）前記スタッドが位置指定される場所以外で、前記
    半導体素子をマスクするステップと、 ｈ２）アルゴン・ガス内で高圧の下で、非選択異方性エ
    ッチャントをスパッタリングするステップとを含む、請
    求項２８記載の方法。
  35. 【請求項３５】導電材料を前記スタッド開口内に導入す
    るステップｉ）が、 ｉ１）前記開口をチタン化合物により被覆し、粘着を推
    進するステップと、 ｉ２）スパッタリングの化学蒸着により、タングステン
    を前記スタッド開口内に共形に導入するステップとを含
    む、請求項３４記載の方法。
JP11077904A 1998-03-27 1999-03-23 絶縁体上半導体集積回路のための埋め込みパタ―ン化導体プレ―ン Pending JPH11330489A (ja)

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