KR19990077435A - 에스오아이집적회로및그제조방법 - Google Patents

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Abstract

본 발명은 별개의 디바이스(device) 기능, 열 전도체, 및/또는 디커플링(decoupling) 캐패시터용의 전기적 전도체로서 패터닝된 매립층을 구비하는 SOI(semiconductor-on-insulator) 집적 회로에 관한 것이다.

Description

에스오아이 집적 회로 및 그 제조 방법{BURIED PATTERNED CONDUCTOR PLANES FOR SEMICONDUCTOR-ON-INSULATOR INTEGRATED CIRCUIT}
본 발명은 전반적으로 SOI(semiconductor-on-insulator) 집적 회로 및 디바이스(devices)에 관한 것이다. 보다 상세하게는, 별개의 디바이스 기능, 열 전도체, 및/또는 디커플링(decoupling) 캐패시터용의 전기적 전도체로서 패터닝된 매립층을 사용하는 SOI 디바이스에 관한 것이다.
반도체 공정은 더 향상된 컴퓨팅 성능(computing capability)을 갖는 더 소형의 디바이스를 제조하기 위한 방향으로 발전되었다. 주어진 단위 면적에서 전자 디바이스의 사이즈가 감소하고 트랜지스터의 밀도가 증대됨에 따라, 필요한 전력과 소실된(dissipated) 전력이 증대된다. 트랜지스터의 집적 밀도 및 전력 디커플링 요건이 늘기 때문에, SOI 공정과 같이 개선된 반도체 제조 기법들은 금속 배선 요건을 늘리고 있다.
어레이와 같은 특정한 응용(application)들은 이들을 완전하게 인에블(enable)시키는데 필요한 배선량에 의해 영향을 받는다. 특히 다수의 디바이스가 조밀한 패턴(pattern) 내에 구성될 경우, 반도체 디바이스에서의 배선은 통상적으로 다수의 면내에 구성된다. 디바이스의 주어진 평면 내의 금속 배선은 그 평면 내에서 다른 전자 기능에 사용할 수 있는 영역을 감소시켜, 디바이스 성능을 심각하게 제한한다. 이들 문제점은 우수한 성능을 갖는 보다 작고 보다 조밀하게 패킹된 디바이스를 제조하려는 전체 목적을 위협한다.
전형적인 SOI 공정 기법이 채터지(Chatterjee)의 미국 특허 제 4,889,832 호 및 제 4,982,266 호에 개시된다. 채터지는 능동 회로의 상부 금속층과 하부 금속층이 상호 접속된 집적 회로 구조를 개시하고 있다. 채터지는 실리콘 표면 상에 형성된 에칭 스톱층(etch stop layer)을 사용하여 집적 회로 구조를 형성하는 개선된 방법을 제안하고 있다.
가토 등(kato et al.)의 미국 특허 제 4,939,568 호에는 전도성 기둥(post)이 디바이스 표면들 사이로 확장하는 적층된(stacked) 반도체 집적 회로 구조 및 이의 형성 방법을 교시(teaches)하고 있다. 이 발명은 대규모 집적 회로 제조를 가능하게 하는 것을 목적으로 한다.
피에스터(Pfiester)의 미국 특허 제 4,966,864 호에는 전도성 브릿지(bridge)에 의해 전극에 접속되는 도핑된 영역을 실리콘 기판 내에 형성하는 반도체 디바이스 및 방법을 개시하고 있다. 이 발명은 종래의 제조 기법에서 직면한 공식(孔食)(pitting) 또는 에칭 문제점들을 극복하는 것을 목적으로 한다.
맥카시(McCarthy)의 미국 특허 제 5,488,012 호에는 SOI 웨이퍼와 그 웨이퍼 내에 매립 영역을 형성하기 위한 개선된 방법을 개시하고 있다. 이 발명은 SOI 기판에서 특히 유용하다.
이와마츠(Iwamatsu)의 미국 특허 제 5,294,821 호에는 항복 전압의 감소를 포함하는 더 균일한 전기적 특성을 제공하려고 하는 SOI 기법을 개시하고 있다. 이와마츠는 디바이스의 전기적 특성을 안정화시키기 위해 기판 안으로 확산된 활성층을 구비하는 디바이스를 제안하고 있다.
타이슨 등(Tyson et al.)의 미국 특허 제 5,145,802 호에는 절연층 상에 배치된 트랜지스터 몸체에 대하여 국부적인 오옴 컨택트(local ohmic contact)를 제공하는 한 세트의 매립된 몸체 결속부(tie)를 포함하는 SOI 회로를 개시하고 있다. 이 SOI 회로는 충격 이온화에 의해 발생된 정공에 대한 경로를 제공하고, 기판과 트랜지스터 소스(source) 사이에서 전위 차폐로서 작용하는 것을 목적으로 한다.
캉 등(Kang et al.)의 미국 특허 제 5,286,670 호에는 전기적 특성을 갖는 매립 요소를 구비하는 반도체 디바이스 제조 방법을 개시하고 있다. 캉은 기판을 실리콘에 부착시켜 SOI 영역을 형성하는, 기판 내에 매립된 전기적 요소의 복잡한 시스템(system)을 사용하고 있다. 매립된 요소의 하나의 전형적인 용도는 메모리 셀 내의 캐패시터이다. 그러나, 실제로 칸 등은 배선 밀도의 문제점을 해결하지 못한채 디바이스 제조의 복잡성을 증가시키고 있다.
절연층은 사용할 수 있는 자유 캐리어(carriers)를 많이 갖지 않기 때문에, 통상적인 SOI 기법은 드레인 캐패시턴스를 상당 부분 감소시키고 이보다 작은 정도로 게이트 캐패시턴스를 감소시킨다. 그러나, 동작에 있어서, 캐리어가 트랜지스터를 통해 흐르고 저항성 발열(resistive heating)이 게이트 내에서 발생한다. 트랜지스터 몸체가 전기적으로 유동(float)하게 된다면, 트랜지스터 히스테리시스(hysteresis)와 문턱값 변동을 포함하는 바람직하지 않은 유동 몸체 효과(floating body effects)가 발생할 수도 있다. 잔여 캐리어에 의해 디바이스 상에 배치된 전기적 바이어스(bias)는 성능에 영향을 미치는 트랜지스터 몸체 채널의 깊이를 좁힌다.
더욱이, 통상적인 SOI 구조에서 디커플링 캐패시턴스가 상당히 감소된다. 이 구조는 전원 붕괴(collapse)라 지칭되는 현상을 겪게됨으로써, 논리 1과 논리 0 간의 전압 스윙 레벨(swing level)이 감소된다. 즉, 접지 전압에는 논리 0이 더이상 존재할 수 없게 된다.
SOI 구조로부터 얻어진 바람직한 전기적 절연을 고려하면, SOI 디바이스는 매우 바람직할 수 있다. 그러나, 이 구조는 바람직하지 않은 열 절연을 일으키고, 이는 다시 디바이스 내에서 처리하기 곤란한 주울 발열을 유발한다. 본 발명의 또다른 실시예는 트랜지스터 확산부로부터 벌크(bulk) 기판 내의 한 평면까지 낮은 저항의 열 경로를 제공하여, 열 효과를 감소시키는 열 싱크(sink)를 제공한다.
본 발명의 하나의 태양에 따르면, 제 1 도펀트로 도핑된 제 1 볼륨 및 제 2 도펀트로 도핑된 제 2 볼륨을 구비한 전도성 기판과, 절연층과, 불순물로 도핑되어 제 1 디바이스 및 제 2 디바이스를 형성하는 활성층을 포함하는 반도체 회로가 제공된다. 또한, 반도체 회로는 제 1 디바이스 및 제 1 볼륨을 전기적으로 접속시키는 제 1 전도체, 제 2 디바이스 및 제 2 볼륨을 전기적으로 접속시키는 제 2 전도체를 포함한다.
바람직하게, 제 1 및 제 2 디바이스는 전계 효과 트랜지스터이지만, 다른 트랜지스터, 인덕터, 또는 캐패시터와 같은 다른 활성 디바이스일 수 있다. 전도체는 바람직하게, 도핑된 볼륨에 인접하거나 또는 이와 물리적으로 접촉할 수 있는 텅스텐 스터드이다. 전기적 절연층에 의해 활성 디바이스로부터 기판이 분리되는 어떠한 회로 구조에도 본 발명이 적용될 수 있다. SOI 회로 구조는 III족, IV족, V족과 이들 혼합물인 다수의 화학물질로부터 만들어질 수 있다.
따라서, 본 발명의 다른 특징에 따르면, n+ 타입의 도펀트로 도핑된 제 1 볼륨 및 p+ 타입의 도펀트로 도핑된 제 2 볼륨을 구비하는 SOI 반도체 디바이스, 실리콘 이산화물의 절연층, 불순물로 도핑되어 제 1 트랜지스터 및 제 2 트랜지스터를 형성하고 제 1 트랜지스터와 제 2 트랜지스터 사이에 절연 볼륨을 구비하는 실리콘층을 포함하는 회로가 제공된다. 제 1 전도성 스터드는 제 1 트랜지스터를 제 1 볼륨에 전기적으로 접속시킨다. 제 2 전도성 스터드는 제 2 트랜지스터를 제 2 볼륨에 전기적으로 접속시킨다.
본 발명의 또다른 특징에 따르면, 절연층에 의해 매립층 ― 상기 매립층은 패터닝되어 도핑된 볼륨들의 등전위 네트(net)를 포함함 ― 으로부터 분리된 활성층을 포함하고, 컨택트 및 그 컨택트와 등전위 네트를 접속시키는 전기적 전도체를 더 포함하는 집적 반도체 회로가 제공된다.
본 발명은 또한 제 1 전도성의 반도체 기판 내에 적어도 하나의 제 2 전도성 매립 볼륨을 정의하는 제 1 단계를 포함하는 반도체 디바이스의 제조 방법을 제공한다. 반도체 기판은 이에 인접한 제 1 절연층, 제 1 절연층에 인접한 활성 반도체층, 활성 반도체층에 인접한 제 2 절연층의 층상 구조를 갖는다. 제 2 절연층에 인접한 제 2 절연층 및 제 3 절연층의 상부에 있는 마스크가 제거된다. 포토레지스트가 현상된 다음에 제거되어 활성 반도체층 내의 다수의 절연 볼륨을 노출시키고, 제 1 절연층 까지 노출된 절연 볼륨들을 에칭한다. 절연 볼륨이 제 4 절연체로 충진된다. 그 다음에, 확산 영역을 갖는 적어도 하나의 활성 전자 디바이스가 활성 반도체 디바이스 내의 절연 볼륨들 사이에 형성된다. 제 1 유전체가 반도체 디바이스의 표면 위에 증착된다. 전도성 스터드용의 적어도 하나의 스터드 개구를 형성함으로써, 제 1 유전체 표면으로부터 활성 반도체층의 확산 영역과 반도체 디바이스의 모든 층을 통과하여 기판 까지 혹은 매립 볼륨들 까지 스터드가 확장되도록 한다. 전도성 재료가 스터드 안으로 도입되어 스터드를 형성한다. 전기적 컨택트가 스터드 상에 패터닝된다.
제 4 절연층은 스터드의 표면을 포함하는 반도체 디바이스의 표면 위에 부가할 수 있다.
본 발명에 따르면, 매립된 전도성 스터드를 사용하여, 전기적으로 접지된 트랜지스터 디바이스를 모두 벌크 실리콘 기판에 접속시킴으로써 접지 배선을 제거할 수 있다. 전도성 스터드는 통상적으로 활성 실리콘층으로부터 확장하여 절연층을 관통해 하부의 낮은 저항성 벌크 실리콘 기판과 전기적으로 접촉한다. 본 발명은 상이한 도펀트와 상이한 전압 레벨을 갖는 매립층들 사이에 디커플링 캐패시턴스를 또한 제공한다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 SOI 디바이스의 형성 단계를 도시한 단면도,
도 7은 본 발명의 열 에너지 소실 방법을 나타내는 도면,
도 8은 본 발명의 디커플링 캐패시턴스 성능을 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
12 : 반도체 기판14 : 절연층
16 : 활성 실리콘층18 : 부가적인 산화물층
20 : 최종 실리콘 질화물층22 : 산화물 마스크
본 발명은 반도체 처리에 이로운 임의의 수의 SOI 디바이스 타입에 적용할 수 있다. 본 발명의 바람직한 하나의 특징에 따르면, 본 발명은 전계 효과 트랜지스터(field effect transistor : FET)의 제조시 SOI 공정 기법과 함께 사용될 수 있다. 본 발명은 활성 반도체층 내에 정의된 하나 이상의 활성 전자 구성 요소를 갖는 임의의 수의 디바이스에 사용될 수 있다. 도 1-6에 도시한 바와 같이, 그 전형적인 실시예에는 실리콘 상에 형성된 두개의 트랜지스터가 도시되어 있다.
먼저, 도 1을 참조하면, 예비 단계로서, 바람직하게 실리콘인 반도체 기판(12)이 사용된다. 당해 기술 분야에 알려진 바와 같이, 본 발명의 기판과 여러 가지 층에 예컨대, Ⅲ족, Ⅴ족, Ⅳ족으로부터의 다른 적합한 반도체가 또한 사용될 수 있다. 통상적으로, 소정의 제조 공정을 시작하기 전에, 기판(12)은 n+ 타입 또는 p+ 타입의 도펀트 중 하나로 도핑된다. 도핑 단계가 일단 완료되면, 기판(12)은 단위 제곱(square unit) 당 약 10 오옴(ohms) 미만의 저항, 바람직하게는 단위 제곱 당 2 오옴 미만의 저항을 가져, 약 0.01 내지 0.1 (오옴)-(㎝)의 웨이퍼 저항을 갖게된다. 이온 주입하여 실리콘 기판을 도핑한 후, 그 결과로 생긴 이온 농도는 통상적으로 입방 센티미터(cubic centimeter) 당 약 1×1016내지 3×1021원자, 바람직하게는 입방 센티미터 당 약 5×1019내지 1×1021원자이다.
그러나, 전형적으로 기판(12)은 절연층(14)을 구비하는 실리콘 웨이퍼이다. 예를 들어, 시작시의 SOI 블랭크(blanks)는 약 0.1 내지 4 ㎛, 바람직하게는 약 0.2 ㎛ 두께의 활성 실리콘층(16) 위에, 약 0.2 내지 0.7 ㎛, 바람직하게는 약 0.5 ㎛ 두께의 절연층을 갖는다. 바람직하게, 절연층은 실리콘 이산화물(SiO2)과 같은 실리콘 산화물로 이루어져 있다. SiO2는 현저한 유전 성능의 특징을 갖는다. SiO2의 상대 유전율은 약 3.9이다. 고려해볼 수 있는 다른 절연체는 질화물, 중합체(polymers), 진성 실리콘이다. 기판의 밸런스(balance of substrate)(12)는 약 625 ㎛의 두께를 갖는다.
주입 패터닝을 위해 기판(12)을 후속적으로 준비함에 있어, 약 100 내지 300 Å 두께의 부가적인 산화물층(18)이 활성 실리콘층(16) 상에 증착될 수 있다. 다음에, 약 300 Å 내지 600 Å의 두께를 갖는 최종 실리콘 질화물층(20)이 통상적으로 산화물층(18) 상에 증착된다. 다음에, 산화물 마스크(22)가 실리콘 질화물층(20) 위에 형성되고 패터닝될 수 있다. 도 2에 도시한 바와 같이, 이 단계에서 주입 볼륨들(volumes)(24A, 24B)의 정의를 돕는데 사용되는 희생 구조물이 완성된다.
도핑된 볼륨들(24A, 24B)을 정의하기 위해, 도 2에 도시한 바와 같이 통상적으로 200 KeV 내지 800 KeV, 바람직하게는 약 600 KeV의 높은 에너지로, 기판(12)의 도펀트 타입과 상반되는 타입의 도펀트를 그 층상 구조물(layered structure)에 이온 주입한다. 주입 볼륨들(24A, 24B)을 형성하는 데 사용된 에너지가 점점 더 커질수록, 기판(12) 상의 마스크층들 내에 도펀트가 점점 덜 남게 된다.
기판(12)은 통상적으로 전도성이고, 양수인에게 양도되며 본 명세서에서 참조로서 인용된 미국 특허 출원 제 08/782,462 호에 개시된 바와 같이 접지면 및 전력면(power plane)으로서 사용될 수 있다. 본 발명의 내용에 있어서, 전원으로서 기판(12)을 사용한다는 것은, 기판(12)이 외부 전압원으로부터의 일정한 전압 바이어스(bias)를 제공하는 것을 의미한다. 통상적으로, 도너(donor) 도펀트 또는 억셉터(acceptor) 도펀트 중 하나를 사용하여 기판은 전도성으로 만들 수 있다. VA족에서 통상적으로 선택되는 도너 도펀트가 전자를 제공한다. 기판이 n+ 타입으로 된다면, 도너 도펀트는 바람직하게 인, 안티몬, 또는 비소일 수 있다. 정공 생성에 기여하는 억셉터 도펀트는 통상적으로 ⅢA족에 있는 원소이다. 따라서, 기판이 p+ 타입으로 된다면, 억셉터 도펀트는 바람직하게 봉소 또는 기판(12) 내에서 이러한 이온 특성을 생성할 수 있는 다른 어떤 원자 종(species)을 포함한다. 다음에, 희생 주입 구조물 및 p+ 타입의 도펀트를 사용하여 도핑된 볼륨들(24A, 24B)을 형성할 수 있다. 통상적으로, p+ 타입의 도펀트는 입방 센티미터 당 1×1019내지 1×1020, 바람직하게는 입방 센티미터 당 1×1020의 농도를 가져, 볼륨들(24A, 24B) 내에 평방 단위 당 10 내지 20 오옴(ohm)의 저항을 갖게 한다.
주입 볼륨들(24A, 24B)을 형성한 후에, 활성 실리콘층(16)의 패터닝 및 활성층(16) 내의 활성 디바이스의 형성을 위한 준비 단계로서, 도 3에 도시한 바와 같이 산화물 마스크(22) 및 실리콘 질화물층(20)을 제거한다.
도 4에 도시한 바와 같이, 활성층 내에서 각각의 활성 디바이스들(25A, 25B) 사이에 절연 볼륨(26)을 형성하기 위해, 절연 볼륨(26)이 될 그 볼륨 위에 있는 포토레지스트를 현상한 다음에 제거한다. 다음에, 에칭에 의해 절연 볼륨 내의 노출된 활성 실리콘을 제거한다. 예를 들어, 높은 선택성을 제공하는 탄소 사염화물(carbon tetrachloride)을 사용하여, 실리콘 이산화물 절연층(14)까지 활성 실리을 에칭한다. 그 다음에, 절연성 재료의 부합적인 증착을 제공하는 화학 기상 증착법과 같은 벌크(bulk) 공정 방법을 사용하여, 실리콘 이산화물과 같은 절연 재료를 절연 볼륨(26) 안으로 재충진시켜 개구(opening)를 제조한다.
활성층(16) 내에 캐패시터, 다이오드, 인덕터, 저항기, 트랜지스터와 같은 활성 디바이스들(25A, 25B)이 제조된다. 바람직한 실시예에 있어서, 디바이스들(25A, 25B)은 전계 효과 트랜지스터이다. 각각의 트랜지스터에 게이트(28)를 형성하기 위해, 절연 볼륨(26)을 형성시키는 데 사용된 포토리소그래픽 마스크(photolithographic mask)를 제거하고, 절연 볼륨(26)과 활성 실리콘 위에 실리콘 산화물(18)과 같은 산화물을 재형성시킨다. 산화물을 형성시키는 하나의 방법은 약 20분 동안 900 ℃ 내지 1100 ℃에서 스팀(steam) 처리를 수행하는 것이다. 통상적으로, 실리콘 이산화물은 약 20 Å 내지 100 Å 범위의 두께, 전형적으로는 약 40 Å의 두께를 갖는다. 트랜지스터 게이트(28)를 형성하기 위해, 폴리실리콘(polysilicon)층을 약 2000 Å 두께로 실리콘 이산화물(18) 위에 증착시킨다. 이 증착 단계는 약 700 ℃에서 시란 소스 가스(silane source gas)로 기상 증착법에 의해 완료될 수 있다. 포지티브 포토레지스트가 증착된 다음에 패터닝되어 폴리실리콘층으로부터 게이트 전도체(28)를 형성할 수 있다. 그 다음에, 주입 마스크(도시하지 않음)가 형성된다. 주입 마스크는, n+ 타입 또는 p+ 타입의 이온 중 하나가 주입되어 트랜지스터 내의 소스(30) 및 드레인(32) 영역을 형성하게 한다.
트랜지스터에 대한 소스(30)와 드레인(32) 형성 단계에서, 이온은 통상적으로 의도한 영역에서 활성 실리콘(16)과 실리콘 이산화물 절연층(14) 사이의 계면으로 확산될 수 있다. 이와 달리, 형성된 소스 및 드레인 이온 확산 볼륨은 그 일부만 활성 실리콘층(16) 안으로 확산될 수 있다. 이러한 부분적인 확산은 동작시 트랜지스터와 연관하여 매우 한정된(definite) 특성을 제공한다. 확산 영역들(30, 32)의 이온이 활성 실리콘층(16)으로 일부만 확산하는 경우, 도 5 및 도 6에 도시된 전도성 스터드들(studs)(34, 35)에 의해 나중에 점유될 영역 안으로 활성 디바이스가 확장한다. 따라서, 바람직한 실시예에 있어서, 전도성 스터드들(34, 35)은 소스(30) 또는 드레인(32) 중 하나, 바람직하게는 본 명세서에서 (25A) 또는 (25B)로서 지칭된 트랜지스터의 소스(30)를 관통한다. 이 실시예에 있어서, 전도성 스터드는 트랜지스터 내에서 발생할 수도 있는 소정의 저항성 발열(resistive heating)에 대한 열 배출구(thermal drain)를 또한 제공한다. 전도성 스터드는 소정의 자유 캐리어(free carriers)에 대한 배출구를 또한 제공하며, 이로써 트랜지스터 부동 몸체 효과(transistor floating body effects)가 감소된다.
트랜지스터 디바이스가 일단 형성되면, 도 4 및 도 5에 도시한 바와 같이, 평탄화된 유전체(36)가 디바이스들(25A, 25B)의 표면 상에 증착될 수 있다. 유전체(36)는 디바이스를 전기적으로 절연시키고 후속 처리를 위해 그 디바이스를 안정화시키는 작용을 한다. 도 5에 도시한 바와 같이, 디바이스가 마스킹되어 전도성 스터드들(34, 35)에 대한 개구를 형성한다. 스터드들(34, 35)은 기판(12)과 활성 실리콘층(16) 내에 형성된 디바이스들(25A, 25B) 사이의 접속으로서 작용한다. 통상적으로 도 6에 도시된 스터드들(34, 35, 39, 40)은 텅스텐, 알루미늄, 구리, 또는 전도성으로 도핑된 실리콘과 같은 다수의 전도성 재료로 이루어질 수 있다. 스터드에 대한 개구는 일련의 선택성 또는 비선택성 에칭제(etchant))를 사용하여 아르곤(argon) 가스 내에서 고압 스퍼터(sputter) 에칭으로 형성될 수 있다. 바람직하게, 사용된 에칭제는 비선택성이며 이방성이다. 전도성 스터드들(34, 35)에 대한 개구는, 필요한 레벨(level)까지 기판(12) 안으로 확장하여, 기판(12) 또는 주입된 볼륨(24A, 24B)과 활성 디바이스들(25A, 25B) 사이에 전형적으로 약 1 ㎛인 전기적 접속을 제공한다. 스터드(34)는 트랜지스터(25A)의 소스(30)를 기판(12)을 통해 Vdd에 접속시킨다. 스터드(35)는 트랜지스터(25B)의 소스(30)를 도 5 및 도 6의 영역(24B) 내의 접지에 접속시킨다. 그 다음에, 부가적인 유전층(36)이 디바이스 위에 증착된다.
전도성 스터드(34)에 대한 개구가 일단 형성되면, 그 개구는 티타늄 또는 티타늄 질화물과 같은 주변 산화물(surrounding oxide)에 대한 부착력을 증진시키는 재료로 코팅된다. 이 재료는 개구의 벽(walls)에 부착된다. 텅스텐과 같은 전도성 재료는 개구 안으로 도입된 다음에, 화학 기상 증착법 또는 스퍼터링에 의해 개구 내에 부합적으로(conformally) 배치될 수 있다. 스터드들(34, 35)을 포함하는 디바이스의 표면 위에 산화물층(50)이 형성된다. 금속층(metallization)을 형성하고 패터닝하여 도 6의 소스(37) 및 접지(38) 컨택트를 제공할 수 있다.
본 발명의 또다른 실시예에 있어서, 전도성 스터드들(34, 35)을 트랜지스터(25A) 및/또는 (25B)와 접촉시키면, 열 에너지 및 캐리어에 대해 기판으로의 열 전도 경로와 전력면으로의 방전 경로를 제공할 수 있다.
본 발명의 방법은 기판(12)을 패터닝함으로써, 별개의 기능들을 서로 전기적으로 절연시키고, 이들 기능을 전력 및 접지 신호로부터 절연시킬 수 있다. 선택적 매립된 주입 영역들(24A, 24B)은 칩 내의 지리적으로 분산된 영역내에서 혹은 칩의 표면 전체에 걸쳐 필요한 신호들을 분배할 수 있다. 예컨대, 전압 스위칭 네트(voltage switching net)를 형성할 수 있다. 네트는 스위칭과 전압이 공통인 회로 내에서 다른 전기적 피쳐들(features)과의 전기적 공통 포인트(common point)로서 정의된다. 전력 절약과 다른 응용에 대한 기능적 유닛 전력하강 신호(functional unit powerdown signal)와, 기능적 개시(start-up)가 허용될 수 있음을 나타내는 전력 양호 신호(power good signal)와, 리셋(reset) 기능과, 캐쉬 무효 신호와, 인터럽트 등이 매립될 수 있는 분배된 신호들의 예이다. 실제로, 금속 배선을 통해 전형적으로 분배되는 DC 신호 혹은 의사(pseudo) DC 신호를 갖는 기능은 모두 본 발명을 이용하여 매립된 반도체층으로 옮겨질 수 있다. 클록 그리드(clock grid) 또는 트리(tree)를 기판(12) 내에 패터닝하여 사용하면, 그리드를 표면과 상호 접속시키는 금속 스터드들(34, 35)에 의해 FET 디바이스를 동기화된 상태로 유지할 수 있다. 그러나, 바람직하지 않은 과도한 캐패시턴스 때문에, 후자의 응용은 실시가능하지 않을 수도 있다. 본 발명의 선택적 주입에 의해, 이러한 신호 경로들은 매립된 평면 내의 전력 및 접지 분포로부터 선택적으로 정의/절연된다. 본 발명의 바람직한 실시예에 있어서, 전력면은 신호 네트의 아래에 계속 존재하나, 접지면은 신호 네트 "배선(wire)"에 의해 선택적으로 대체됨을 주지해야 한다.
통상적인 SOI의 한 가지 중요한 제약은, 트랜지스터의 모든 측면 상에 부착된 전기적 절연 박막(들)의 열 절연 특성으로 인해, 스위칭된 트랜지스터 내에서 발생된 열이 만족스런 레이트(rate)로 제거되지 않는다는 것이다. 통상적으로 트랜지스터가 빈번히 스위칭하는 경우, 더 많은 주울(joule) 에너지가 발생되며, 이에 따라 회로의 성능에 영향을 미치는 트랜지스터의 응답 시간이 현저히 감소된다. 그러나, 여러 동작 환경은 두개 이상의 트랜지스터가 응답 시간에 있어 서로 일치할 것을 종종 요구한다. 예를 들면, 하나 이상의 트랜지스터들은, 데이터가 논리 0보다는 논리 1을 더 많이 포함할 수 있어 실질적으로 높은 스위칭 주파수를 갖기 때문에, 더 많은 열을 발생하고 더 느리게 응답한다. 그러므로, 본 발명은 고속 트랜지스터 스위칭의 열 효과를 경감시킬 수 있다. 본 발명은 도 7에 도시한 바와 같이 열 경로를 마련함으로써, 트랜지스터 및 자기 발열(self-heating) 캐패시터와 같은 활성 디바이스의 열 효과를 또한 경감시킬 수 있다. 벌크 반도체 재료와 마찬가지로, 매립된 전기 및 열 전도성 스터드를 구현함으로써 열 소실(heat dissipation)이 개선된다. 실제로, 본 발명을 구체적으로 구현하면, 열 전도성 성능을 제공할 수 있다
또한, 반도체가 연속적으로 높은 동작 주파수에서 동작함에 따라, 전력/접지 분배와 연관된 배선량이 더욱 증가하게 된다. 전원 전압의 붕괴(collapes)를 최소화하기 위해, 높은 동작 주파수와 연관된 상당한 천이 전류의 스파이크(spikes)는 칩 및/또는 패키지에 대해 상대적으로 많은 양의 캐패시턴스, 전형적으로는 수 십 나노패럿(nanofarads)의 캐패시턴스를 필요로 한다. 본 발명의 하나의 바람직한 실시예에 있어서, 본 발명은 칩 영역의 평방 밀리미터(milimeter) 당 수 나노패럿의 캐패시턴스를 부가한다. 도 8에는 볼륨들(24A, 24B)의 경계와 기판 볼륨(12)을 따라 실제로 확장하는 본 발명의 특징인 여러 디커플링(decoupling) 캐패시턴스(60)가 도시되어 있다. 캐패시턴스의 품질은 볼륨들(24A, 24B)과 기판 볼륨(12) 사이의 접합의 경사도(abruptness)와 각 층에서 억셉터/도우너 캐리어 농도의 크기 차이에 의해 정의된다. 농도의 크기 차이가 점점 더 커짐에 따라, 캐퍼시턴스가 점점 더 좋아진다. 본 발명에 의해 마련된 크리스프(crisp) 디커플링 캐패시턴스는 적당한 수준 이상으로 전압 레벨들(levels)을 유지시키고, 그 전압 레벨들이 섞이지 않도록 함으로써, 예를 들어, 논리 0의 전압이 본 발명에 의하지 않은 경우 보다 더 접지에 근접하게 유지되도록 한다. 마찬가지로, 논리 1의 전압 레벨이 Vdd이상으로 유지될 것이다. 패터닝된 매립층은, 고가이며 많은 영역을 필요로하는 부가적인 게이트 산화물 및/또는 외부에서 부가된 캐패시턴스를 부가함이 없이, 접지 및 Vdd에 대한 전원 레일들(power supply rails) 간에 충분한 디커플링 캐패시턴스를 제공한다.
본 발명은 바람직한 실시예로서 설명되었으나, 당업자라면 첨부된 특허 청구에 정의된 바와 같이 본 발명의 정신 및 범주를 벗어나지 않고 많은 변형이 이루어질 수 있음을 알 수 있다.
본 발명에 따르면 별개의 디바이스(device) 기능, 열 전도체, 및/또는 디커플링(decoupling) 캐패시터용의 전기적 전도체로서 패터닝된 매립층을 구비하는 SOI(semiconductor-on-insulator) 집적 회로가 제공된다.

Claims (35)

  1. 반도체 회로에 있어서,
    (a) 제 1 도펀트(dopant)로 도핑된 제 1 볼륨(volume) 및 제 2 도펀트로 도핑된 제 2 볼륨을 구비하는 전도성 기판과,
    (b) 절연층과,
    (c) 불순물로 도핑되어 제 1 디바이스 및 제 2 디바이스를 형성하는 활성층과,
    (d) 상기 제 1 디바이스와 상기 제 1 볼륨을 전기적으로 접속시키는 제 1 전도체와,
    (e) 상기 제 2 디바이스와 상기 제 2 볼륨을 전기적으로 접속시키는 제 2 전도체
    를 포함하는 반도체 회로.
  2. 제 1 항에 있어서,
    상기 제 1 디바이스는 제 1 트랜지스터이고, 상기 제 1 전도체는 상기 제 1 트랜지스터와 전기적으로 접촉하는 제 1 스터드(stud)인 반도체 회로.
  3. 제 1 항에 있어서,
    상기 제 2 디바이스는 제 2 트랜지스터이고, 상기 제 2 전도체는 상기 제 2 트랜지스터와 전기적으로 컨택트하는 제 2 스터인 반도체 회로.
  4. 제 1 항에 있어서,
    상기 제 1 볼륨은 제 1 전압 레벨(level)이고, 상기 제 2 볼륨은 제 2 전압 레벨인 반도체 회로.
  5. 제 4 항에 있어서,
    상기 제 1 전압 레벨은 Vdd이고, 상기 제 2 전압 레벨은 접지(ground)인 반도체 회로.
  6. 제 1 항에 있어서,
    상기 기판은 도핑된 실리콘을 포함하는 반도체 회로.
  7. 제 1 항에 있어서,
    상기 절연층은 실리콘 산화물을 포함하는 반도체 회로.
  8. 제 1 항에 있어서,
    상기 활성층은 실리콘을 포함하는 반도체 회로.
  9. 제 1 항에 있어서,
    상기 활성층은 Ⅲ족, Ⅳ족, Ⅴ족 및 이들의 혼합물인 반도체 재료를 포함하는 반도체 회로.
  10. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 디바이스 위에 형성된 유전층을 더 포함하는 반도체 회로.
  11. 제 10 항에 있어서,
    상기 유전층은 상기 제 1 및 제 2 전도체의 일부가 노출되도록 하는 반도체 회로.
  12. 제 1 항에 있어서,
    상기 활성층 내의 상기 도펀트는 상기 절연층과 접촉하지 않는 반도체 회로.
  13. 제 1 항에 있어서,
    상기 제 1 볼륨은 n+ 타입(type) 도펀트로 도핑되고, 상기 제 1 디바이스는 p+ 확산부를 포함하는 제 1 트랜지스터이며, 상기 제 1 전도체는 상기 제 1 볼륨과 상기 제 1 트랜지스터의 p+ 확산부를 전기적으로 접속시키는 반도체 회로.
  14. 제 1 항에 있어서,
    상기 제 2 볼륨은 p+ 타입 도펀트로 도핑되고, 상기 제 2 디바이스는 n+ 확산부를 포함하는 제 2 트랜지스터이며, 상기 제 2 전도체는 상기 제 2 볼륨과 상기 제 2 트랜지스터의 n+ 확산부를 전기적으로 접속시키는 반도체 회로.
  15. SOI(silicon-on-insulaotr) 반도체 회로에 있어서,
    (a) n+ 타입 도펀트로 도핑된 제 1 전압 레벨의 제 1 볼륨 및 p+ 타입 도펀트로 도핑된 제 2 전압 레벨의 제 2 볼륨을 구비하는 전도성 실리콘 기판과,
    (b) 실리콘 이산화물의 절연층과
    (c) 불순물로 도핑되어 제 1 트랜지스터 및 제 2 트랜지스터를 형성하는 실리콘층과,
    (d) 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이의 절연 볼륨과,
    (e) 상기 제 1 트랜지스터를 상기 제 1 볼륨에 전기적으로 접속시키는 제 1 전도성 스터드와,
    (f) 상기 제 2 트랜지스터를 상기 제 2 볼륨에 전기적으로 접속시키는 제 2 전도성 스터드
    를 포함하는 SOI 반도체 회로.
  16. 제 15 항에 있어서,
    상기 제 1 전도성 스터드 및 상기 제 2 전도성 스터드는 텅스텐, 구리, 알루미늄, 도핑된 실리콘으로구성되는 그룹(group)으로부터 선택된 재료로 만들어지는 SOI 반도체 회로.
  17. 제 15 항에 있어서,
    상기 제 1 및 상기 제 2 트랜지스터 상의 유전층을 더 포함하는 SOI 반도체 회로.
  18. 제 17 항에 있어서,
    상기 유전층은 상기 제 1 및 상기 제 2 전도성 스터드의 일부가 노출되도록 하는 SOI 반도체 회로.
  19. 제 15 항에 있어서,
    상기 실리콘층 내의 불순물은 상기 절연층과 접촉하지 않는 SOI 반도체 회로.
  20. 절연층에 의해 매립층 ― 상기 매립층은 패터닝되어 도핑된 볼륨들의 등전위 네트(equipotential net)를 포함함 ― 으로부터 분리된 활성층과, 컨택트 및 상기 컨택트와 상기 등전위 네트를 접속시키는 전기적 전도체를 포함하는 집적 반도체 회로.
  21. 제 20 항에 있어서,
    상기 전기적 전도체는 전기 및 열 전도성 스터드를 포함하는 집적 반도체 회로.
  22. 제 20 항에 있어서,
    상기 등전위 네트는 전기 신호를 분배하는 집적 반도체 회로.
  23. 제 20 항에 있어서,
    상기 기판은 도핑된 실리콘을 포함하는 집적 반도체 회로.
  24. 제 20 항에 있어서,
    상기 절연층은 실리콘 산화물을 포함하는 집적 반도체 회로.
  25. 제 20 항에 있어서,
    상기 활성층은 실리콘을 포함하는 집적 반도체 회로.
  26. 제 20 항에 있어서,
    상기 활성층은 Ⅴ족과 이들의 혼합물로부터 선택된 재료를 포함하는 집적 반도체 디바이스 회로.
  27. 제 20 항에 있어서,
    상기 스터드는 텅스텐, 구리, 알루미늄, 도핑된 실리콘으로 구성되는 그룹으로부터 선택된 재료로 만들어지는 집적 반도체 회로.
  28. 반도체 디바이스를 제조하는 방법에 있어서,
    (a) 제 1 전도성의 반도체 기판 ― 상기 기판은 이에 인접한 제 1 절연층, 상기 제 1 절연층에 인접한 활성 반도체층, 상기 활성 반도체층에 인접한 제 2 절연층, 상기 제 2 절연층에 인접한 제 3 절연층, 상기 제 3 절연층의 상부면 상의 마스크를 구비함 ― 내에 제 2 전도성의 적어도 하나의 매립된 볼륨을 정의하는 단계와,
    (b) 상기 제 3 절연층 및 상기 마스크를 제거하는 단계와,
    (c) 포토레지스트를 현상하고 제거하여 상기 반도체층 내의 다수의 절연 볼륨을 노출시키는 단계와,
    (d) 상기 노출된 절연 볼륨들을 상기 제 1 절연층 까지 에칭하는 단계와,
    (e) 상기 절연 볼륨들을 제 4 절연체로 충진하는 단계와,
    (f) 상기 활성 반도체층 내의 상기 절연 볼륨들 사이에 확산 영역을 구비하는 적어도 하나의 활성 디바이스를 형성하는 단계와,
    (g) 상기 반도체 디바이스의 표면 상에 제 1 유전체를 증착시키는 단계와,
    (h) 상기 제 1 유전체의 표면으로부터 상기 활성 반도체층의 상기 확산 영역과 상기 반도체 디바이스의 모든 층들을 관통하여, 상기 기판 까지 혹은 상기 단계 (a)에서 정의된 상기 매립된 볼륨들 까지 확장하는 전도성 스터드에 대하여 적어도 하나의 스터드 개구(opening)을 생성하는 단계와,
    (i) 상기 스터드 개구 안으로 전도성 재료를 도입하여 스터드를 형성하는 단계와,
    (j) 상기 스터드 상에 전기적 컨택트를 패터닝하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  29. 제 28 항에 있어서,
    (k) 상기 스터드의 표면을 포함하는 상기 반도체 디바이스의 표면 위에 제 4 절연층을 부가하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  30. 제 28 항에 있어서,
    상기 적어도 하나의 매립 볼륨을 정의하는 단계 (a)는,
    (a1) 상기 제 2 전도성의 이온을 200 KeV 내지 800 KeV 오더(order)의 에너지로 주입하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  31. 제 28 항에 있어서,
    상기 반도체 기판은 IIIA족, IVA족, VA족의 화합물 또는 이들의 조합물이고, 상기 제 2 전도성 이온은 붕소인 반도체 디바이스 제조 방법.
  32. 제 31 항에 있어서,
    상기 제 1 및 상기 제 2 절연층은 실리콘 이산화물이고, 상기 활성 반도체층은 실리콘이며, 상기 제 3 절연층은 실리콘 질화물이고, 상기 마스크는 산화물 마스크인 반도체 디바이스 제조 방법.
  33. 제 28 항에 있어서,
    상기 절연 볼륨들을 제 4 절연물로 충진시키는 단계 (e)는 실리콘 이산화물을 화학 기상 증착법으로 증착시켜 부합적인 증착을 제공하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  34. 제 28 항에 있어서,
    상기 스터드 개구를 생성하는 단계 (h)는,
    (h1) 상기 스터드가 배치될 부분을 제외하고 상기 반도체 디바이스를 마스킹(masking)하는 단계와,
    (h2) 고압의 아르곤 가스 내에서 비선택적 이방성 에칭제(etchant)를 스퍼터링 하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  35. 제 34 항에 있어서,
    상기 스터드 개구 안으로 전도성 재료를 도입하는 단계 (i)는,
    (i1) 상기 개구를 티타늄 화합물로 코팅(coating)하여 부착력을 증진시키는 단계와,
    (h2) 스퍼터링의 화학 기상 증착법에 의해 상기 스터드 개구 안으로 텅스텐을 부합적으로 도입하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
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