JP3178052B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP3178052B2 JP3178052B2 JP35226691A JP35226691A JP3178052B2 JP 3178052 B2 JP3178052 B2 JP 3178052B2 JP 35226691 A JP35226691 A JP 35226691A JP 35226691 A JP35226691 A JP 35226691A JP 3178052 B2 JP3178052 B2 JP 3178052B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
であり，特に，多層の導電層を直交する方向から導電性
接続部材（プラグ）を介して接続する３次元ＬＳＩなど
のプラグイン方式半導体装置に関する。
であり，特に，多層の導電層を直交する方向から導電性
接続部材（プラグ）を介して接続する３次元ＬＳＩなど
のプラグイン方式半導体装置に関する。
【０００２】
【従来の技術】半導体素子（デバイス）の微細化に伴
い，トランジスタの多層化の研究，開発が活発に行われ
ている。特に，メモリ素子における集積度を向上させる
ために，スタテックＲＡＭにおいては，高抵抗部をＴＦ
Ｔ（Thin Film Transistor）で形成してセル面積を縮小
する試みがなされている。たとえば，平面部のみにＣＭ
ＯＳを形成する場合には約８０％のセル面積の縮小が可
能といわれている（たとえば，Oyama, et.al,"HIGH DEN
SITY DUAL-ACTIVE-LAYER(DUAL)-CMOS STRUCTURE WITH V
ERTICAL TUNGSTEN PLUG-IN WIRINGS,IEDM90-59-62, 参
照) 。
い，トランジスタの多層化の研究，開発が活発に行われ
ている。特に，メモリ素子における集積度を向上させる
ために，スタテックＲＡＭにおいては，高抵抗部をＴＦ
Ｔ（Thin Film Transistor）で形成してセル面積を縮小
する試みがなされている。たとえば，平面部のみにＣＭ
ＯＳを形成する場合には約８０％のセル面積の縮小が可
能といわれている（たとえば，Oyama, et.al,"HIGH DEN
SITY DUAL-ACTIVE-LAYER(DUAL)-CMOS STRUCTURE WITH V
ERTICAL TUNGSTEN PLUG-IN WIRINGS,IEDM90-59-62, 参
照) 。
【０００３】さらにセル面積の縮小化を図ることが試み
られており，図８に示すようなプラグイン方式の構造に
すると，約５６％の縮小が可能であることが報告されて
いる（上記文献参照）。図８に示すプラグイン方式半導
体記憶装置は，半導体基板１に形成されたソース領域
３，ドレーン領域５およびゲート層１５を有する通常の
ＭＯＳトランジスタと，その上部のポリシリコン層２３
にに形成されたソース領域３１，ドレーン領域３３およ
びゲート層２９を有するＴＦＴとを有し，上部導電層４
１からドレーン領域５まで，たとえば，タングステンの
導電性プラグ７１が貫挿されている。上部導電層４１に
接続された導電性プラグ７１は，半導体層であるＴＦＴ
ドレーン領域３３に接触し，ＭＯＳドレーン領域５に接
続されている。
られており，図８に示すようなプラグイン方式の構造に
すると，約５６％の縮小が可能であることが報告されて
いる（上記文献参照）。図８に示すプラグイン方式半導
体記憶装置は，半導体基板１に形成されたソース領域
３，ドレーン領域５およびゲート層１５を有する通常の
ＭＯＳトランジスタと，その上部のポリシリコン層２３
にに形成されたソース領域３１，ドレーン領域３３およ
びゲート層２９を有するＴＦＴとを有し，上部導電層４
１からドレーン領域５まで，たとえば，タングステンの
導電性プラグ７１が貫挿されている。上部導電層４１に
接続された導電性プラグ７１は，半導体層であるＴＦＴ
ドレーン領域３３に接触し，ＭＯＳドレーン領域５に接
続されている。
【０００４】
【発明が解決しようとする課題】導電性プラグ７１がＴ
ＦＴドレーン領域３３と接触する接触面Ｃは導電性プラ
グ７１の円周と，ポリシリコン層２３の厚さＴで規定さ
れる。すなわち，コンタクト面積は，４ｘ（厚さＴ）ｘ
（導電性プラグ７１の直径Ｄ）に比例する。図９に示す
ように，コンタクト抵抗値は厚さＴに反比例する。厚さ
ＴはＴＦＴを形成するポリシリコン層２３の厚さである
から非常に薄い。その結果，接触抵抗値が大きいという
問題がある。この接触抵抗値の大きさは動作速度を低下
させ，駆動電力を増大させる。以上の例は３次元構造の
ＬＳＩとして，プラグイン方式半導体記憶装置を例示し
たが，導電性プラグと半導体層との接続に限らず，導電
性プラグを用いて垂直方向に導電層と接続を行う場合も
上記同様の問題に遭遇する。
ＦＴドレーン領域３３と接触する接触面Ｃは導電性プラ
グ７１の円周と，ポリシリコン層２３の厚さＴで規定さ
れる。すなわち，コンタクト面積は，４ｘ（厚さＴ）ｘ
（導電性プラグ７１の直径Ｄ）に比例する。図９に示す
ように，コンタクト抵抗値は厚さＴに反比例する。厚さ
ＴはＴＦＴを形成するポリシリコン層２３の厚さである
から非常に薄い。その結果，接触抵抗値が大きいという
問題がある。この接触抵抗値の大きさは動作速度を低下
させ，駆動電力を増大させる。以上の例は３次元構造の
ＬＳＩとして，プラグイン方式半導体記憶装置を例示し
たが，導電性プラグと半導体層との接続に限らず，導電
性プラグを用いて垂直方向に導電層と接続を行う場合も
上記同様の問題に遭遇する。
【０００５】本発明はプラグイン方式の構造を採用した
場合でも，導電性プラグ（導電性部材）と半導体層また
は導電層との接触抵抗値を増大させない半導体装置を提
供することを目的とする。また本発明は上記半導体装置
を製造する方法を提供することを目的とする。
場合でも，導電性プラグ（導電性部材）と半導体層また
は導電層との接触抵抗値を増大させない半導体装置を提
供することを目的とする。また本発明は上記半導体装置
を製造する方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題を解決するた
め，本発明によれば，上下に配置された導電層または半
導体層を上層の導電層または半導体層を貫通する導電性
接続部材によって接続する半導体装置において，上記上
層の導電層または半導体層のうち上記導電性接続部材に
接続する部分の周囲のみ厚く形成されていることを特徴
とする半導体装置が提供される。特定的には，上記半導
体装置は上記導電性接続部材と接触する部分を有するト
ランジスタを有し，上記上層の導電性接続部材と直交方
向に接続される半導体層はトランジスタのドレーンまた
はソースである。
め，本発明によれば，上下に配置された導電層または半
導体層を上層の導電層または半導体層を貫通する導電性
接続部材によって接続する半導体装置において，上記上
層の導電層または半導体層のうち上記導電性接続部材に
接続する部分の周囲のみ厚く形成されていることを特徴
とする半導体装置が提供される。特定的には，上記半導
体装置は上記導電性接続部材と接触する部分を有するト
ランジスタを有し，上記上層の導電性接続部材と直交方
向に接続される半導体層はトランジスタのドレーンまた
はソースである。
【０００７】また本発明によれば，上記半導体装置を製
造する第１の形態とし，上下に配置された導電層または
半導体層を上層の導電層または半導体層を貫通する導電
性接続部材によって接続する半導体装置の製造方法にお
いて，上記上層の導電層または半導体層の厚さを所定の
厚さより厚く形成し，上記導電性接続部材が接続される
部分の周囲の導電層または半導体層の厚さを所定の厚さ
に維持したまま，その他の部分を通常の厚さまで薄く形
成し，上記導電層または半導体層のうち上記導電性接続
部材が接続される近傍のみ厚く形成することを特徴とす
る半導体装置の製造方法が提供される。
造する第１の形態とし，上下に配置された導電層または
半導体層を上層の導電層または半導体層を貫通する導電
性接続部材によって接続する半導体装置の製造方法にお
いて，上記上層の導電層または半導体層の厚さを所定の
厚さより厚く形成し，上記導電性接続部材が接続される
部分の周囲の導電層または半導体層の厚さを所定の厚さ
に維持したまま，その他の部分を通常の厚さまで薄く形
成し，上記導電層または半導体層のうち上記導電性接続
部材が接続される近傍のみ厚く形成することを特徴とす
る半導体装置の製造方法が提供される。
【０００８】さらに本発明によれば，上記半導体装置を
製造する第２の形態として，絶縁層を介して上下に配置
された導電層または半導体層を上層の導電層または半導
体層を貫通する導電性接続部材によって接続する半導体
装置の製造方法において，上記絶縁層の上記上層の導電
層または半導体層が上記導電性接続部材と接触する部分
の周囲の領域を凹陥させ，該凹陥部に導電性材料または
半導体材料を充満させるとともに他の領域を所定の厚さ
薄膜化して所定の厚さの導電層または半導体層を形成
し，上記導電層または半導体層のうち上記導電性接続部
材が接続される近傍のみ厚く形成することを特徴とする
半導体装置の製造方法が提供される。
製造する第２の形態として，絶縁層を介して上下に配置
された導電層または半導体層を上層の導電層または半導
体層を貫通する導電性接続部材によって接続する半導体
装置の製造方法において，上記絶縁層の上記上層の導電
層または半導体層が上記導電性接続部材と接触する部分
の周囲の領域を凹陥させ，該凹陥部に導電性材料または
半導体材料を充満させるとともに他の領域を所定の厚さ
薄膜化して所定の厚さの導電層または半導体層を形成
し，上記導電層または半導体層のうち上記導電性接続部
材が接続される近傍のみ厚く形成することを特徴とする
半導体装置の製造方法が提供される。
【０００９】
【作用】導電性接続部材と接触する半導体層または導電
層の厚さをその導電性接続部材と接触する近傍のみ厚く
して，導電性接続部材との接触面を大きくする。これに
より，接触面におけるコンタクト抵抗値が小さくなる。
さらに，接触面が大きいので機械的，電気的に安定な接
続が確立される一方，半導体層または導電層の厚さは導
電性接続部材と接触する部分の近傍のみ厚くしているの
で，半導体装置として，平面方向および高さ方向の寸法
が問題とはならない。
層の厚さをその導電性接続部材と接触する近傍のみ厚く
して，導電性接続部材との接触面を大きくする。これに
より，接触面におけるコンタクト抵抗値が小さくなる。
さらに，接触面が大きいので機械的，電気的に安定な接
続が確立される一方，半導体層または導電層の厚さは導
電性接続部材と接触する部分の近傍のみ厚くしているの
で，半導体装置として，平面方向および高さ方向の寸法
が問題とはならない。
【００１０】上記導電性接続部材と接触する半導体層ま
たは導電層の肉厚部の形成方法は，予め厚く形成し，そ
の後，上記導電性接続部材の接触する近傍を除いて，そ
の回りをエッチバックして薄くする。あるいは，上記肉
厚部の形成は，上記半導体層または導電層が形成される
層の下部層に凹陥部を形成して，その凹陥部に充満さ
せ，さらに下部層の上に上記半導体層または導電層を厚
めに形成し，一律にエッチバックさせ，凹陥部の半導体
層または導電層の厚さが厚くなるようにして形成する。
たは導電層の肉厚部の形成方法は，予め厚く形成し，そ
の後，上記導電性接続部材の接触する近傍を除いて，そ
の回りをエッチバックして薄くする。あるいは，上記肉
厚部の形成は，上記半導体層または導電層が形成される
層の下部層に凹陥部を形成して，その凹陥部に充満さ
せ，さらに下部層の上に上記半導体層または導電層を厚
めに形成し，一律にエッチバックさせ，凹陥部の半導体
層または導電層の厚さが厚くなるようにして形成する。
【００１１】
【実施例】本発明の半導体装置の好適実施例として，Ｓ
ＲＡＭなどのプラグイン方式半導体記憶装置を述べる。
図１は本発明の実施例としてのプラグイン方式半導体記
憶装置の部分断面図である。このプラグイン方式半導体
記憶装置は，図８に示したプラグイン方式半導体記憶装
置と同様，下層にソース領域３，ドレーン領域５および
ゲート層１５を有する通常のＭＯＳトランジスタが形成
され，その上層にポリシリコン層２３に形成されたソー
ス領域３１およびドレーン領域３３，および，ゲート層
２９を有するＴＦＴが形成されている。ドレーン領域５
と上部導電層４１とがタングステンの導電性プラグ（導
電性部材）３９で接続され，その中間のＴＦＴドレーン
領域３３が接触面Ａで導電性プラグ３９に接続されてい
る。
ＲＡＭなどのプラグイン方式半導体記憶装置を述べる。
図１は本発明の実施例としてのプラグイン方式半導体記
憶装置の部分断面図である。このプラグイン方式半導体
記憶装置は，図８に示したプラグイン方式半導体記憶装
置と同様，下層にソース領域３，ドレーン領域５および
ゲート層１５を有する通常のＭＯＳトランジスタが形成
され，その上層にポリシリコン層２３に形成されたソー
ス領域３１およびドレーン領域３３，および，ゲート層
２９を有するＴＦＴが形成されている。ドレーン領域５
と上部導電層４１とがタングステンの導電性プラグ（導
電性部材）３９で接続され，その中間のＴＦＴドレーン
領域３３が接触面Ａで導電性プラグ３９に接続されてい
る。
【００１２】図１に示したプラグイン方式半導体記憶装
置の構造について詳細に述べる。半導体基板１の上に形
成されたＬＯＣＯＳとしてのＳi Ｏ2の絶縁層９Ａ，９
Ｂの間に，その上にＳi Ｏ2 の第３の絶縁層１７Ａ，１
７Ｂが形成され半導体基板１に形成されたソース領域３
およびドレーン領域５，さらに，Ｓi Ｏ2 の第１の絶縁
層７，および，Ｓi Ｏ2 の側壁１１Ａ，１１Ｂで絶縁さ
れたＭＯＳトランジスタゲート層１５からなる通常のＭ
ＯＳトランジスタが形成されている。このＭＯＳトラン
ジスタの上にＴＥＯＳ−Ｓi Ｏ2 層１９，さらにＢＰＳ
Ｇ層２１が形成されている。ＢＰＳＧ層２１の上にポリ
シリコン層２３が形成され，ＭＯＳトランジスタのソー
ス領域３およびドレーン領域５のそれぞれの上部に，Ｔ
ＦＴソース領域３１およびＴＦＴドレーン領域３３が形
成されている。またＭＯＳトランジスタゲート層１５の
上部にＴＦＴゲート層２９が形成され，ＴＦＴが形成さ
れている。ＴＦＴは上層膜３５で被覆され，上層膜３５
の上に上部導電層４１が形成され，この上部導電層４１
とドレーン領域５との間に後述するプラグインコンタク
ト穴３７が形成され，そこにタングステンが導入されて
導電性プラグ３９が形成されている。
置の構造について詳細に述べる。半導体基板１の上に形
成されたＬＯＣＯＳとしてのＳi Ｏ2の絶縁層９Ａ，９
Ｂの間に，その上にＳi Ｏ2 の第３の絶縁層１７Ａ，１
７Ｂが形成され半導体基板１に形成されたソース領域３
およびドレーン領域５，さらに，Ｓi Ｏ2 の第１の絶縁
層７，および，Ｓi Ｏ2 の側壁１１Ａ，１１Ｂで絶縁さ
れたＭＯＳトランジスタゲート層１５からなる通常のＭ
ＯＳトランジスタが形成されている。このＭＯＳトラン
ジスタの上にＴＥＯＳ−Ｓi Ｏ2 層１９，さらにＢＰＳ
Ｇ層２１が形成されている。ＢＰＳＧ層２１の上にポリ
シリコン層２３が形成され，ＭＯＳトランジスタのソー
ス領域３およびドレーン領域５のそれぞれの上部に，Ｔ
ＦＴソース領域３１およびＴＦＴドレーン領域３３が形
成されている。またＭＯＳトランジスタゲート層１５の
上部にＴＦＴゲート層２９が形成され，ＴＦＴが形成さ
れている。ＴＦＴは上層膜３５で被覆され，上層膜３５
の上に上部導電層４１が形成され，この上部導電層４１
とドレーン領域５との間に後述するプラグインコンタク
ト穴３７が形成され，そこにタングステンが導入されて
導電性プラグ３９が形成されている。
【００１３】接触面Ａが形成される部分であるポリシリ
コン肉厚層２３Ａの厚さｔ１は，その他のポリシリコン
層２３の厚さｔ２よりも厚く形成されており，図８に示
した接触面Ｃより大きな接触面が確立されている。その
結果として，本発明の主題としている導電性プラグ３９
とポリシリコン層２３とのコンタクト抵抗値は，従来に
比較して小さくなる。一方，ポリシリコン層２３にポリ
シリコン肉厚層２３Ａを形成しても，導電性プラグ３９
と接触する近傍が部分的に厚く形成されているだけであ
り，プラグイン方式半導体記憶装置の平面の寸法が大き
くなったり，高さ方向の寸法が大きくなることもない。
コン肉厚層２３Ａの厚さｔ１は，その他のポリシリコン
層２３の厚さｔ２よりも厚く形成されており，図８に示
した接触面Ｃより大きな接触面が確立されている。その
結果として，本発明の主題としている導電性プラグ３９
とポリシリコン層２３とのコンタクト抵抗値は，従来に
比較して小さくなる。一方，ポリシリコン層２３にポリ
シリコン肉厚層２３Ａを形成しても，導電性プラグ３９
と接触する近傍が部分的に厚く形成されているだけであ
り，プラグイン方式半導体記憶装置の平面の寸法が大き
くなったり，高さ方向の寸法が大きくなることもない。
【００１４】図２〜図４を参照して，図１に示したプラ
グイン方式半導体記憶装置の第１の製造方法について述
べる。図２（Ａ）に示すように，ＭＯＳトランジスタが
形成される。その概要を述べると，シリコン半導体基板
１の上部にＬＯＣＯＳ絶縁層９Ａ，９Ｂを形成し，ゲー
ト層１５，および，ソース領域３およびドレーン領域５
の拡散層を形成してＭＯＳトランジスタを形成する。図
２（Ｂ）に示すように，前面に５０Å程度の厚さの熱酸
化膜（Ｓi Ｏ2 ）を形成する。次いで，前面にチタン
（Ｔi)をデポジションする。さらに２ステップ・アニー
ル法によりソース領域３およびドレーン領域５の上のみ
にＳＩＴＯＸ（Silicidation Through Oxide）−ＴｉＳ
ｉ2 （チタンシリサイド）で被覆する。ＳＩＴＯＸ−Ｔ
ｉＳｉ2 はＡｌに対してバリヤ性を有する膜である（た
とえば，Sumi,et.al,"New Soilicidation Technology b
y SITOX(Silicidation Through Oxide) and Its Impact
on Sub-half Micron MOS Device",IEDM 90-249 -252,1
990,IEEE）。その後，図２（Ｃ）に示すように，層間膜
を形成する。この例では，２層メタル間絶縁膜として知
られているＴＥＯＳ（Tetraethoxysilane)を用いたＣＶ
Ｄ酸化膜１９（ＴＥＯＳ−Ｓi Ｏ2 層１９）をデポジシ
ョンして平坦化し，さらにその上にＢＰＳＧ層２１をデ
ポジションして層間膜を形成する。その後，層間膜のパ
ターニングを行う。
グイン方式半導体記憶装置の第１の製造方法について述
べる。図２（Ａ）に示すように，ＭＯＳトランジスタが
形成される。その概要を述べると，シリコン半導体基板
１の上部にＬＯＣＯＳ絶縁層９Ａ，９Ｂを形成し，ゲー
ト層１５，および，ソース領域３およびドレーン領域５
の拡散層を形成してＭＯＳトランジスタを形成する。図
２（Ｂ）に示すように，前面に５０Å程度の厚さの熱酸
化膜（Ｓi Ｏ2 ）を形成する。次いで，前面にチタン
（Ｔi)をデポジションする。さらに２ステップ・アニー
ル法によりソース領域３およびドレーン領域５の上のみ
にＳＩＴＯＸ（Silicidation Through Oxide）−ＴｉＳ
ｉ2 （チタンシリサイド）で被覆する。ＳＩＴＯＸ−Ｔ
ｉＳｉ2 はＡｌに対してバリヤ性を有する膜である（た
とえば，Sumi,et.al,"New Soilicidation Technology b
y SITOX(Silicidation Through Oxide) and Its Impact
on Sub-half Micron MOS Device",IEDM 90-249 -252,1
990,IEEE）。その後，図２（Ｃ）に示すように，層間膜
を形成する。この例では，２層メタル間絶縁膜として知
られているＴＥＯＳ（Tetraethoxysilane)を用いたＣＶ
Ｄ酸化膜１９（ＴＥＯＳ−Ｓi Ｏ2 層１９）をデポジシ
ョンして平坦化し，さらにその上にＢＰＳＧ層２１をデ
ポジションして層間膜を形成する。その後，層間膜のパ
ターニングを行う。
【００１５】図２（Ｄ）に示すように，ＢＰＳＧ層２１
の上にＴＦＴ形成用のポリシリコン層２３を厚く，たと
えば，その厚さｔ１を０．３〜０．４μｍ程度にデポジ
ションし，パターニングする。次いで，図３（Ａ）に示
すように，図１に示したプラグインコンタクト部をレジ
スト膜２５で被覆して，前面をエッチバックして，レジ
スト膜２５の下部を除くその他のポリシリコン層２３を
厚さｔ２，たとえば，８０ｎｍ程度まで薄くする。これ
により，ＴＦＴのＴＦＴソース領域３１およびＴＦＴド
レーン領域３３となるポリシリコン層２３の厚さはｔ２
になるが，ポリシリコン層２３のプラグインコンタクト
部となるポリシリコン肉厚層２３Ａの厚さｔ１は０．３
〜０．４μｍ程度に維持されている。
の上にＴＦＴ形成用のポリシリコン層２３を厚く，たと
えば，その厚さｔ１を０．３〜０．４μｍ程度にデポジ
ションし，パターニングする。次いで，図３（Ａ）に示
すように，図１に示したプラグインコンタクト部をレジ
スト膜２５で被覆して，前面をエッチバックして，レジ
スト膜２５の下部を除くその他のポリシリコン層２３を
厚さｔ２，たとえば，８０ｎｍ程度まで薄くする。これ
により，ＴＦＴのＴＦＴソース領域３１およびＴＦＴド
レーン領域３３となるポリシリコン層２３の厚さはｔ２
になるが，ポリシリコン層２３のプラグインコンタクト
部となるポリシリコン肉厚層２３Ａの厚さｔ１は０．３
〜０．４μｍ程度に維持されている。
【００１６】図３（Ｂ）に示すように，ポリシリコン肉
厚層２３Ａ以外の部分のポリシリコン層２３を薄膜化し
て，再度パターニングしてＴＦＴ用基板を形成する。薄
膜化ポリシリコン層２３の上にＴＦＴ絶縁層２７を形成
し，その上にＴＦＴゲート層２９を形成する。その後，
領域３１，３３にイオンを注入して，ＴＦＴドレーン領
域３３およびＴＦＴドレーン領域３３を形成する。
厚層２３Ａ以外の部分のポリシリコン層２３を薄膜化し
て，再度パターニングしてＴＦＴ用基板を形成する。薄
膜化ポリシリコン層２３の上にＴＦＴ絶縁層２７を形成
し，その上にＴＦＴゲート層２９を形成する。その後，
領域３１，３３にイオンを注入して，ＴＦＴドレーン領
域３３およびＴＦＴドレーン領域３３を形成する。
【００１７】図４（Ａ）に示すように，ＴＦＴの上に上
部層間膜３５を形成する。さらに，上記ポリシリコン肉
厚層２３Ａを貫通するようにパターニングして，プラグ
インコンタクト穴３７を形成する。このプラグインコン
タクト穴３７は，上部層間膜３５，ポリシリコン肉厚層
２３Ａ，ＢＰＳＧ層２１，ＴＥＯＳ−Ｓi Ｏ2 層１９，
および，第３の絶縁層１７Ｂを貫通してドレーン領域５
に至る。
部層間膜３５を形成する。さらに，上記ポリシリコン肉
厚層２３Ａを貫通するようにパターニングして，プラグ
インコンタクト穴３７を形成する。このプラグインコン
タクト穴３７は，上部層間膜３５，ポリシリコン肉厚層
２３Ａ，ＢＰＳＧ層２１，ＴＥＯＳ−Ｓi Ｏ2 層１９，
および，第３の絶縁層１７Ｂを貫通してドレーン領域５
に至る。
【００１８】図４（Ｂ）に示すように，プラグインコン
タクト穴３７に，タングステン（Ｗ）をＣＶＤデポジシ
ョンし，プラグインコンタクト穴３７にタングステンを
導入し，さらにその上部をエッチバックしてＷプラグを
形成する。導電性プラグ３９の上部，および，上部層間
膜３５の上に上部導電層４１を形成する。以上の工程に
より，図１に示したと同様のプラグイン方式半導体記憶
装置が形成できた。
タクト穴３７に，タングステン（Ｗ）をＣＶＤデポジシ
ョンし，プラグインコンタクト穴３７にタングステンを
導入し，さらにその上部をエッチバックしてＷプラグを
形成する。導電性プラグ３９の上部，および，上部層間
膜３５の上に上部導電層４１を形成する。以上の工程に
より，図１に示したと同様のプラグイン方式半導体記憶
装置が形成できた。
【００１９】図４（Ｂ）に示したプラグイン方式半導体
記憶装置は，図１に示したプラグイン方式半導体記憶装
置と同様，導電性プラグ３９がポリシリコン層２３と接
触する接触面Ａが大きくされている。したがって，上述
した接触抵抗の値を小さくできる。接触面が大いので安
定した接触が確立できる。また，ポリシリコン肉厚層２
３Ａは局部的に形成されているから，寸法的に集積度を
低下させる問題は生じない。
記憶装置は，図１に示したプラグイン方式半導体記憶装
置と同様，導電性プラグ３９がポリシリコン層２３と接
触する接触面Ａが大きくされている。したがって，上述
した接触抵抗の値を小さくできる。接触面が大いので安
定した接触が確立できる。また，ポリシリコン肉厚層２
３Ａは局部的に形成されているから，寸法的に集積度を
低下させる問題は生じない。
【００２０】本発明の半導体装置の製造方法の第２実施
例として，図５〜図７を参照して，プラグイン方式半導
体記憶装置の導電性プラグ３９と接触するポリシリコン
層２３の厚さを局部的に厚くする他の製造方法を述べ
る。図５（Ａ）に示すように，下部ＭＯＳトランジスタ
を形成し，その上にＴＥＯＳ−ＳｉＯ２層１９とＢＰＳ
Ｇ層２１からなる層間膜を形成する。以上の工程は，図
２（Ａ）〜（Ｃ）を参照して述べた第１実施例の半導体
装置製造方法と同様である。次いで，ＢＰＳＧ層２１の
上で，プラグインコンタクト部に該当する領域の周囲に
レジスト膜５１を被覆し，破線で示す凹陥部５０が形成
されるように，ドライ方式でエッチバックする。ＴＥＯ
Ｓ−ＳｉＯ２層１９とＢＰＳＧ層２１との層間膜の厚さ
は０．４μｍ程度あったが，エッチバックによって０．
２μｍ程度になる。すなわち，凹陥部５０の深さは，た
とえば，０．２μｍ程度となる。
例として，図５〜図７を参照して，プラグイン方式半導
体記憶装置の導電性プラグ３９と接触するポリシリコン
層２３の厚さを局部的に厚くする他の製造方法を述べ
る。図５（Ａ）に示すように，下部ＭＯＳトランジスタ
を形成し，その上にＴＥＯＳ−ＳｉＯ２層１９とＢＰＳ
Ｇ層２１からなる層間膜を形成する。以上の工程は，図
２（Ａ）〜（Ｃ）を参照して述べた第１実施例の半導体
装置製造方法と同様である。次いで，ＢＰＳＧ層２１の
上で，プラグインコンタクト部に該当する領域の周囲に
レジスト膜５１を被覆し，破線で示す凹陥部５０が形成
されるように，ドライ方式でエッチバックする。ＴＥＯ
Ｓ−ＳｉＯ２層１９とＢＰＳＧ層２１との層間膜の厚さ
は０．４μｍ程度あったが，エッチバックによって０．
２μｍ程度になる。すなわち，凹陥部５０の深さは，た
とえば，０．２μｍ程度となる。
【００２１】図５（Ｂ）に示すように，上記凹陥部５０
を覆って，ＢＰＳＧ層２１の上にＴＦＴ基板となるポリ
シリコン層２３を０．３μｍ程度デポジションする。こ
れにより，凹陥部５０内にポリシリコン凹陥層２３Ｂが
形成される。破線で示すように，ポリシリコン層２３を
厚さｔ２，たとえば，８０ｎｍ程度でＴＦＴ用基板とし
てた好適な厚さまでエッチバックする。このエッチバッ
クによっても，ポリシリコン凹陥層２３Ｂはその厚さが
維持されている。図５（Ｃ）に示すように，薄膜化した
ポリシリコン層２３にＴＦＴ絶縁層２７を形成し，その
上にＴＦＴゲート層２９を形成し，ＴＦＴゲート層２９
の近傍のポリシリコン層２３にイオン注入して，ＴＦＴ
ソース領域３１およびＴＦＴドレーン領域３３を形成し
てＴＦＴを形成する。
を覆って，ＢＰＳＧ層２１の上にＴＦＴ基板となるポリ
シリコン層２３を０．３μｍ程度デポジションする。こ
れにより，凹陥部５０内にポリシリコン凹陥層２３Ｂが
形成される。破線で示すように，ポリシリコン層２３を
厚さｔ２，たとえば，８０ｎｍ程度でＴＦＴ用基板とし
てた好適な厚さまでエッチバックする。このエッチバッ
クによっても，ポリシリコン凹陥層２３Ｂはその厚さが
維持されている。図５（Ｃ）に示すように，薄膜化した
ポリシリコン層２３にＴＦＴ絶縁層２７を形成し，その
上にＴＦＴゲート層２９を形成し，ＴＦＴゲート層２９
の近傍のポリシリコン層２３にイオン注入して，ＴＦＴ
ソース領域３１およびＴＦＴドレーン領域３３を形成し
てＴＦＴを形成する。
【００２２】図６（Ａ）に示すように，ＴＦＴの上に上
部層間膜３５を形成する。次いで，プラグインコンタク
ト部となる上部６０を除いて上部層間膜３５の上にレジ
スト膜６１を被覆する。図６（Ｂ）に示すように，プラ
グインコンタクト上部６０からパターニングしてプラグ
インコンタクト穴６３を形成する。このプラグインコン
タクト穴６３の形成工程は，上記プラグインコンタクト
穴３７の形成工程と同様である。
部層間膜３５を形成する。次いで，プラグインコンタク
ト部となる上部６０を除いて上部層間膜３５の上にレジ
スト膜６１を被覆する。図６（Ｂ）に示すように，プラ
グインコンタクト上部６０からパターニングしてプラグ
インコンタクト穴６３を形成する。このプラグインコン
タクト穴６３の形成工程は，上記プラグインコンタクト
穴３７の形成工程と同様である。
【００２３】図７に示すように，プラグインコンタクト
穴６３にタングステンを導入し，導電性プラグ３９を形
成し，さらにその上部をパターニングする。上部層間膜
３５の上から上部導電層４１をデポジションする。図７
に示したプラグイン方式半導体記憶装置の構成も図１に
示したプラグイン方式半導体記憶装置と同様である。す
なわち，この実施例によっても，導電性プラグ３９と接
触する接触面Ｂの垂直方向の長さが長くなっており，導
電性プラグ３９に接触するポリシリコン層２３の接触面
Ｂを大きくすることができる。その結果として，接触抵
抗値を小さくできる。
穴６３にタングステンを導入し，導電性プラグ３９を形
成し，さらにその上部をパターニングする。上部層間膜
３５の上から上部導電層４１をデポジションする。図７
に示したプラグイン方式半導体記憶装置の構成も図１に
示したプラグイン方式半導体記憶装置と同様である。す
なわち，この実施例によっても，導電性プラグ３９と接
触する接触面Ｂの垂直方向の長さが長くなっており，導
電性プラグ３９に接触するポリシリコン層２３の接触面
Ｂを大きくすることができる。その結果として，接触抵
抗値を小さくできる。
【００２４】上述した実施例は１層の中間ＴＦＴを導電
性プラグ３９で接続する例を示したが，ＴＦＴは複数層
に形成され，それらのＴＦＴを順次導電性プラグ３９で
接続することも可能である。導電性プラグ３９の材料と
しては，タングステンの他に適切な導電性材料，たとえ
ば，ポリシリコンなど導入してもよい。また，上述した
プラグイン方式半導体記憶装置における各層，各部の材
料は例示であって，本発明はこれらの材料を用いた例示
に限定されるものではない。
性プラグ３９で接続する例を示したが，ＴＦＴは複数層
に形成され，それらのＴＦＴを順次導電性プラグ３９で
接続することも可能である。導電性プラグ３９の材料と
しては，タングステンの他に適切な導電性材料，たとえ
ば，ポリシリコンなど導入してもよい。また，上述した
プラグイン方式半導体記憶装置における各層，各部の材
料は例示であって，本発明はこれらの材料を用いた例示
に限定されるものではない。
【００２５】さらに本発明の適用はプラグイン方式半導
体記憶装置に限定されるものではなく，上述したＴＦＴ
のＴＦＴドレーン領域３３などの半導体層を導電性プラ
グ３９で接続する例に代えて，多層化導電層をバイアホ
ール（またはビアホール）で接続するような場合にも，
上述したように，バイアホールと接続する導電層の厚さ
を局部的に厚くしてその接触抵抗値を小さくすることが
できる。すなわち，本発明は半導体層との接続に限定さ
れず，導電層との接続にも適用できる。
体記憶装置に限定されるものではなく，上述したＴＦＴ
のＴＦＴドレーン領域３３などの半導体層を導電性プラ
グ３９で接続する例に代えて，多層化導電層をバイアホ
ール（またはビアホール）で接続するような場合にも，
上述したように，バイアホールと接続する導電層の厚さ
を局部的に厚くしてその接触抵抗値を小さくすることが
できる。すなわち，本発明は半導体層との接続に限定さ
れず，導電層との接続にも適用できる。
【００２６】
【発明の効果】以上述べたように，本発明によれば，比
較的簡単なプロセスで導電性接続部材の接触する層の接
触部の近傍に局部的な肉厚部を形成することにより，半
導体層または導電層と直交する方向を指向して形成され
る導電性プラグなどの導電性接続部材と半導体層または
導電層との接触抵抗を下げないで，導電性接続部材と半
導体層または導電層とを接続できる。また本発明によれ
ば，接触関係は大きな接触面を保って維持されているか
ら，電気的，機構的に安定な接触が確立できる。
較的簡単なプロセスで導電性接続部材の接触する層の接
触部の近傍に局部的な肉厚部を形成することにより，半
導体層または導電層と直交する方向を指向して形成され
る導電性プラグなどの導電性接続部材と半導体層または
導電層との接触抵抗を下げないで，導電性接続部材と半
導体層または導電層とを接続できる。また本発明によれ
ば，接触関係は大きな接触面を保って維持されているか
ら，電気的，機構的に安定な接触が確立できる。
【図１】本発明の半導体装置の実施例としてプラグイン
方式半導体記憶装置の部分断面図である。
方式半導体記憶装置の部分断面図である。
【図２】図１に示した半導体記憶装置の第１の製造方法
を図解する第１の部分図である。
を図解する第１の部分図である。
【図３】図１に示した半導体記憶装置の第１の製造方法
を図解する第２の部分図である。
を図解する第２の部分図である。
【図４】図１に示した半導体記憶装置の第１の製造方法
を図解する第３の部分図である。
を図解する第３の部分図である。
【図５】図１に示した半導体記憶装置の第２の製造方法
を図解する第１の部分図である。
を図解する第１の部分図である。
【図６】図１に示した半導体記憶装置の第２の製造方法
を図解する第２の部分図である。
を図解する第２の部分図である。
【図７】図１に示した半導体記憶装置の第２の製造方法
を図解する第３の部分図である。
を図解する第３の部分図である。
【図８】従来のプラグイン方式半導体記憶装置の断面図
である。
である。
【図９】図７に示したプラグイン接続部の抵抗値を示す
特性図である。
特性図である。
１・・半導体基板， ３・・ソース領域， ５・・ドレーン領域， ７・・第１の絶縁層， ９Ａ，９Ｂ・・絶縁層， １１Ａ，１１Ｂ・・側壁， １５・・ＭＯＳトランジスタゲート層， １７，１７Ｂ・・第３の絶縁層， １９・・ＴＥＯＳ−Ｓi Ｏ2 層， ２１・・ＢＰＳＧ層， ２３・・ポリシリコン層， ２３Ａ・・ポリシリコン肉厚層， ２３Ｂ・・ポリシリコン凹陥層， ２５・・レジスト膜， ２７・・ＴＦＴ絶縁層， ２９・・ＴＦＴゲート層， ３１・・ＴＦＴソース領域， ３３・・ＴＦＴドレーン領域， ３５・・上部層間膜， ３７・・プラグインコンタクト穴， ３９・・導電性プラグ， ４１・・上部導電層， ５０・・凹陥部， ５１・・レジスト膜， ６０・・プラグインコンタクト上部， ６１・・レジスト膜， ６３・・プラグインコンタクト穴。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 21/8234 - 21/8238 H01L 27/00 H01L 27/08 - 27/092 H01L 29/786
Claims (4)
- 【請求項１】 上下に配置された導電層または半導体層
を上層の導電層または半導体層を貫通する導電性接続部
材によって接続する半導体装置において， 上記上層の導電層または半導体層のうち上記導電性接続
部材に接続する部分の周囲のみ厚く形成されていること
を特徴とする半導体装置。 - 【請求項２】 上記半導体装置は上記導電性接続部材と
接触する部分を有するトランジスタを有し， 上記上層の導電性接続部材と直交方向に接続される半導
体層はトランジスタのドレーンまたはソースである請求
項１記載の半導体装置。 - 【請求項３】 上下に配置された導電層または半導体層
を上層の導電層または半導体層を貫通する導電性接続部
材によって接続する半導体装置の製造方法において， 上記上層の導電層または半導体層の厚さを所定の厚さよ
り厚く形成し， 上記導電性接続部材が接続される部分の周囲の導電層ま
たは半導体層の厚さを所定の厚さに維持したまま，その
他の部分を通常の厚さまで薄く形成し， 上記導電層または半導体層のうち上記導電性接続部材が
接続される近傍のみ厚く形成することを特徴とする半導
体装置の製造方法。 - 【請求項４】 絶縁層を介して上下に配置された導電層
または半導体層を上層の導電層または半導体層を貫通す
る導電性接続部材によって接続する半導体装置の製造方
法において，上記絶縁層の 上記上層の導電層または半導体層が上記導
電性接続部材と接触する部分の周囲の領域を凹陥させ， 該凹陥部に導電性材料または半導体材料を充満させると
ともに他の領域を所定の厚さ薄膜化して所定の厚さの導
電層または半導体層を形成し， 上記導電層または半導体層のうち上記導電性接続部材が
接続される近傍のみ厚く形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35226691A JP3178052B2 (ja) | 1991-12-13 | 1991-12-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35226691A JP3178052B2 (ja) | 1991-12-13 | 1991-12-13 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167007A JPH05167007A (ja) | 1993-07-02 |
| JP3178052B2 true JP3178052B2 (ja) | 2001-06-18 |
Family
ID=18422885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35226691A Expired - Lifetime JP3178052B2 (ja) | 1991-12-13 | 1991-12-13 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178052B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2906971B2 (ja) * | 1993-12-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US6121659A (en) * | 1998-03-27 | 2000-09-19 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
| KR100746220B1 (ko) * | 2004-01-12 | 2007-08-03 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
| KR100806339B1 (ko) * | 2006-10-11 | 2008-02-27 | 삼성전자주식회사 | 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법 |
| JP2010114380A (ja) * | 2008-11-10 | 2010-05-20 | Toshiba Corp | 半導体装置 |
| JP5172751B2 (ja) * | 2009-03-19 | 2013-03-27 | 株式会社東芝 | 三次元積層型半導体集積回路の製造方法 |
-
1991
- 1991-12-13 JP JP35226691A patent/JP3178052B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05167007A (ja) | 1993-07-02 |
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