JP2000323660A - 半導体装置及びその製造方法並びにウェハの製造方法 - Google Patents
半導体装置及びその製造方法並びにウェハの製造方法Info
- Publication number
- JP2000323660A JP2000323660A JP11129467A JP12946799A JP2000323660A JP 2000323660 A JP2000323660 A JP 2000323660A JP 11129467 A JP11129467 A JP 11129467A JP 12946799 A JP12946799 A JP 12946799A JP 2000323660 A JP2000323660 A JP 2000323660A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating film
- semiconductor
- contact
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 383
- 238000004519 manufacturing process Methods 0.000 title claims description 56
- 239000000758 substrate Substances 0.000 claims abstract description 150
- 239000010410 layer Substances 0.000 claims description 239
- 239000011229 interlayer Substances 0.000 claims description 80
- 238000000034 method Methods 0.000 claims description 49
- 210000000746 body region Anatomy 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 150000002500 ions Chemical class 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000005019 vapor deposition process Methods 0.000 claims description 2
- 230000008020 evaporation Effects 0.000 claims 1
- 238000001704 evaporation Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000001459 lithography Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 239000000370 acceptor Substances 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ構造を有する半導体装置において面積
を増大させないように半導体基板の電位を固定するコン
タクトを形成する。 【解決手段】 半導体チップ１において内部回路領域２
内に集積回路が形成され、バッファ領域４ａ〜４ｄ内に
複数のバッファ回路が形成されている。この内部回路領
域２及びバッファ領域４ａ〜４ｄ以外の部分、例えば、
半導体チップ１の４つの隅の部分５ａ〜５ｄに固定電位
を供給する配線層を形成し、この配線層と半導体基板と
の間を接続するコンタクト６ａ〜６ｄを設ける。コンタ
クトの形成された部分は集積回路の形成されない未使用
の部分であるため、コンタクトを形成するための場所を
特別に確保する必要がない。
を増大させないように半導体基板の電位を固定するコン
タクトを形成する。 【解決手段】 半導体チップ１において内部回路領域２
内に集積回路が形成され、バッファ領域４ａ〜４ｄ内に
複数のバッファ回路が形成されている。この内部回路領
域２及びバッファ領域４ａ〜４ｄ以外の部分、例えば、
半導体チップ１の４つの隅の部分５ａ〜５ｄに固定電位
を供給する配線層を形成し、この配線層と半導体基板と
の間を接続するコンタクト６ａ〜６ｄを設ける。コンタ
クトの形成された部分は集積回路の形成されない未使用
の部分であるため、コンタクトを形成するための場所を
特別に確保する必要がない。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（Silico
n on Insulator）構造を有した半導体装置、およびその
製造方法、さらに、その半導体装置に使用されるＳＯＩ
構造を有したウェハの製造方法に関するものである。
n on Insulator）構造を有した半導体装置、およびその
製造方法、さらに、その半導体装置に使用されるＳＯＩ
構造を有したウェハの製造方法に関するものである。
【０００２】
【従来の技術】半導体基板上に絶縁層を形成し、その絶
縁層上にＭＯＳトランジスタ等の半導体素子を形成して
なる、いわゆるＳＯＩ構造を有した半導体装置におい
て、半導体基板基板が電気的に浮遊状態にしておくと、
基板部分に蓄積される電荷がどこにも引き抜かれること
がないために基板の電位が変化し、それが原因でＭＯＳ
トランジスタのしきい値電圧が所望の値から変化してし
まう。この不具合を防ぐために半導体基板基板の電位が
一定の電位に固定される必要がある。配線層から絶縁層
を貫通して半導体基板基板に通じるコンタクトを設け、
このコンタクトを介して固定電位をシリコン基板に供給
する構成は、特開平３−２７２１７６号公報及び特開平
９−２２３８０２号公報等により提案されている。
縁層上にＭＯＳトランジスタ等の半導体素子を形成して
なる、いわゆるＳＯＩ構造を有した半導体装置におい
て、半導体基板基板が電気的に浮遊状態にしておくと、
基板部分に蓄積される電荷がどこにも引き抜かれること
がないために基板の電位が変化し、それが原因でＭＯＳ
トランジスタのしきい値電圧が所望の値から変化してし
まう。この不具合を防ぐために半導体基板基板の電位が
一定の電位に固定される必要がある。配線層から絶縁層
を貫通して半導体基板基板に通じるコンタクトを設け、
このコンタクトを介して固定電位をシリコン基板に供給
する構成は、特開平３−２７２１７６号公報及び特開平
９−２２３８０２号公報等により提案されている。
【０００３】
【発明が解決しようとする課題】しかし両先行技術にお
いて、コンタクトは２つのＭＯＳトランジスタ間の素子
分離領域内に形成されている。つまりコンタクトが半導
体装置に搭載された集積回路の中に形成させることにな
る。よって集積回路の中にコンタクトを設けるための場
所を確保する必要が生じ、半導体装置の表面積を増大さ
せる可能性がある。仮に集積回路の中にコンタクトを設
けたとしても、両先行技術のようにコンタクトが単に半
導体基板と配線層とを接続するだけでは、コンタクトの
数を増加させることにもなり、依然として半導体装置の
表面積を増大させる原因になる。
いて、コンタクトは２つのＭＯＳトランジスタ間の素子
分離領域内に形成されている。つまりコンタクトが半導
体装置に搭載された集積回路の中に形成させることにな
る。よって集積回路の中にコンタクトを設けるための場
所を確保する必要が生じ、半導体装置の表面積を増大さ
せる可能性がある。仮に集積回路の中にコンタクトを設
けたとしても、両先行技術のようにコンタクトが単に半
導体基板と配線層とを接続するだけでは、コンタクトの
数を増加させることにもなり、依然として半導体装置の
表面積を増大させる原因になる。
【０００４】従ってこの発明は、シリコン基板の電位を
固定させるコンタクトを設ける際に表面積の増大を抑え
た半導体装置を提供することを目的とする。また、コン
タクトの数を増やさない構成を提供することを目的とす
る。また、シリコン基板の電位を固定させるコンタクト
の形成する工程に工夫をして、半導体装置の製造コスト
を抑えることのできる製造方法を提供することを目的と
する。また、埋め込み絶縁膜と接する半導体基板に高濃
度の半導体層を設けた半導体ウェハを簡単に製造する方
法を提供することを目的とする。
固定させるコンタクトを設ける際に表面積の増大を抑え
た半導体装置を提供することを目的とする。また、コン
タクトの数を増やさない構成を提供することを目的とす
る。また、シリコン基板の電位を固定させるコンタクト
の形成する工程に工夫をして、半導体装置の製造コスト
を抑えることのできる製造方法を提供することを目的と
する。また、埋め込み絶縁膜と接する半導体基板に高濃
度の半導体層を設けた半導体ウェハを簡単に製造する方
法を提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る半導体装
置は、集積回路の形成された第１の領域の外に位置して
いる部分を含み、層間絶縁膜内に形成され、固定電位を
供給するための配線層、および、配線層の第１の領域の
外に位置する部分から埋め込み絶縁膜を貫通して半導体
基板に通じ、配線層と半導体基板とを電気的に接続する
コンタクトを備えたものである。
置は、集積回路の形成された第１の領域の外に位置して
いる部分を含み、層間絶縁膜内に形成され、固定電位を
供給するための配線層、および、配線層の第１の領域の
外に位置する部分から埋め込み絶縁膜を貫通して半導体
基板に通じ、配線層と半導体基板とを電気的に接続する
コンタクトを備えたものである。
【０００６】また、第１の領域の境界は第１の辺とこの
第１の辺に直交する第２の辺とを含んでいる場合、コン
タクトは、第１の直線と第２の直線との直交する交点か
ら第１の直線を延長してなる第３の直線と、その交点か
ら第２の直線を延長してなる第４の直線と、埋め込み絶
縁膜の縁とを境界とする、埋め込み絶縁膜の第２の領域
内を貫通して半導体基板に通じているものである。
第１の辺に直交する第２の辺とを含んでいる場合、コン
タクトは、第１の直線と第２の直線との直交する交点か
ら第１の直線を延長してなる第３の直線と、その交点か
ら第２の直線を延長してなる第４の直線と、埋め込み絶
縁膜の縁とを境界とする、埋め込み絶縁膜の第２の領域
内を貫通して半導体基板に通じているものである。
【０００７】また、半導体装置は、第１の領域の外の領
域に位置するように層間絶縁膜上に形成され、固定電位
を受ける電位供給パッドを備えている。配線層は、電源
供給パッドと集積回路とを接続したものである。
域に位置するように層間絶縁膜上に形成され、固定電位
を受ける電位供給パッドを備えている。配線層は、電源
供給パッドと集積回路とを接続したものである。
【０００８】また、半導体装置は、第１の領域の外の領
域に位置し、所定の方向に配列して形成された複数の電
極パッド、および、複数の電極パッドと集積回路との間
の領域で複数の電極パッドにそれぞれ対向して形成さ
れ、所定の方向に配列している複数のバッファ回路を備
えたものである。固定電位パッドが複数の電極パッドと
ともに所定の方向に配列し、配線層が所定の方向に対し
て複数のバッファ回路の一つと対向する対向部分を含ん
だ場合に、コンタクトは、配線層における対向部分の下
に形成されたものである。
域に位置し、所定の方向に配列して形成された複数の電
極パッド、および、複数の電極パッドと集積回路との間
の領域で複数の電極パッドにそれぞれ対向して形成さ
れ、所定の方向に配列している複数のバッファ回路を備
えたものである。固定電位パッドが複数の電極パッドと
ともに所定の方向に配列し、配線層が所定の方向に対し
て複数のバッファ回路の一つと対向する対向部分を含ん
だ場合に、コンタクトは、配線層における対向部分の下
に形成されたものである。
【０００９】またこの発明に係る半導体装置は、埋め込
み絶縁膜表面における集積回路の形成された領域の外の
領域に位置するように層間絶縁膜上に形成され、固定電
圧を受けて集積回路に与えるための電極パッド、および
このパッドの下から埋め込み絶縁膜を貫通して半導体基
板に達するように形成され、半導体基板と電極パッドと
を電気的に接続するためのコンタクトを備えたものであ
る。
み絶縁膜表面における集積回路の形成された領域の外の
領域に位置するように層間絶縁膜上に形成され、固定電
圧を受けて集積回路に与えるための電極パッド、および
このパッドの下から埋め込み絶縁膜を貫通して半導体基
板に達するように形成され、半導体基板と電極パッドと
を電気的に接続するためのコンタクトを備えたものであ
る。
【００１０】またこの発明に係る半導体装置は、層間絶
縁膜内に形成され、固定電位を供給するための配線層、
およびその側面でＭＯＳトランジスタの一端子をなす領
域と接する部分を有し、配線層から埋め込み絶縁膜を貫
通して半導体基板まで達するように形成されたコンタク
トを備えたものである。
縁膜内に形成され、固定電位を供給するための配線層、
およびその側面でＭＯＳトランジスタの一端子をなす領
域と接する部分を有し、配線層から埋め込み絶縁膜を貫
通して半導体基板まで達するように形成されたコンタク
トを備えたものである。
【００１１】コンタクトは、配線層と接続する第１の面
と、第１の面と向かい合い半導体基板と接続する第２の
面と、第１の面と向かい合いＭＯＳトランジスタの一端
子をなす領域と接続する第３の面とを有するものであ
る。
と、第１の面と向かい合い半導体基板と接続する第２の
面と、第１の面と向かい合いＭＯＳトランジスタの一端
子をなす領域と接続する第３の面とを有するものであ
る。
【００１２】またコンタクトは側面の周りがＭＯＳトラ
ンジスタの一端子をなす領域で囲まれて接する部分を含
んでいるものである。
ンジスタの一端子をなす領域で囲まれて接する部分を含
んでいるものである。
【００１３】ＭＯＳトランジスタの一端子をなす領域
は、埋め込み絶縁膜上に形成されたソース領域である。
は、埋め込み絶縁膜上に形成されたソース領域である。
【００１４】ＭＯＳトランジスタの一端子をなす領域
は、埋め込み絶縁膜上に形成され、ＭＯＳトランジスタ
のソース領域とドレイン領域とに挟まれたボディ領域に
接続されたコンタクト領域である。
は、埋め込み絶縁膜上に形成され、ＭＯＳトランジスタ
のソース領域とドレイン領域とに挟まれたボディ領域に
接続されたコンタクト領域である。
【００１５】ＭＯＳトランジスタの一端子をなす領域
は、ＭＯＳトランジスタのゲート電極である。
は、ＭＯＳトランジスタのゲート電極である。
【００１６】また、この発明に係る半導体装置の製造方
法は、エッチングを用いてその開口断面が各々埋め込み
絶縁膜上に形成された半導体層と絶縁層との境界上に位
置するように開口部を形成して半導体基板と半導体層と
のそれぞれ一部を開口する工程、および、開口部内に導
電物質を充填する工程を含んだものである。
法は、エッチングを用いてその開口断面が各々埋め込み
絶縁膜上に形成された半導体層と絶縁層との境界上に位
置するように開口部を形成して半導体基板と半導体層と
のそれぞれ一部を開口する工程、および、開口部内に導
電物質を充填する工程を含んだものである。
【００１７】半導体層にＭＯＳトランジスタのソース領
域、ドレイン領域を形成する工程を含み、開口部はソー
ス領域を開口するものである。
域、ドレイン領域を形成する工程を含み、開口部はソー
ス領域を開口するものである。
【００１８】また、半導体層にＭＯＳトランジスタのソ
ース領域、ドレイン領域、ソース領域とドレイン領域と
の間に挟まれたボディ領域、およびボディ領域と電気的
に接続されるコンタクト領域を形成する工程を含み、開
口部は、コンタクト領域を開口するものである。
ース領域、ドレイン領域、ソース領域とドレイン領域と
の間に挟まれたボディ領域、およびボディ領域と電気的
に接続されるコンタクト領域を形成する工程を含み、開
口部は、コンタクト領域を開口するものである。
【００１９】また、この発明に係る半導体装置の製造方
法は、その一端が埋め込み絶縁膜上に形成された絶縁層
の上方で重なるように半導体層上にＭＯＳトランジスタ
のゲート電極を形成する工程、エッチングを用いてその
開口断面がゲート電極の一端上に位置するように開口部
を形成して半導体基板とゲート電極のそれぞれ一部を開
口する工程、および、その開口部内に導電物質を充填す
る工程を含んだものである。
法は、その一端が埋め込み絶縁膜上に形成された絶縁層
の上方で重なるように半導体層上にＭＯＳトランジスタ
のゲート電極を形成する工程、エッチングを用いてその
開口断面がゲート電極の一端上に位置するように開口部
を形成して半導体基板とゲート電極のそれぞれ一部を開
口する工程、および、その開口部内に導電物質を充填す
る工程を含んだものである。
【００２０】この発明に係る半導体ウェハの製造方法
は、第１の半導体ウェハの主面に、第１の半導体ウェハ
と同じ導電型の半導体イオンを注入もしくは拡散する工
程、および所定の深さまで酸化している第２の半導体ウ
ェハにおける酸化された面と第１の半導体ウェハにおけ
る半導体層の形成面とを貼り合わせる工程を含んでい
る。
は、第１の半導体ウェハの主面に、第１の半導体ウェハ
と同じ導電型の半導体イオンを注入もしくは拡散する工
程、および所定の深さまで酸化している第２の半導体ウ
ェハにおける酸化された面と第１の半導体ウェハにおけ
る半導体層の形成面とを貼り合わせる工程を含んでい
る。
【００２１】この発明に係る半導体ウェハの製造方法
は、第１の半導体ウェハの主面に金属蒸着処理を行う工
程、および、所定の深さまで酸化している第２の半導体
ウェハにおける酸化された面と第１の半導体ウェハにお
ける金属蒸着面とを貼り合わせる工程を含んだものであ
る。
は、第１の半導体ウェハの主面に金属蒸着処理を行う工
程、および、所定の深さまで酸化している第２の半導体
ウェハにおける酸化された面と第１の半導体ウェハにお
ける金属蒸着面とを貼り合わせる工程を含んだものであ
る。
【００２２】
【発明の実施の形態】以下この発明の実施の形態を図面
を参照しながら説明する。なお、図において、同一のも
の又は相当のものには同一の符号を付している。 実施の形態１．図１および図２を参照して実施の形態１
の半導体装置である半導体チップ１を説明する。図１は
半導体チップ１の上面図であり、半導体チップ１の集積
回路、バッファ回路および電極パッドの配置関係を示し
ている。半導体チップ１はその中央に集積回路が形成さ
れた矩形状又は正方形状の内部回路領域２、この内部回
路領域２の４辺にそれぞれ直線上に配列した複数の電極
パッド３、及び内部回路領域２と複数の電極パッド３の
間に設けられ、内部回路領域２の４辺にそれぞれ対向す
る複数のバッファ領域４ａ〜４ｄを含んでいる。
を参照しながら説明する。なお、図において、同一のも
の又は相当のものには同一の符号を付している。 実施の形態１．図１および図２を参照して実施の形態１
の半導体装置である半導体チップ１を説明する。図１は
半導体チップ１の上面図であり、半導体チップ１の集積
回路、バッファ回路および電極パッドの配置関係を示し
ている。半導体チップ１はその中央に集積回路が形成さ
れた矩形状又は正方形状の内部回路領域２、この内部回
路領域２の４辺にそれぞれ直線上に配列した複数の電極
パッド３、及び内部回路領域２と複数の電極パッド３の
間に設けられ、内部回路領域２の４辺にそれぞれ対向す
る複数のバッファ領域４ａ〜４ｄを含んでいる。
【００２３】半導体チップ１は樹脂によりパッケージさ
れ、そのパッケージに設けられる複数の外部リードは、
ボンティングワイヤを介してそれぞれ複数の電極パッド
３に接続される。半導体チップ１の各辺には複数個（図
では６個）の電極パッドが配列している。複数の電極パ
ッド３は、固定電位である電源電圧を受ける１又はそれ
以上の個数のパッド３ａであり、さらに固定電位であ
り、電源電圧より低い０Ｖの接地電圧を受けるパッド３
ｂを有する。図においては、４つのパッド３ａ、３ｂ
は、領域２の４辺にそれぞれ並んでいる複数個の電極パ
ッド３の一つである。
れ、そのパッケージに設けられる複数の外部リードは、
ボンティングワイヤを介してそれぞれ複数の電極パッド
３に接続される。半導体チップ１の各辺には複数個（図
では６個）の電極パッドが配列している。複数の電極パ
ッド３は、固定電位である電源電圧を受ける１又はそれ
以上の個数のパッド３ａであり、さらに固定電位であ
り、電源電圧より低い０Ｖの接地電圧を受けるパッド３
ｂを有する。図においては、４つのパッド３ａ、３ｂ
は、領域２の４辺にそれぞれ並んでいる複数個の電極パ
ッド３の一つである。
【００２４】バッファ領域４ａ〜４ｄの各々にも集積回
路が形成されており、この集積回路は対向する領域２の
辺に沿って並ぶ複数個のバッファ回路である。各バッフ
ァ回路は直列に接続された偶数個のインバータ回路で構
成され、同じ辺に沿って並ぶ電極パッド３の一つと領域
２内の集積回路との間を電気的に接続し、入力信号に応
答して出力信号をドライブする。なお、４つの電極パッ
ド３ａ、３ｂの各々はバッファ回路と接続しておらず、
直接集積回路と接続されているのが普通である。
路が形成されており、この集積回路は対向する領域２の
辺に沿って並ぶ複数個のバッファ回路である。各バッフ
ァ回路は直列に接続された偶数個のインバータ回路で構
成され、同じ辺に沿って並ぶ電極パッド３の一つと領域
２内の集積回路との間を電気的に接続し、入力信号に応
答して出力信号をドライブする。なお、４つの電極パッ
ド３ａ、３ｂの各々はバッファ回路と接続しておらず、
直接集積回路と接続されているのが普通である。
【００２５】半導体チップ１はさらに、半導体チップ１
内の４隅に位置する４つの領域５ａ〜５ｄにそれぞれ形
成され、固定電位を供給するために半導体基板に接続す
るコンタクト６ａ〜６ｄを含んでいる。各領域５は、内
部回路領域２の２辺が直交する４つの頂点の各々から内
部回路領域の一辺を延長してなる第１の直線と、同じ頂
点からその一辺と直交する別の一辺を延長してなる第２
の直線と、半導体チップ１の縁とに囲まれた領域により
規定される。
内の４隅に位置する４つの領域５ａ〜５ｄにそれぞれ形
成され、固定電位を供給するために半導体基板に接続す
るコンタクト６ａ〜６ｄを含んでいる。各領域５は、内
部回路領域２の２辺が直交する４つの頂点の各々から内
部回路領域の一辺を延長してなる第１の直線と、同じ頂
点からその一辺と直交する別の一辺を延長してなる第２
の直線と、半導体チップ１の縁とに囲まれた領域により
規定される。
【００２６】図２は、図１におけるＡ、Ｂ間の断面図を
示している。半導体チップ１はＳＯＩ構造を有した半導
体装置であり、半導体基板の主面上に形成された埋め込
み絶縁膜、この埋め込む絶縁層上に形成されたトランジ
スタなどの半導体素子を含む集積回路、さらに、この集
積回路を覆うように形成された層間絶縁膜を備えてい
る。ＳｉＯ2からなる埋め込み絶縁膜１１はｐ型の半導
体基板１０の主面に形成される。ｐ型の半導体層（ＳＯ
Ｉ層）３は埋め込み絶縁膜１１上に形成される。層間絶
縁膜１３は半導体層１２上に形成される。内部回路領域
２内の集積回路およびバッファ領域４ａ〜４ｄ内のバッ
ファ回路は、半導体層３と同層に形成されるソース、ド
レイン領域と層間絶縁膜１３内に形成されたゲート電極
とで得られる電界効果トランジスタにより構成される。
示している。半導体チップ１はＳＯＩ構造を有した半導
体装置であり、半導体基板の主面上に形成された埋め込
み絶縁膜、この埋め込む絶縁層上に形成されたトランジ
スタなどの半導体素子を含む集積回路、さらに、この集
積回路を覆うように形成された層間絶縁膜を備えてい
る。ＳｉＯ2からなる埋め込み絶縁膜１１はｐ型の半導
体基板１０の主面に形成される。ｐ型の半導体層（ＳＯ
Ｉ層）３は埋め込み絶縁膜１１上に形成される。層間絶
縁膜１３は半導体層１２上に形成される。内部回路領域
２内の集積回路およびバッファ領域４ａ〜４ｄ内のバッ
ファ回路は、半導体層３と同層に形成されるソース、ド
レイン領域と層間絶縁膜１３内に形成されたゲート電極
とで得られる電界効果トランジスタにより構成される。
【００２７】第１配線層１４は層間絶縁膜１３内に形成
されている。複数の第２配線層１５は第１配線層１４よ
り上層に配置されように層間絶縁膜１３内に形成され、
内部配線領域２の方向に延びている。コンタクト６ａ、
６ｂは第１配線層から、半導体層１２、埋め込み絶縁膜
１１を貫通して半導体基板に接続するように層間絶縁膜
１３内に形成される。第１配線層１４と半導体基板１０
との間を電気的に接続するように形成されている。半導
体基板１０より不純物濃度が高いＰ＋領域１９がコンタ
クト６ａ、６ｂと接する半導体基板１０の部分に形成さ
れ、基板１０とコンタクト６ａ、６ｂとの接着面を低抵
抗にする。
されている。複数の第２配線層１５は第１配線層１４よ
り上層に配置されように層間絶縁膜１３内に形成され、
内部配線領域２の方向に延びている。コンタクト６ａ、
６ｂは第１配線層から、半導体層１２、埋め込み絶縁膜
１１を貫通して半導体基板に接続するように層間絶縁膜
１３内に形成される。第１配線層１４と半導体基板１０
との間を電気的に接続するように形成されている。半導
体基板１０より不純物濃度が高いＰ＋領域１９がコンタ
クト６ａ、６ｂと接する半導体基板１０の部分に形成さ
れ、基板１０とコンタクト６ａ、６ｂとの接着面を低抵
抗にする。
【００２８】複数のコンタクト１６の各々は電極パッド
３と第２配線層１５との間を電気的に接続するように層
間絶縁膜１３内に形成される。第２配線層１５を介して
電極パッド３と内部回路領域２内の集積回路とが電気的
に接続される。コンタクト１７は電極パッド３ａ下に位
置し、第１配線層１４と電極パッド３ａ下の第２配線層
１５とを電気的に接続するように層間絶縁膜１３内に形
成される。
３と第２配線層１５との間を電気的に接続するように層
間絶縁膜１３内に形成される。第２配線層１５を介して
電極パッド３と内部回路領域２内の集積回路とが電気的
に接続される。コンタクト１７は電極パッド３ａ下に位
置し、第１配線層１４と電極パッド３ａ下の第２配線層
１５とを電気的に接続するように層間絶縁膜１３内に形
成される。
【００２９】以上の構成により、電極パッド３ａに与え
られる電源電圧は第一配線層１４、コンタクト６ａ、６
ｂを介して半導体基板１０に供給される。半導体基板１
０の電位が電源電圧に固定されるため、埋め込み絶縁膜
１１上に形成されるＭＯＳトランジスタのしきい値電圧
も固定する。Ｐ＋領域１９は半導体基板１０の電位固定
を容易にしている。
られる電源電圧は第一配線層１４、コンタクト６ａ、６
ｂを介して半導体基板１０に供給される。半導体基板１
０の電位が電源電圧に固定されるため、埋め込み絶縁膜
１１上に形成されるＭＯＳトランジスタのしきい値電圧
も固定する。Ｐ＋領域１９は半導体基板１０の電位固定
を容易にしている。
【００３０】ここで、絶縁層１８ａ、１８ｂの各々は上
面から見て環状になるように半導体層１２と同一層に形
成されており、それぞれコンタクト６ａ、６ｂを取り囲
んでいる。絶縁層１８ａ、１８ｂはコンタクト６ａ、６
ｂに接触する半導体層１２の部分をそれ以外の部分と電
気的に絶縁している。内部回路領域２およびバッファ領
域４ａ〜４ｄ内の半導体層１２にコンタクト６ａ、６ｂ
を介して電源電圧が供給されないためである。
面から見て環状になるように半導体層１２と同一層に形
成されており、それぞれコンタクト６ａ、６ｂを取り囲
んでいる。絶縁層１８ａ、１８ｂはコンタクト６ａ、６
ｂに接触する半導体層１２の部分をそれ以外の部分と電
気的に絶縁している。内部回路領域２およびバッファ領
域４ａ〜４ｄ内の半導体層１２にコンタクト６ａ、６ｂ
を介して電源電圧が供給されないためである。
【００３１】コンタクト６ｃ、６ｄを含んだＡ’、Ｂ’
間の断面も、図２のものと同一に構成されている。
間の断面も、図２のものと同一に構成されている。
【００３２】この４つの領域５はトランジスタ等を含ん
だ集積回路が形成されない領域であり、半導体チップに
おいて本来未使用の部分を利用して半導体基板に固定電
位を供給するためのコンタクトを形成するため、半導体
チップのチップ面積を増大させずに済む。
だ集積回路が形成されない領域であり、半導体チップに
おいて本来未使用の部分を利用して半導体基板に固定電
位を供給するためのコンタクトを形成するため、半導体
チップのチップ面積を増大させずに済む。
【００３３】コンタクト６ａ〜６ｄの各々は、図１のよ
うに、各コンタクトからある一方向に沿って複数の電極
パッドが配列するとともに、その一方向とは直角な方向
に複数の別の電極パッドが配列しているような位置に形
成しているが、コンタクト６ａ〜６ｄは、それぞれ領域
５ａ〜５ｄ内であればどこでもよい。
うに、各コンタクトからある一方向に沿って複数の電極
パッドが配列するとともに、その一方向とは直角な方向
に複数の別の電極パッドが配列しているような位置に形
成しているが、コンタクト６ａ〜６ｄは、それぞれ領域
５ａ〜５ｄ内であればどこでもよい。
【００３４】また、基本的には４つの領域５のうち少な
くとも一つに半導体基板に接続するコンタクトを少なく
とも一つ設ければよいが、半導体基板が均等に固定電位
に固定されるために図１のように半導体基板１０に接続
するコンタクトは４つの領域５にそれぞれ少なくとも一
つ設けるのが好ましい。
くとも一つに半導体基板に接続するコンタクトを少なく
とも一つ設ければよいが、半導体基板が均等に固定電位
に固定されるために図１のように半導体基板１０に接続
するコンタクトは４つの領域５にそれぞれ少なくとも一
つ設けるのが好ましい。
【００３５】また、コンタクト６ａ〜６ｄを介して半導
体基板１に供給される固定電位は電源電圧に限る必要は
なく、電極パッド３ｂの受ける接地電位でもよい。ま
た、領域２の集積回路中で生成された固定電位でもよ
い。いずれこの場合でもコンタクト６ａ〜６ｂが接続さ
れる第１配線層のレイアウトを変更して、第１配線層を
介して固定電位が供給される。さらに、第１配線層１４
は図２にある複数の電極パッド３の下であってその長さ
方向が複数の電極パッド３の配列方向である直線状に形
成されている。第１配線層１４の下もまた集積回路が形
成されない本来未使用の部分であるため、第１配線層１
４の下の任意の場所から埋め込み絶縁層を貫通して半導
体基板に通じるコンタクト、およびこのコンタクトの接
する半導体層の周りを囲む絶縁層１８ａ、１８ｂと同様
の絶縁層を設けてもよい。
体基板１に供給される固定電位は電源電圧に限る必要は
なく、電極パッド３ｂの受ける接地電位でもよい。ま
た、領域２の集積回路中で生成された固定電位でもよ
い。いずれこの場合でもコンタクト６ａ〜６ｂが接続さ
れる第１配線層のレイアウトを変更して、第１配線層を
介して固定電位が供給される。さらに、第１配線層１４
は図２にある複数の電極パッド３の下であってその長さ
方向が複数の電極パッド３の配列方向である直線状に形
成されている。第１配線層１４の下もまた集積回路が形
成されない本来未使用の部分であるため、第１配線層１
４の下の任意の場所から埋め込み絶縁層を貫通して半導
体基板に通じるコンタクト、およびこのコンタクトの接
する半導体層の周りを囲む絶縁層１８ａ、１８ｂと同様
の絶縁層を設けてもよい。
【００３６】図３を参照しながら、半導体チップ１の製
造方法を説明する。この製造方法は次の（１）ないし
（７）の工程を含んでいる。 工程（１）：図３ａにおいて、ｐ型の半導体基板１０、
この半導体基板１０の上に形成された埋め込み絶縁膜１
１およびこの埋め込み絶縁膜１１上に形成されたｐ型の
半導体層１２からなるウェハを用意し、半導体層１２を
選択的にエッチング除去して領域５内に開口部２０を形
成する。半導体層１２の一部分２１が他の部分から切り
放される。また内部回路領域２内およびバッファ領域４
ａ〜４ｄ内では、埋め込み絶縁膜１１上に集積回路を形
成するＭＯＳトランジスタが形成される。
造方法を説明する。この製造方法は次の（１）ないし
（７）の工程を含んでいる。 工程（１）：図３ａにおいて、ｐ型の半導体基板１０、
この半導体基板１０の上に形成された埋め込み絶縁膜１
１およびこの埋め込み絶縁膜１１上に形成されたｐ型の
半導体層１２からなるウェハを用意し、半導体層１２を
選択的にエッチング除去して領域５内に開口部２０を形
成する。半導体層１２の一部分２１が他の部分から切り
放される。また内部回路領域２内およびバッファ領域４
ａ〜４ｄ内では、埋め込み絶縁膜１１上に集積回路を形
成するＭＯＳトランジスタが形成される。
【００３７】工程（２）：図３ｂにおいて、ＣＶＤ法を
使って半導体層１２上に第１層間絶縁膜２２を形成す
る。このとき開口部２１内にも絶縁材料が充填されて絶
縁層１８が形成される。 工程（３）：第１層間絶縁膜２２、半導体層２１および
埋め込み絶縁膜１１をそれぞれ貫通して半導体基板１０
を開口する開口部２３を形成する。開口部２３の形成後
に、Ｐ＋イオンを開口部２３から注入してＰ＋領域１９
を形成する。
使って半導体層１２上に第１層間絶縁膜２２を形成す
る。このとき開口部２１内にも絶縁材料が充填されて絶
縁層１８が形成される。 工程（３）：第１層間絶縁膜２２、半導体層２１および
埋め込み絶縁膜１１をそれぞれ貫通して半導体基板１０
を開口する開口部２３を形成する。開口部２３の形成後
に、Ｐ＋イオンを開口部２３から注入してＰ＋領域１９
を形成する。
【００３８】工程（４）：図３ｃにおいて、開口部２３
内にタングステンなどの金属からなるコンタクト６ａ、
６ｂを形成する。さらに、第１層間絶縁膜２２上にアル
ミニウムなどの金属からなる第１配線層１４を形成す
る。
内にタングステンなどの金属からなるコンタクト６ａ、
６ｂを形成する。さらに、第１層間絶縁膜２２上にアル
ミニウムなどの金属からなる第１配線層１４を形成す
る。
【００３９】工程（５）：図３ｄにおいて、第１配線層
１４および第１層間絶縁膜２２上に第２層間絶縁膜２４
を形成する。次いで第２層間絶縁膜に第１配線を開口す
る開口部を形成する。そして開口部内にアルミニウムな
どの金属からなるコンタクト１７を形成するとともに、
第２層間絶縁膜２４上にアルミニウムなどの金属からな
る複数の第２配線層１５を形成する。複数の第２配線層
１５のうちの一つはコンタクト１７に接続されるように
形成される。
１４および第１層間絶縁膜２２上に第２層間絶縁膜２４
を形成する。次いで第２層間絶縁膜に第１配線を開口す
る開口部を形成する。そして開口部内にアルミニウムな
どの金属からなるコンタクト１７を形成するとともに、
第２層間絶縁膜２４上にアルミニウムなどの金属からな
る複数の第２配線層１５を形成する。複数の第２配線層
１５のうちの一つはコンタクト１７に接続されるように
形成される。
【００４０】工程（６）：第２層間絶縁膜２４および複
数の第２配線層１５を覆うように第３の層間絶縁膜を形
成する。第１ないし第３層間絶縁膜が図２の層間絶縁膜
１３となる。 工程（７）：第３の層間絶縁膜に複数の第２配線層１５
をそれぞれ開口する複数の開口部を形成する。これらの
開口部内にアルミニウムなどの金属のコンタクト１６を
形成し、その後、各コンタクトに接続する電極パッド３
を形成する。以上の工程において、開口部の形成にはエ
ッチング技術が使用され、配線層のパターニングにはリ
ソグラフィ技術およびエッチング技術が使用され、配線
層、層間絶縁膜およびコンタクトの形成にはＣＶＤ等が
使用される。
数の第２配線層１５を覆うように第３の層間絶縁膜を形
成する。第１ないし第３層間絶縁膜が図２の層間絶縁膜
１３となる。 工程（７）：第３の層間絶縁膜に複数の第２配線層１５
をそれぞれ開口する複数の開口部を形成する。これらの
開口部内にアルミニウムなどの金属のコンタクト１６を
形成し、その後、各コンタクトに接続する電極パッド３
を形成する。以上の工程において、開口部の形成にはエ
ッチング技術が使用され、配線層のパターニングにはリ
ソグラフィ技術およびエッチング技術が使用され、配線
層、層間絶縁膜およびコンタクトの形成にはＣＶＤ等が
使用される。
【００４１】実施の形態２．図４および図５を参照して
実施の形態２の半導体装置である半導体チップ１を説明
する。実施の形態２において、半導体チップに集積され
た集積回路、電源電圧を受けるパッドと接地電圧を受け
るパッドとを含んだ複数の電極パッド、および集積回路
と電極パッドを接続する複数のバッファ回路の配置関係
は、図１のものと同一である。図４は、固定電位である
電源電圧を受ける電極パッド３ａの付近を示した半導体
チップ１の上面図である。
実施の形態２の半導体装置である半導体チップ１を説明
する。実施の形態２において、半導体チップに集積され
た集積回路、電源電圧を受けるパッドと接地電圧を受け
るパッドとを含んだ複数の電極パッド、および集積回路
と電極パッドを接続する複数のバッファ回路の配置関係
は、図１のものと同一である。図４は、固定電位である
電源電圧を受ける電極パッド３ａの付近を示した半導体
チップ１の上面図である。
【００４２】図５は図４のＣ、Ｄ間の断面を示す。図５
において、コンタクト３１は電極パッド３ａの真下に配
置され、第２配線層１５から垂直方向に埋め込み絶縁膜
１１を貫通して半導体基板１０に通じるように形成され
ている。コンタクト１６、第２配線層１５およびコンタ
クト３１で電極パッド３ａと半導体基板１０との間の一
つのコンタクト３２をなしている。従ってコンタクト１
６、第２配線層１５およびコンタクト３１を介して電極
パッド３ａと半導体基板１０とが電気的に接続され、電
源電圧が半導体基板１０に供給される。実施の形態１と
同様に、半導体基板１０より不純物濃度が高いＰ＋領域
１９がコンタクト３０と接する半導体基板１０の部分に
形成され、基板１０とコンタクト３１との接着面と低抵
抗にする。また絶縁層１８は上面から見て環状になるよ
うに半導体層１２と同一層に形成されており、コンタク
ト３１を取り囲んでいる。
において、コンタクト３１は電極パッド３ａの真下に配
置され、第２配線層１５から垂直方向に埋め込み絶縁膜
１１を貫通して半導体基板１０に通じるように形成され
ている。コンタクト１６、第２配線層１５およびコンタ
クト３１で電極パッド３ａと半導体基板１０との間の一
つのコンタクト３２をなしている。従ってコンタクト１
６、第２配線層１５およびコンタクト３１を介して電極
パッド３ａと半導体基板１０とが電気的に接続され、電
源電圧が半導体基板１０に供給される。実施の形態１と
同様に、半導体基板１０より不純物濃度が高いＰ＋領域
１９がコンタクト３０と接する半導体基板１０の部分に
形成され、基板１０とコンタクト３１との接着面と低抵
抗にする。また絶縁層１８は上面から見て環状になるよ
うに半導体層１２と同一層に形成されており、コンタク
ト３１を取り囲んでいる。
【００４３】電極パッド３の真下にはトランジスタ等を
含んだ集積回路が形成されないのが通常であり、半導体
チップにおいて本来未使用の部分に半導体基板に固定電
位を供給するためのコンタクトを形成するため、半導体
チップのチップ面積を増大させずに済む。
含んだ集積回路が形成されないのが通常であり、半導体
チップにおいて本来未使用の部分に半導体基板に固定電
位を供給するためのコンタクトを形成するため、半導体
チップのチップ面積を増大させずに済む。
【００４４】なお、電源電圧に代わって、電極パッド３
ｂと半導体基板１０に接続するコンタクトを電極パッド
３ｂの真下に設けて、接地電圧が半導体基板１０に供給
されてもよい。
ｂと半導体基板１０に接続するコンタクトを電極パッド
３ｂの真下に設けて、接地電圧が半導体基板１０に供給
されてもよい。
【００４５】図５の半導体チップ１の製造方法を説明す
る。この製造方法は次の工程（１１）ないし（１６）を
含んでいる。 工程（１１）：工程（１）と同様である。ただし、開口
部２０および半導体層２１の形成される位置が相違す
る。 工程（１２）：半導体層１２上に第１層間絶縁膜を形成
する。このとき同時に開口部２０内にも絶縁材料が充填
されて絶縁層１８が形成される。さらに第１の層間絶縁
膜上の図示していない部分に第１配線層を形成する。 工程（１３）：第１配線層および第１の層間絶縁膜を覆
うように第２の層間絶縁膜を形成する。次いで、第２の
層間絶縁膜表面から半導体層２１および埋め込み絶縁膜
１１をそれぞれ貫通して半導体基板１０を開口する開口
部を形成する。開口部の形成後に、Ｐ＋イオンを開口部
内に注入してＰ＋領域１９を形成する。
る。この製造方法は次の工程（１１）ないし（１６）を
含んでいる。 工程（１１）：工程（１）と同様である。ただし、開口
部２０および半導体層２１の形成される位置が相違す
る。 工程（１２）：半導体層１２上に第１層間絶縁膜を形成
する。このとき同時に開口部２０内にも絶縁材料が充填
されて絶縁層１８が形成される。さらに第１の層間絶縁
膜上の図示していない部分に第１配線層を形成する。 工程（１３）：第１配線層および第１の層間絶縁膜を覆
うように第２の層間絶縁膜を形成する。次いで、第２の
層間絶縁膜表面から半導体層２１および埋め込み絶縁膜
１１をそれぞれ貫通して半導体基板１０を開口する開口
部を形成する。開口部の形成後に、Ｐ＋イオンを開口部
内に注入してＰ＋領域１９を形成する。
【００４６】工程（１４）：開口部内にタングステンな
どの金属を充填することによりコンタクト３１を形成す
る。さらに、第２層間絶縁膜上にアルミニウムなどの金
属からなる複数の第２配線層１５を形成する。 工程（１５）：工程（６）と同じ。 工程（１６）：工程（７）と同じ。 以上の工程において実施の形態１と同様に、開口部の形
成にはエッチング技術が使用され、配線層のパターニン
グにはリソグラフィ技術およびエッチング技術が使用さ
れ、配線層、層間絶縁膜およびコンタクトの形成にはＣ
ＶＤ等が使用される。
どの金属を充填することによりコンタクト３１を形成す
る。さらに、第２層間絶縁膜上にアルミニウムなどの金
属からなる複数の第２配線層１５を形成する。 工程（１５）：工程（６）と同じ。 工程（１６）：工程（７）と同じ。 以上の工程において実施の形態１と同様に、開口部の形
成にはエッチング技術が使用され、配線層のパターニン
グにはリソグラフィ技術およびエッチング技術が使用さ
れ、配線層、層間絶縁膜およびコンタクトの形成にはＣ
ＶＤ等が使用される。
【００４７】なお、コンタクト３１の代わりに、電極パ
ッド３ａの下面から埋め込み絶縁膜１１を貫通して半導
体基板１０に通じているコンタクトを設けてもよい。電
極パッド３ａ下にはコンタクト１６と併せて２つのコン
タクトが形成されることになる。その場合には、工程
（１３）の開口部形成は不要となり、工程（１６）にお
いて第３の層間絶縁膜から半導体基板１０へ通じる開口
部をさらに設け、その開口部に金属を充填すればよい。
ッド３ａの下面から埋め込み絶縁膜１１を貫通して半導
体基板１０に通じているコンタクトを設けてもよい。電
極パッド３ａ下にはコンタクト１６と併せて２つのコン
タクトが形成されることになる。その場合には、工程
（１３）の開口部形成は不要となり、工程（１６）にお
いて第３の層間絶縁膜から半導体基板１０へ通じる開口
部をさらに設け、その開口部に金属を充填すればよい。
【００４８】実施の形態３．図６および図７を参照して
実施の形態３の半導体装置である半導体チップ１を説明
する。実施の形態３において、半導体チップに集積され
た集積回路、電源電圧を受けるパッドと接地電圧を受け
るパッドとを含んだ複数の電極パッド、および集積回路
と電極パッドを接続する複数のバッファ回路の配置関係
は、図１のものと同一である。図６は、固定電位である
電源電圧を受ける電極パッド３ａ、およびバッファ領域
４付近を詳細に示した半導体チップ１の上面図である。
実施の形態３の半導体装置である半導体チップ１を説明
する。実施の形態３において、半導体チップに集積され
た集積回路、電源電圧を受けるパッドと接地電圧を受け
るパッドとを含んだ複数の電極パッド、および集積回路
と電極パッドを接続する複数のバッファ回路の配置関係
は、図１のものと同一である。図６は、固定電位である
電源電圧を受ける電極パッド３ａ、およびバッファ領域
４付近を詳細に示した半導体チップ１の上面図である。
【００４９】電極パッド３ａは第２配線層を介して内部
回路領域２内の集積回路に接続され、電源電圧を集積回
路に供給している。バッファ領域４は、複数の電極パッ
ド３にそれぞれ対向して設けられ、内部回路領域２の一
辺に沿って配列している複数のバッファ形成領域４０ａ
を含んでいる。電極パッド３ａ以外の電極パッドに対向
するバッファ形成領域４０内の各々にバッファ回路が形
成されている。バッファ回路の各々は第１配線層４５を
介して電極パッド３に接続されるとともに、第１配線層
４６を介して内部回路領域２内の集積回路に接続されて
いる。第１配線層４５、４６は層間絶縁膜内で第２配線
層よりも下層に形成されている。一方、電極パッド３ａ
に対向しているバッファ形成領域４０は、バッファ回路
が形成されていないダミーの領域である。バッファ回路
が形成されていないとは、バッファ回路自体が存在しな
い場合はもちろん、バッファ回路に含まれる複数のＭＯ
Ｓトランジスタのソース領域、ドレイン領域およびゲー
ト電極が設けられてもバッファ回路として機能しない場
合も含む。
回路領域２内の集積回路に接続され、電源電圧を集積回
路に供給している。バッファ領域４は、複数の電極パッ
ド３にそれぞれ対向して設けられ、内部回路領域２の一
辺に沿って配列している複数のバッファ形成領域４０ａ
を含んでいる。電極パッド３ａ以外の電極パッドに対向
するバッファ形成領域４０内の各々にバッファ回路が形
成されている。バッファ回路の各々は第１配線層４５を
介して電極パッド３に接続されるとともに、第１配線層
４６を介して内部回路領域２内の集積回路に接続されて
いる。第１配線層４５、４６は層間絶縁膜内で第２配線
層よりも下層に形成されている。一方、電極パッド３ａ
に対向しているバッファ形成領域４０は、バッファ回路
が形成されていないダミーの領域である。バッファ回路
が形成されていないとは、バッファ回路自体が存在しな
い場合はもちろん、バッファ回路に含まれる複数のＭＯ
Ｓトランジスタのソース領域、ドレイン領域およびゲー
ト電極が設けられてもバッファ回路として機能しない場
合も含む。
【００５０】電源パッド３ａに接続される第２配線層
は、内部回路領域２と図１にある４つのバッファ領域４
ａ〜４ｄとの間に設けられて領域２を取り囲む環状の部
分４２と、電極パッド３ａと環状の部分４２とを接続す
る直線状の部分４３と、環状の部分４２と内部回路領域
２とを接続する複数個の直線状の部分４４とを含んでい
る。
は、内部回路領域２と図１にある４つのバッファ領域４
ａ〜４ｄとの間に設けられて領域２を取り囲む環状の部
分４２と、電極パッド３ａと環状の部分４２とを接続す
る直線状の部分４３と、環状の部分４２と内部回路領域
２とを接続する複数個の直線状の部分４４とを含んでい
る。
【００５１】この実施の形態３において、埋め込み絶縁
膜を貫通し半導体基板と第２配線層とを接続する複数の
コンタクト４７ａ〜４７ｅが第２配線層下に形成されて
いる。特に、コンタクト４７ａ、４７ｂはバッファ形成
領域４０内であって第２配線層の部分４３の下、コンタ
クト４７ｃ〜４７ｅは第１配線層４６との交差部分を除
いた第２配線層の部分４４の下に形成されている。
膜を貫通し半導体基板と第２配線層とを接続する複数の
コンタクト４７ａ〜４７ｅが第２配線層下に形成されて
いる。特に、コンタクト４７ａ、４７ｂはバッファ形成
領域４０内であって第２配線層の部分４３の下、コンタ
クト４７ｃ〜４７ｅは第１配線層４６との交差部分を除
いた第２配線層の部分４４の下に形成されている。
【００５２】図７は、図６におけるＥ、Ｆ間の断面構造
を示している。層間絶縁膜１３内に第２配線層が形成さ
れ、コンタクト４７ａ、４７ｂは、第２配線層の部分４
３下から半導体層１２および埋め込み絶縁膜１１を貫通
して半導体基板１０に達するように形成され、第２配線
層と半導体基板１０とを電気的に接続する。環状の絶縁
層１８はコンタクト４７ａ、４７ｂを取り囲むように半
導体層１２と同層に設けられている。電極パッド３ａ下
から第２配線層の部分４３に通じるコンタクト４８が形
成され、電極パッド３ａと第２配線層とが電気的に接続
される。
を示している。層間絶縁膜１３内に第２配線層が形成さ
れ、コンタクト４７ａ、４７ｂは、第２配線層の部分４
３下から半導体層１２および埋め込み絶縁膜１１を貫通
して半導体基板１０に達するように形成され、第２配線
層と半導体基板１０とを電気的に接続する。環状の絶縁
層１８はコンタクト４７ａ、４７ｂを取り囲むように半
導体層１２と同層に設けられている。電極パッド３ａ下
から第２配線層の部分４３に通じるコンタクト４８が形
成され、電極パッド３ａと第２配線層とが電気的に接続
される。
【００５３】図６に示したコンタクト４７ｃ〜４７ｅも
また、第２配線層の部分４２の下から半導体層１２およ
び埋め込み絶縁膜１１を貫通して半導体基板１０に通じ
るように形成され、第２配線層と半導体基板１０とを電
気的に接続する。また、絶縁層１８と同様に、コンタク
ト４７ｃ〜４７ｅをそれぞれ取り囲む環状の絶縁層が半
導体層１２と同層に設けられている。
また、第２配線層の部分４２の下から半導体層１２およ
び埋め込み絶縁膜１１を貫通して半導体基板１０に通じ
るように形成され、第２配線層と半導体基板１０とを電
気的に接続する。また、絶縁層１８と同様に、コンタク
ト４７ｃ〜４７ｅをそれぞれ取り囲む環状の絶縁層が半
導体層１２と同層に設けられている。
【００５４】このように、内部回路領域２外の領域にあ
り、電極パッド３ａから内部回路領域２へ固定電位を供
給する第２配線層下には集積回路が構成されていないの
が通常であり、半導体チップにおいて本来未使用の部分
に半導体基板に固定電位を供給するためのコンタクト４
７ａ〜４７ｅを形成するため、半導体チップのチップ面
積を増大させずに済む。
り、電極パッド３ａから内部回路領域２へ固定電位を供
給する第２配線層下には集積回路が構成されていないの
が通常であり、半導体チップにおいて本来未使用の部分
に半導体基板に固定電位を供給するためのコンタクト４
７ａ〜４７ｅを形成するため、半導体チップのチップ面
積を増大させずに済む。
【００５５】特に、バッファ形成領域４０ａは、バッフ
ァ回路はもちろん他の回路は形成されていないため、コ
ンタクト４７ａ、４７ｂのように、第２配線層において
複数のバッファ回路の配列方向に対して隣接するバッフ
ァ回路と対向する部分（すなわち、バッファ形成領域４
０ａと重なっている部分）の下にコンタクトを形成する
ことも可能となる。また、バッファ形成領域４０内であ
れば任意の場所にコンタクトを配置することができる。
よって、第２配線層がバッファ形成領域４０内において
第２配線層の部分４３から分岐する枝分かれ部分をさら
に含むように第２配線層を形成し、さらに当該枝分かれ
部分の下から埋め込み絶縁膜を貫通して半導体基板に通
じるコンタクトを設けることも可能である。
ァ回路はもちろん他の回路は形成されていないため、コ
ンタクト４７ａ、４７ｂのように、第２配線層において
複数のバッファ回路の配列方向に対して隣接するバッフ
ァ回路と対向する部分（すなわち、バッファ形成領域４
０ａと重なっている部分）の下にコンタクトを形成する
ことも可能となる。また、バッファ形成領域４０内であ
れば任意の場所にコンタクトを配置することができる。
よって、第２配線層がバッファ形成領域４０内において
第２配線層の部分４３から分岐する枝分かれ部分をさら
に含むように第２配線層を形成し、さらに当該枝分かれ
部分の下から埋め込み絶縁膜を貫通して半導体基板に通
じるコンタクトを設けることも可能である。
【００５６】また図７において、半導体基板に接続する
コンタクトは第２配線層の部分４４下にも形成されても
よい。また、コンタクトを介して半導体基板と接続され
る配線層は層間絶縁膜内の第１配線層であってもよい。
また、電極パッド３ａが電源電圧でなく、接地電圧を受
けて集積回路に供給する電極パッドであってもよい。
コンタクトは第２配線層の部分４４下にも形成されても
よい。また、コンタクトを介して半導体基板と接続され
る配線層は層間絶縁膜内の第１配線層であってもよい。
また、電極パッド３ａが電源電圧でなく、接地電圧を受
けて集積回路に供給する電極パッドであってもよい。
【００５７】図７の半導体チップの製造方法を説明す
る。この半導体チップの製造方法は次の（２１）ないし
（２７）を含んでいる。 工程（２１）：工程（１）と同じ。ただし、開口部２０
および半導体層２１の形成される位置が相違している。 工程（２２）：半導体層１２上に第１層間絶縁膜を形成
する。このとき同時に開口部２０内にも絶縁材料が充填
されて絶縁層１８が形成される。さらに第１の層間絶縁
膜上の複数の第１配線層４５、４６を形成する。 工程（２３）：第１配線層および第１の層間絶縁膜を覆
うように第２の層間絶縁膜を形成する。次いで、第２の
層間絶縁膜、半導体層２１および埋め込み絶縁膜１１を
それぞれ貫通して半導体基板１０を開口する開口部を形
成する。開口部の形成後に、Ｐ＋イオンを開口部内に注
入してＰ＋領域１９を形成する。 工程（２４）：開口部内にタングステンなどの金属を充
填することによりコンタクト４７ａ〜４７ｅを形成す
る。さらに、第２層間絶縁膜上にアルミニウムなどの金
属からなる第２配線層（部分４２〜４４）を形成する。 工程（２５）：第２層間絶縁膜および第２配線層を覆う
ように第３層間絶縁膜を形成する。第１ないし第３の層
間絶縁膜が図７の層間絶縁膜１３となる。 工程（２６）：第３の層間絶縁膜に第２配線層を開口す
る開口部を形成する。 工程（２７）：この開口部内にアルミニウムなどの金属
のコンタクト４８を形成し、その後、コンタクト４８に
それぞれ接続する電極パッド３ａを形成する。以上の工
程において実施の形態１と同様に、開口部の形成にはエ
ッチング技術が使用され、配線層のパターニングにはリ
ソグラフィ技術およびエッチング技術が使用され、配線
層、層間絶縁膜およびコンタクトの形成にはＣＶＤ等が
使用される。 以上のとおり、実施の形態１ないし３において、集積回
路の形成された内部回路領域２およびバッファ領域３以
外の領域に固定電位を供給するための配線層、および、
この配線層における内部回路領域２およびバッファ領域
３以外の領域の部分から埋め込み絶縁膜を貫通して半導
体基板に通じるコンタクトを設けている。半導体基板に
固定電位を供給するコンタクトは半導体チップ内の集積
回路を設けていない未使用の部分に形成されるため、コ
ンタクトを形成するに当たりチップ面積を増加させな
い。
る。この半導体チップの製造方法は次の（２１）ないし
（２７）を含んでいる。 工程（２１）：工程（１）と同じ。ただし、開口部２０
および半導体層２１の形成される位置が相違している。 工程（２２）：半導体層１２上に第１層間絶縁膜を形成
する。このとき同時に開口部２０内にも絶縁材料が充填
されて絶縁層１８が形成される。さらに第１の層間絶縁
膜上の複数の第１配線層４５、４６を形成する。 工程（２３）：第１配線層および第１の層間絶縁膜を覆
うように第２の層間絶縁膜を形成する。次いで、第２の
層間絶縁膜、半導体層２１および埋め込み絶縁膜１１を
それぞれ貫通して半導体基板１０を開口する開口部を形
成する。開口部の形成後に、Ｐ＋イオンを開口部内に注
入してＰ＋領域１９を形成する。 工程（２４）：開口部内にタングステンなどの金属を充
填することによりコンタクト４７ａ〜４７ｅを形成す
る。さらに、第２層間絶縁膜上にアルミニウムなどの金
属からなる第２配線層（部分４２〜４４）を形成する。 工程（２５）：第２層間絶縁膜および第２配線層を覆う
ように第３層間絶縁膜を形成する。第１ないし第３の層
間絶縁膜が図７の層間絶縁膜１３となる。 工程（２６）：第３の層間絶縁膜に第２配線層を開口す
る開口部を形成する。 工程（２７）：この開口部内にアルミニウムなどの金属
のコンタクト４８を形成し、その後、コンタクト４８に
それぞれ接続する電極パッド３ａを形成する。以上の工
程において実施の形態１と同様に、開口部の形成にはエ
ッチング技術が使用され、配線層のパターニングにはリ
ソグラフィ技術およびエッチング技術が使用され、配線
層、層間絶縁膜およびコンタクトの形成にはＣＶＤ等が
使用される。 以上のとおり、実施の形態１ないし３において、集積回
路の形成された内部回路領域２およびバッファ領域３以
外の領域に固定電位を供給するための配線層、および、
この配線層における内部回路領域２およびバッファ領域
３以外の領域の部分から埋め込み絶縁膜を貫通して半導
体基板に通じるコンタクトを設けている。半導体基板に
固定電位を供給するコンタクトは半導体チップ内の集積
回路を設けていない未使用の部分に形成されるため、コ
ンタクトを形成するに当たりチップ面積を増加させな
い。
【００５８】実施の形態４．図８および図９を参照して
実施の形態４の半導体装置である半導体チップを説明す
る。図８は半導体チップ上に形成されたＭＯＳトランジ
スタの上面図であり、図９は図８におけるＧ、Ｈ間の断
面図である。この実施の形態においては、配線層５８か
らＭＯＳトランジスタのボディ領域５０に固定電位を供
給する半導体チップにおいて、その固定電位を半導体基
板１０へも供給する構成を示す。図において、ｐ型半導
体層であるボディ領域５０、およびボディ領域５０を挟
んで離間するｎ型半導体層であるソース領域５１、ドレ
イン領域５２、さらにボディ領域５０と電気的に接続さ
れるｐ型半導体層であるコンタクト領域５３とを含んだ
半導体層が埋め込み絶縁膜１１上にそれぞれ形成されて
いる。このボディ領域５０、ソース領域５１、ドレイン
領域５２およびコンタクト領域５３を取り囲むように絶
縁層５４、さらにその外側で絶縁層５４と接する半導体
層１２が埋め込み絶縁膜１１上にそれぞれ形成されてい
る。
実施の形態４の半導体装置である半導体チップを説明す
る。図８は半導体チップ上に形成されたＭＯＳトランジ
スタの上面図であり、図９は図８におけるＧ、Ｈ間の断
面図である。この実施の形態においては、配線層５８か
らＭＯＳトランジスタのボディ領域５０に固定電位を供
給する半導体チップにおいて、その固定電位を半導体基
板１０へも供給する構成を示す。図において、ｐ型半導
体層であるボディ領域５０、およびボディ領域５０を挟
んで離間するｎ型半導体層であるソース領域５１、ドレ
イン領域５２、さらにボディ領域５０と電気的に接続さ
れるｐ型半導体層であるコンタクト領域５３とを含んだ
半導体層が埋め込み絶縁膜１１上にそれぞれ形成されて
いる。このボディ領域５０、ソース領域５１、ドレイン
領域５２およびコンタクト領域５３を取り囲むように絶
縁層５４、さらにその外側で絶縁層５４と接する半導体
層１２が埋め込み絶縁膜１１上にそれぞれ形成されてい
る。
【００５９】ゲート酸化膜５６を介してゲート電極５７
が半導体層上に形成されている。ゲート電極５７はＴ字
形をなし、Ｔの横部分がコンタクト領域５３の一部と重
なり、Ｔの縦部分がボディ領域５０の全体と重なる。ゲ
ート電極５７の３つの端部は絶縁層５４上まで達してい
る。ボディ領域５０、ソース領域５１、ドレイン領域５
２、ゲート電極５４により一つのＭＯＳトランジスタが
構成される。
が半導体層上に形成されている。ゲート電極５７はＴ字
形をなし、Ｔの横部分がコンタクト領域５３の一部と重
なり、Ｔの縦部分がボディ領域５０の全体と重なる。ゲ
ート電極５７の３つの端部は絶縁層５４上まで達してい
る。ボディ領域５０、ソース領域５１、ドレイン領域５
２、ゲート電極５４により一つのＭＯＳトランジスタが
構成される。
【００６０】ソース領域５１、ドレイン領域５２、コン
タクト領域５３、絶縁層５４、ゲート電極５７および半
導体層１２上に層間絶縁膜１３が形成されている。配線
層５８は、層間絶縁膜１３内に形成されて固定電位を供
給する。ＭＯＳトランジスタがｎ型であるならば固定電
位は接地電圧であり、ｐ型ならば電源電圧である。これ
はボディ領域において衝突電離により生じるキャリアと
逆の電荷を引き抜く構成として一般的である。さらにコ
ンタクト５９は、配線層５８の下面から垂直方向に延び
埋め込み酸化膜１１を貫通して半導体基板１０に通じる
ように層間絶縁膜１３内に形成されると共に、コンタク
ト領域５３の端部に接している部分を有している。具体
的にコンタクト５９は垂直方向に直交した第１の面５９
ａで配線層５８の下面と接続し、第１の面と対向した第
２の面５９ｂで半導体基板１０の主面と接続し、そして
第１の面と対向した第３の面５９ｃでコンタクト領域５
３の上面と接続し、垂直方向に沿った側面の一部５９ｄ
でコンタクト領域５３の側面と接続する。よって固定電
位がコンタクト５９を介してＭＯＳトランジスタのボデ
ィ領域５０および半導体基板１０に供給される。
タクト領域５３、絶縁層５４、ゲート電極５７および半
導体層１２上に層間絶縁膜１３が形成されている。配線
層５８は、層間絶縁膜１３内に形成されて固定電位を供
給する。ＭＯＳトランジスタがｎ型であるならば固定電
位は接地電圧であり、ｐ型ならば電源電圧である。これ
はボディ領域において衝突電離により生じるキャリアと
逆の電荷を引き抜く構成として一般的である。さらにコ
ンタクト５９は、配線層５８の下面から垂直方向に延び
埋め込み酸化膜１１を貫通して半導体基板１０に通じる
ように層間絶縁膜１３内に形成されると共に、コンタク
ト領域５３の端部に接している部分を有している。具体
的にコンタクト５９は垂直方向に直交した第１の面５９
ａで配線層５８の下面と接続し、第１の面と対向した第
２の面５９ｂで半導体基板１０の主面と接続し、そして
第１の面と対向した第３の面５９ｃでコンタクト領域５
３の上面と接続し、垂直方向に沿った側面の一部５９ｄ
でコンタクト領域５３の側面と接続する。よって固定電
位がコンタクト５９を介してＭＯＳトランジスタのボデ
ィ領域５０および半導体基板１０に供給される。
【００６１】コンタクト５９は、半導体基板を固定電位
を供給するためのコンタクトとＭＯＳトランジスタのボ
ディ領域５０に固定電位を供給するためのコンタクトと
を共用するため、コンタクトの数を減らすことができ、
半導体チップのチップ面積を増大させないことに寄与す
る。
を供給するためのコンタクトとＭＯＳトランジスタのボ
ディ領域５０に固定電位を供給するためのコンタクトと
を共用するため、コンタクトの数を減らすことができ、
半導体チップのチップ面積を増大させないことに寄与す
る。
【００６２】次いで、図１０を用いてこの半導体チップ
の製造方法を説明する。ここでは図８におけるトランジ
スタとしてｎ型ＭＯＳトランジスタを作製する例を示
す。この製造方法は次の（３１）ないし（３６）の工程
を含んでいる。 工程（３１）：図１０ａにおいて、ｐ型の半導体基板１
０、この半導体基板１０の上に形成された埋め込み絶縁
膜１１およびこの埋め込み絶縁膜１１上に形成されたｐ
型半導体層１２からなるウェハを用意し、半導体層１２
を選択的にエッチング除去して開口部６０を形成する。
この開口部６０は上面から見て環状に形成され、その内
側に矩形状の半導体層６１を残している。なお、図の断
面において２つの開口部分が形成されるが、その一方の
開口幅を他方の開口幅より広くしている。これは幅の広
い側の開口部分内に充填される絶縁層の一部が後の工程
でエッチング除去されるため、その除去される分を補う
ためである。
の製造方法を説明する。ここでは図８におけるトランジ
スタとしてｎ型ＭＯＳトランジスタを作製する例を示
す。この製造方法は次の（３１）ないし（３６）の工程
を含んでいる。 工程（３１）：図１０ａにおいて、ｐ型の半導体基板１
０、この半導体基板１０の上に形成された埋め込み絶縁
膜１１およびこの埋め込み絶縁膜１１上に形成されたｐ
型半導体層１２からなるウェハを用意し、半導体層１２
を選択的にエッチング除去して開口部６０を形成する。
この開口部６０は上面から見て環状に形成され、その内
側に矩形状の半導体層６１を残している。なお、図の断
面において２つの開口部分が形成されるが、その一方の
開口幅を他方の開口幅より広くしている。これは幅の広
い側の開口部分内に充填される絶縁層の一部が後の工程
でエッチング除去されるため、その除去される分を補う
ためである。
【００６３】工程（３２）：図１０ｂにおいて、開口部
６０内にＳｉＯ2を充填して絶縁層５４を形成する。次
いで、所定のマスク処理を施した後に半導体層６１内に
ｎ型イオンを注入あるいは拡散して、離間して相対向す
るソース領域５１、ドレイン領域５２を形成する。ｎ型
イオンの注入あるいは拡散されなかった部分がｐ型のコ
ンタクト領域５３とボディ領域５２となる。また所定の
マスク処理を施した後にｐ＋イオンを注入してコンタク
ト領域５３を形成してもよい。このときボディ領域５２
に比べコンタクト領域５３の不純物濃度が高くなり、コ
ンタクト５９とボディ領域５２との電気的接続が良好と
なる。 工程（３３）：ボディ領域５０、コンタクト領域５３お
よび絶縁層５４上にゲート酸化膜５６を形成し、さらに
ゲート酸化膜５６の上にゲート電極５７を形成する。
６０内にＳｉＯ2を充填して絶縁層５４を形成する。次
いで、所定のマスク処理を施した後に半導体層６１内に
ｎ型イオンを注入あるいは拡散して、離間して相対向す
るソース領域５１、ドレイン領域５２を形成する。ｎ型
イオンの注入あるいは拡散されなかった部分がｐ型のコ
ンタクト領域５３とボディ領域５２となる。また所定の
マスク処理を施した後にｐ＋イオンを注入してコンタク
ト領域５３を形成してもよい。このときボディ領域５２
に比べコンタクト領域５３の不純物濃度が高くなり、コ
ンタクト５９とボディ領域５２との電気的接続が良好と
なる。 工程（３３）：ボディ領域５０、コンタクト領域５３お
よび絶縁層５４上にゲート酸化膜５６を形成し、さらに
ゲート酸化膜５６の上にゲート電極５７を形成する。
【００６４】工程（３４）：図１０ｃにおいて、第１の
層間絶縁膜６２を形成した後、エッチングにより開口断
面が絶縁層５４とコンタクト領域５３との境界を含む位
置に開口部６３を形成する。使用されるエッチャント
は、絶縁材料だけを選択的にエッチングするものが選ば
れる。開口部６３内に絶縁層５４の一部とコンタクト領
域５３の一部とを露出させた後でもさらにエッチングを
続ける。そして図１０ｄのように、開口部６３内に半導
体基板１０を露出させる。このとき、半導体材料である
コンタクト領域５３はこのエッチング工程では何等除去
されない。
層間絶縁膜６２を形成した後、エッチングにより開口断
面が絶縁層５４とコンタクト領域５３との境界を含む位
置に開口部６３を形成する。使用されるエッチャント
は、絶縁材料だけを選択的にエッチングするものが選ば
れる。開口部６３内に絶縁層５４の一部とコンタクト領
域５３の一部とを露出させた後でもさらにエッチングを
続ける。そして図１０ｄのように、開口部６３内に半導
体基板１０を露出させる。このとき、半導体材料である
コンタクト領域５３はこのエッチング工程では何等除去
されない。
【００６５】工程（３５）：図１０ｅにおいて、開口部
６３内にタングステンなどの金属を充填してコンタクト
５９を形成する。さらに第１の層間絶縁膜６２上にコン
タクト５９と接続するアルミニウムなどの金属からなる
配線層５８を形成する。 工程（３６）：さらに第１の層間絶縁膜６２および配線
層５８を覆うように第２の層間絶縁膜、この第２の層間
絶縁膜上に第２配線層をそれぞれ形成して多層配線構造
とする。 以上の工程において、開口部の形成にはエッチング技術
が使用され、配線層のパターニングにはリソグラフィ技
術およびエッチング技術が使用され、配線層、層間絶縁
膜およびコンタクトの形成にはＣＶＤ等が使用される。
６３内にタングステンなどの金属を充填してコンタクト
５９を形成する。さらに第１の層間絶縁膜６２上にコン
タクト５９と接続するアルミニウムなどの金属からなる
配線層５８を形成する。 工程（３６）：さらに第１の層間絶縁膜６２および配線
層５８を覆うように第２の層間絶縁膜、この第２の層間
絶縁膜上に第２配線層をそれぞれ形成して多層配線構造
とする。 以上の工程において、開口部の形成にはエッチング技術
が使用され、配線層のパターニングにはリソグラフィ技
術およびエッチング技術が使用され、配線層、層間絶縁
膜およびコンタクトの形成にはＣＶＤ等が使用される。
【００６６】この製造方法において、コンタクト５９を
形成するための開口部６３は、その開口断面が絶縁層５
４とコンタクト領域５３との境界を含む位置に設けたこ
とにより、１枚のマスクを使って絶縁材料を選択的に除
去するエッチャントによりエッチング処理するだけで半
導体基板１０とコンタクト領域５３とを露出させること
ができる。複数種類のエッチャントを用いる必要もな
く、複数枚のマスクを用いる必要もないので、半導体チ
ップの製造コストを抑えることができる。
形成するための開口部６３は、その開口断面が絶縁層５
４とコンタクト領域５３との境界を含む位置に設けたこ
とにより、１枚のマスクを使って絶縁材料を選択的に除
去するエッチャントによりエッチング処理するだけで半
導体基板１０とコンタクト領域５３とを露出させること
ができる。複数種類のエッチャントを用いる必要もな
く、複数枚のマスクを用いる必要もないので、半導体チ
ップの製造コストを抑えることができる。
【００６７】また、この製造方法により形成されたコン
タクト５９は、第３の面５９ｃと側面の一部５９ｄとで
コンタクト領域５３に接続されるように構成されるの
で、コンタクト領域５３との接続面が大きくなる。よっ
てコンタクト領域５３を介してコンタクト５９とボディ
領域５０との電気的接続は良好になる。
タクト５９は、第３の面５９ｃと側面の一部５９ｄとで
コンタクト領域５３に接続されるように構成されるの
で、コンタクト領域５３との接続面が大きくなる。よっ
てコンタクト領域５３を介してコンタクト５９とボディ
領域５０との電気的接続は良好になる。
【００６８】図１１にこの実施の形態の変形例を示す。
図１１ａ、ｂはそれぞれ上面図およびそのＧ’および
Ｈ’間の断面図である。この変形例ではコンタクト５９
をコンタクト領域５３内に配置するように形成する点で
図８、９のものと相違している。この場合、コンタクト
５９が充填される開口部はコンタクト領域５３を貫通し
て設けられる。そしてコンタクト５９はその側面の周り
がコンタクト領域５３で覆われるようにコンタクト領域
５３と接続される。従ってこの変形例に係る半導体チッ
プの製造方法は、上記工程（３３）において、マスクは
１枚で済むが、コンタクト領域５３をストッパーとして
絶縁材料の選択エッチングにより第１の層間絶縁膜の一
部を除去する工程、埋め込み絶縁膜１１をストッパーと
して半導体材料を選択エッチングすることによりコンタ
クト領域５３の一部を除去する工程、さらに半導体基板
１０をストッパーとして絶縁材料の選択エッチングによ
り埋め込み絶縁膜１１の一部を除去する工程により開口
部を形成する必要がある。又は、絶縁材料および半導体
材料の両方を除去するエッチャントを用いてエッチング
処理を行い、半導体基板１０に開口が達する時点でエッ
チングを止めるように時間調整してもよい。
図１１ａ、ｂはそれぞれ上面図およびそのＧ’および
Ｈ’間の断面図である。この変形例ではコンタクト５９
をコンタクト領域５３内に配置するように形成する点で
図８、９のものと相違している。この場合、コンタクト
５９が充填される開口部はコンタクト領域５３を貫通し
て設けられる。そしてコンタクト５９はその側面の周り
がコンタクト領域５３で覆われるようにコンタクト領域
５３と接続される。従ってこの変形例に係る半導体チッ
プの製造方法は、上記工程（３３）において、マスクは
１枚で済むが、コンタクト領域５３をストッパーとして
絶縁材料の選択エッチングにより第１の層間絶縁膜の一
部を除去する工程、埋め込み絶縁膜１１をストッパーと
して半導体材料を選択エッチングすることによりコンタ
クト領域５３の一部を除去する工程、さらに半導体基板
１０をストッパーとして絶縁材料の選択エッチングによ
り埋め込み絶縁膜１１の一部を除去する工程により開口
部を形成する必要がある。又は、絶縁材料および半導体
材料の両方を除去するエッチャントを用いてエッチング
処理を行い、半導体基板１０に開口が達する時点でエッ
チングを止めるように時間調整してもよい。
【００６９】実施の形態５．図１２および図１３を参照
して実施の形態５の半導体装置である半導体チップを説
明する。図１２は半導体チップ上に形成されたＭＯＳト
ランジスタの上面図であり、図１３は図１２における
Ｉ、Ｊ間の断面図である。この実施の形態では、配線層
５８からＭＯＳトランジスタのソース領域５１に固定電
位を供給する半導体チップにおいて、その固定電位を半
導体基板１０にも供給する構成を示す。
して実施の形態５の半導体装置である半導体チップを説
明する。図１２は半導体チップ上に形成されたＭＯＳト
ランジスタの上面図であり、図１３は図１２における
Ｉ、Ｊ間の断面図である。この実施の形態では、配線層
５８からＭＯＳトランジスタのソース領域５１に固定電
位を供給する半導体チップにおいて、その固定電位を半
導体基板１０にも供給する構成を示す。
【００７０】図において、図８に示されたコンタクト領
域５３は存在せず、絶縁層５４はソース領域５１、ドレ
イン領域５２およびその間に挟まれたボディ領域５０を
取り囲むように形成されている。そしてゲート電極５７
はボディ領域５０と重なっており、２つの端部は絶縁層
５４の上まで達している。
域５３は存在せず、絶縁層５４はソース領域５１、ドレ
イン領域５２およびその間に挟まれたボディ領域５０を
取り囲むように形成されている。そしてゲート電極５７
はボディ領域５０と重なっており、２つの端部は絶縁層
５４の上まで達している。
【００７１】配線層５８によりソース領域５１へ供給さ
れる固定電位は、ＭＯＳトランジスタがｎ型であるなら
ば接地電圧ＧＮＤであり、ｐ型ならば電源電圧ＶＤＤで
ある。これはインバータ、ＮＡＮＤ、ＮＯＲ等の種々の
論理回路において一般的に見られる。コンタクト５９
は、配線層５８の下面から垂直方向に延び、埋め込み酸
化膜１１を貫通して半導体基板１０に通じるように層間
絶縁膜１３内に形成されると共に、ソース領域５１の端
部に接している部分を有する。具体的にコンタクト５９
は第１の面５９ａで配線層５８の下面と接続し、第２の
面５９ｂで半導体基板１０の主面と接続し、そして第３
の面５９ｃでソース領域５３の上面と接続し、側面の一
部５９ｄでソース領域５３の側面と接続する。よって、
固定電位がコンタクト５９を介してＭＯＳトランジスタ
のソース領域５０および半導体基板１０に供給される。
れる固定電位は、ＭＯＳトランジスタがｎ型であるなら
ば接地電圧ＧＮＤであり、ｐ型ならば電源電圧ＶＤＤで
ある。これはインバータ、ＮＡＮＤ、ＮＯＲ等の種々の
論理回路において一般的に見られる。コンタクト５９
は、配線層５８の下面から垂直方向に延び、埋め込み酸
化膜１１を貫通して半導体基板１０に通じるように層間
絶縁膜１３内に形成されると共に、ソース領域５１の端
部に接している部分を有する。具体的にコンタクト５９
は第１の面５９ａで配線層５８の下面と接続し、第２の
面５９ｂで半導体基板１０の主面と接続し、そして第３
の面５９ｃでソース領域５３の上面と接続し、側面の一
部５９ｄでソース領域５３の側面と接続する。よって、
固定電位がコンタクト５９を介してＭＯＳトランジスタ
のソース領域５０および半導体基板１０に供給される。
【００７２】コンタクト５９は、半導体基板を固定電位
を供給するためのコンタクトとＭＯＳトランジスタのソ
ース領域５０に固定電位を供給するためのコンタクトと
を共用するため、コンタクトの数を減らすことができ、
半導体チップのチップ面積を増大させないことに寄与す
る。
を供給するためのコンタクトとＭＯＳトランジスタのソ
ース領域５０に固定電位を供給するためのコンタクトと
を共用するため、コンタクトの数を減らすことができ、
半導体チップのチップ面積を増大させないことに寄与す
る。
【００７３】次いで、この半導体チップの製造方法を説
明する。ここでも図１２におけるトランジスタとしてｎ
型ＭＯＳトランジスタを作製する例を示す。この製造方
法は次の（４１）ないし（４６）の工程を含んでいる。 工程（４１）：工程（３１）と同じ。 工程（４２）：工程（３２）と同じ。ただしコンタクト
領域５３は存在しない。 工程（４３）：工程（３３）と同じ。ただしゲート電極
５７の形状は異なる。 工程（４４）：工程（３４）と同じ。ここでは、開口断
面が絶縁層５４とソース領域５１との境界を含む位置に
開口部６３が形成される。開口部６３からソース領域５
１の一部と半導体基板１０とが露出するまでエッチング
除去する。 工程（４５）：工程（３５）と同じ。 工程（４６）：工程（３６）と同じ。
明する。ここでも図１２におけるトランジスタとしてｎ
型ＭＯＳトランジスタを作製する例を示す。この製造方
法は次の（４１）ないし（４６）の工程を含んでいる。 工程（４１）：工程（３１）と同じ。 工程（４２）：工程（３２）と同じ。ただしコンタクト
領域５３は存在しない。 工程（４３）：工程（３３）と同じ。ただしゲート電極
５７の形状は異なる。 工程（４４）：工程（３４）と同じ。ここでは、開口断
面が絶縁層５４とソース領域５１との境界を含む位置に
開口部６３が形成される。開口部６３からソース領域５
１の一部と半導体基板１０とが露出するまでエッチング
除去する。 工程（４５）：工程（３５）と同じ。 工程（４６）：工程（３６）と同じ。
【００７４】この製造方法においても、実施の形態４と
同様にコンタクト５９を形成するための開口部６３は１
枚のマスクを使った１種類のエッチャントによるエッチ
ング除去で形成されるため、半導体チップの製造コスト
を抑えることができる。また、コンタクト５９は、第３
の面５９ｃと側面の一部５９ｄとでソース領域５３に接
続されるためソース領域５１との接続面が大きくなり、
よってコンタクト５９とソース領域５１との電気的接続
は良好になる。
同様にコンタクト５９を形成するための開口部６３は１
枚のマスクを使った１種類のエッチャントによるエッチ
ング除去で形成されるため、半導体チップの製造コスト
を抑えることができる。また、コンタクト５９は、第３
の面５９ｃと側面の一部５９ｄとでソース領域５３に接
続されるためソース領域５１との接続面が大きくなり、
よってコンタクト５９とソース領域５１との電気的接続
は良好になる。
【００７５】図１４にこの実施の形態の変形例を示す。
図１４ａ、ｂはそれぞれ上面図およびそのＩ’および
Ｊ’間の断面図である。この変形例ではコンタクト５９
をソース領域５１内に配置するように形成する点で図１
２のものと相違している。この場合、コンタクト５９が
充填される開口部はソース領域５１を貫通して設けられ
る。そしてコンタクト５９はその側面の周りがソース領
域５１で覆われるようにソース領域５１と接続される。
開口部を形成する工程は、図１１のものと同じである。
図１４ａ、ｂはそれぞれ上面図およびそのＩ’および
Ｊ’間の断面図である。この変形例ではコンタクト５９
をソース領域５１内に配置するように形成する点で図１
２のものと相違している。この場合、コンタクト５９が
充填される開口部はソース領域５１を貫通して設けられ
る。そしてコンタクト５９はその側面の周りがソース領
域５１で覆われるようにソース領域５１と接続される。
開口部を形成する工程は、図１１のものと同じである。
【００７６】実施の形態６．図１５および図１６を参照
して実施の形態４の半導体装置である半導体チップを説
明する。図１５は半導体チップ上に形成されたＭＯＳト
ランジスタの上面図であり、図１６は図１５における
Ｋ、Ｌ間の断面図である。この実施の形態では、配線層
５８からＭＯＳトランジスタのゲート電極５７に固定電
位を供給する半導体チップにおいて、その固定電位を半
導体基板１０へも供給する構成を示す。ゲート電極５７
に固定電位を供給することは、ゲートアレイ等で見られ
るゲート分離、又はＭＯＳトランジスタを負荷抵抗素子
として用いた場合で一般に知られている。
して実施の形態４の半導体装置である半導体チップを説
明する。図１５は半導体チップ上に形成されたＭＯＳト
ランジスタの上面図であり、図１６は図１５における
Ｋ、Ｌ間の断面図である。この実施の形態では、配線層
５８からＭＯＳトランジスタのゲート電極５７に固定電
位を供給する半導体チップにおいて、その固定電位を半
導体基板１０へも供給する構成を示す。ゲート電極５７
に固定電位を供給することは、ゲートアレイ等で見られ
るゲート分離、又はＭＯＳトランジスタを負荷抵抗素子
として用いた場合で一般に知られている。
【００７７】図において、図８に示されたコンタクト領
域５３は存在せず、絶縁層５４はソース領域５１、ドレ
イン領域５２およびその間に挟まれたボディ領域５０を
取り囲むように形成されている。そしてゲート電極５７
はボディ領域５０と重なっており、２つの端部は絶縁層
５４の上まで達している。
域５３は存在せず、絶縁層５４はソース領域５１、ドレ
イン領域５２およびその間に挟まれたボディ領域５０を
取り囲むように形成されている。そしてゲート電極５７
はボディ領域５０と重なっており、２つの端部は絶縁層
５４の上まで達している。
【００７８】コンタクト５９は、配線層５８の下面から
垂直方向に延び、埋め込み酸化膜１１を貫通して半導体
基板１０に通じるように層間絶縁膜１３内に形成され、
ゲート電極５７の一つの端部に接している部分を有す
る。具体的にコンタクト５９は第１の面５９ａで配線層
５８の下面と接続し、第２の面５９ｂで半導体基板１０
の主面と接続し、そして第３の面５９ｃでゲート電極５
７の上面と接続し、側面の一部５９ｄでゲート電極５７
の側面と接続する。さらに、コンタクト５９の側面の周
りを絶縁層５４で覆い、ボディ領域５０に接しないよう
にする必要がある。よって、固定電位がコンタクト５９
を介してＭＯＳトランジスタのゲート電極５７および半
導体基板１０に供給される。
垂直方向に延び、埋め込み酸化膜１１を貫通して半導体
基板１０に通じるように層間絶縁膜１３内に形成され、
ゲート電極５７の一つの端部に接している部分を有す
る。具体的にコンタクト５９は第１の面５９ａで配線層
５８の下面と接続し、第２の面５９ｂで半導体基板１０
の主面と接続し、そして第３の面５９ｃでゲート電極５
７の上面と接続し、側面の一部５９ｄでゲート電極５７
の側面と接続する。さらに、コンタクト５９の側面の周
りを絶縁層５４で覆い、ボディ領域５０に接しないよう
にする必要がある。よって、固定電位がコンタクト５９
を介してＭＯＳトランジスタのゲート電極５７および半
導体基板１０に供給される。
【００７９】このようにコンタクト５９は、半導基板に
固定電位を供給するコンタクトとＭＯＳトランジスタの
ソース領域５０に固定電位を供給するためのコンタクト
とを共用するため、コンタクトの形成にあたり、半導体
チップのチップ面積を増大させずに済む。
固定電位を供給するコンタクトとＭＯＳトランジスタの
ソース領域５０に固定電位を供給するためのコンタクト
とを共用するため、コンタクトの形成にあたり、半導体
チップのチップ面積を増大させずに済む。
【００８０】次いで、図１９を用いてこの半導体チップ
の製造方法を説明する。ここでも図１５におけるトラン
ジスタはｎ型ＭＯＳトランジスタである例を示す。この
製造方法は次の（５１）ないし（５５）の工程を含んで
いる。 工程（５１）：図１９ａにおいて、ｐ型の半導体基板１
０、この半導体基板１０の上に形成された埋め込み絶縁
膜１１およびこの埋め込み絶縁膜１１上に形成されたｐ
型半導体層１２からなるウェハを用意し、半導体層１２
を選択的にエッチング除去して開口部６０を形成する。
この開口部６０は上面から見て環状に形成され、その内
側に矩形状の半導体層６１を残している。ここでも断面
から見て２つの開口部分が形成されるが、その一方の開
口幅を他方の開口幅より広くしている。これは幅の広い
側の開口部分内に充填される絶縁層の一部が後の工程で
エッチング除去されるため、その除去される分を補うた
めである。 工程（５２）：図１９ｂにおいて、開口部６０内にＳｉ
Ｏ2を充填して絶縁層５４を形成する。次いで、所定の
マスク処理を施した後に半導体層６１内にｎ型イオンを
注入あるいは拡散して、離間して相対向するソース領域
５１、ドレイン領域５２を形成する。ｎ型イオンの注入
あるいは拡散されなかった部分がｐ型のボディ領域５２
となる。さらに、ボディ領域５０および絶縁層５４上に
ゲート酸化膜５６を形成し、さらにゲート酸化膜５６の
上にゲート電極５７を形成する。ゲート電極５７はその
両端は絶縁層５４に位置している直線形状である。 工程（５３）：図１９ｃにおいて、ゲート電極５７、絶
縁層５４および半導体層１２上に第１の層間絶縁膜６２
を形成する。そしてエッチングにより開口断面がゲート
電極５７の一端を含む位置に海溝部６３を形成する。使
用されるエッチャントは、絶縁材料だけを選択的にエッ
チングするものが選ばれる。開口部６３内にゲート電極
５７の一部を露出させた後でもさらにエッチングを続け
る。そして図１９ｃのように、開口部６３内に半導体基
板１０を露出させる。このとき、露出したゲート電極５
７の一部がストッパとなってゲート電極５７の下の部分
は除去されない。そして、開口部６３の断面におけるゲ
ート電極５７以外の領域から半導体基板１０までの間の
部分はすべて絶縁材料であるため除去される。 工程（５４）：図１９ｄにおける開口部６３内にタング
ステンなどの金属を充填してコンタクト５９を形成す
る。ここで開口部６３は絶縁層５４を貫通するように形
成されたので、コンタクト５９は半導体層１２およびボ
ディ領域５０には電気的に接続されない。さらに第１の
層間絶縁膜６２上にコンタクト５９と接続するアルミニ
ウムなどの金属からなる配線層５８を形成する。 工程（５５）：さらに第１の層間絶縁膜６２および配線
層５８を覆うように第２の層間絶縁膜、この第２の層間
絶縁膜上に第２配線層をそれぞれ形成して多層配線構造
とする。 以上の工程において、開口部の形成にはエッチング技術
が使用され、配線層のパターニングにはリソグラフィ技
術およびエッチング技術が使用され、配線層、層間絶縁
膜およびコンタクトの形成にはＣＶＤ等が使用される。
の製造方法を説明する。ここでも図１５におけるトラン
ジスタはｎ型ＭＯＳトランジスタである例を示す。この
製造方法は次の（５１）ないし（５５）の工程を含んで
いる。 工程（５１）：図１９ａにおいて、ｐ型の半導体基板１
０、この半導体基板１０の上に形成された埋め込み絶縁
膜１１およびこの埋め込み絶縁膜１１上に形成されたｐ
型半導体層１２からなるウェハを用意し、半導体層１２
を選択的にエッチング除去して開口部６０を形成する。
この開口部６０は上面から見て環状に形成され、その内
側に矩形状の半導体層６１を残している。ここでも断面
から見て２つの開口部分が形成されるが、その一方の開
口幅を他方の開口幅より広くしている。これは幅の広い
側の開口部分内に充填される絶縁層の一部が後の工程で
エッチング除去されるため、その除去される分を補うた
めである。 工程（５２）：図１９ｂにおいて、開口部６０内にＳｉ
Ｏ2を充填して絶縁層５４を形成する。次いで、所定の
マスク処理を施した後に半導体層６１内にｎ型イオンを
注入あるいは拡散して、離間して相対向するソース領域
５１、ドレイン領域５２を形成する。ｎ型イオンの注入
あるいは拡散されなかった部分がｐ型のボディ領域５２
となる。さらに、ボディ領域５０および絶縁層５４上に
ゲート酸化膜５６を形成し、さらにゲート酸化膜５６の
上にゲート電極５７を形成する。ゲート電極５７はその
両端は絶縁層５４に位置している直線形状である。 工程（５３）：図１９ｃにおいて、ゲート電極５７、絶
縁層５４および半導体層１２上に第１の層間絶縁膜６２
を形成する。そしてエッチングにより開口断面がゲート
電極５７の一端を含む位置に海溝部６３を形成する。使
用されるエッチャントは、絶縁材料だけを選択的にエッ
チングするものが選ばれる。開口部６３内にゲート電極
５７の一部を露出させた後でもさらにエッチングを続け
る。そして図１９ｃのように、開口部６３内に半導体基
板１０を露出させる。このとき、露出したゲート電極５
７の一部がストッパとなってゲート電極５７の下の部分
は除去されない。そして、開口部６３の断面におけるゲ
ート電極５７以外の領域から半導体基板１０までの間の
部分はすべて絶縁材料であるため除去される。 工程（５４）：図１９ｄにおける開口部６３内にタング
ステンなどの金属を充填してコンタクト５９を形成す
る。ここで開口部６３は絶縁層５４を貫通するように形
成されたので、コンタクト５９は半導体層１２およびボ
ディ領域５０には電気的に接続されない。さらに第１の
層間絶縁膜６２上にコンタクト５９と接続するアルミニ
ウムなどの金属からなる配線層５８を形成する。 工程（５５）：さらに第１の層間絶縁膜６２および配線
層５８を覆うように第２の層間絶縁膜、この第２の層間
絶縁膜上に第２配線層をそれぞれ形成して多層配線構造
とする。 以上の工程において、開口部の形成にはエッチング技術
が使用され、配線層のパターニングにはリソグラフィ技
術およびエッチング技術が使用され、配線層、層間絶縁
膜およびコンタクトの形成にはＣＶＤ等が使用される。
【００８１】この製造方法においても、実施の形態４と
同様にコンタクト５９を形成するための開口部６３は１
枚のマスクを使った１種類のエッチャントによるエッチ
ング除去で形成されるため、半導体チップの製造コスト
を抑えることができる。また、ゲート電極５７における
コンタクト５９と接する側の端部をボディ領域５０と絶
縁層５４との境界の位置から突出させて、絶縁層５４と
重なる位置まで形成したので、コンタクト５９はボディ
領域５０に接続されない。また、コンタクト５９は、第
３の面５９ｃと側面の一部５９ｄとでゲート電極５７に
接続されるためゲート電極５７との接続面が大きくな
り、よってコンタクト５９とゲート電極５７との電気的
接続は良好になる。
同様にコンタクト５９を形成するための開口部６３は１
枚のマスクを使った１種類のエッチャントによるエッチ
ング除去で形成されるため、半導体チップの製造コスト
を抑えることができる。また、ゲート電極５７における
コンタクト５９と接する側の端部をボディ領域５０と絶
縁層５４との境界の位置から突出させて、絶縁層５４と
重なる位置まで形成したので、コンタクト５９はボディ
領域５０に接続されない。また、コンタクト５９は、第
３の面５９ｃと側面の一部５９ｄとでゲート電極５７に
接続されるためゲート電極５７との接続面が大きくな
り、よってコンタクト５９とゲート電極５７との電気的
接続は良好になる。
【００８２】また、図１１、図１４のそれぞれ変形例と
類似させて、コンタクト５９をゲート電極５７内に配置
するように形成させてもよい。この場合、コンタクト５
９が充填される開口部はゲート電極５７を貫通して設け
られる。コンタクト５９はその側面の周りがゲート電極
５７で覆われるようにゲート電極５７と接続される。
類似させて、コンタクト５９をゲート電極５７内に配置
するように形成させてもよい。この場合、コンタクト５
９が充填される開口部はゲート電極５７を貫通して設け
られる。コンタクト５９はその側面の周りがゲート電極
５７で覆われるようにゲート電極５７と接続される。
【００８３】実施の形態７．図１７を参照して、この実
施の形態におけるＳＯＩ構造を有する基板の製造方法を
説明する。この製造方法は、次の(６１)から（６３）の
工程を含む。工程（６１）：ｐ型半導体ウェハ１００の
主面全体にアクセプタとなるＰ＋イオンを注入または拡
散して、ウェハ１００主面から所定の深さまでの領域１
０１におけるアクセプタ濃度をウェハ１００自身のもの
より高くしておく（図１７ａ）。
施の形態におけるＳＯＩ構造を有する基板の製造方法を
説明する。この製造方法は、次の(６１)から（６３）の
工程を含む。工程（６１）：ｐ型半導体ウェハ１００の
主面全体にアクセプタとなるＰ＋イオンを注入または拡
散して、ウェハ１００主面から所定の深さまでの領域１
０１におけるアクセプタ濃度をウェハ１００自身のもの
より高くしておく（図１７ａ）。
【００８４】工程（６２）：予めｐ型半導体ウェハ１０
２の主面を酸化して、主面から所定の深さまでを酸化さ
れた領域１０３をウェハ１０２に形成しておく。そして
ウェハ１００における領域１０１の形成面とウェハ１０
２における領域１０３の形成面とを密着させてアニール
処理を行うことにより、領域１０２と領域１０３とを貼
り合わせる（図１７ｂ）。
２の主面を酸化して、主面から所定の深さまでを酸化さ
れた領域１０３をウェハ１０２に形成しておく。そして
ウェハ１００における領域１０１の形成面とウェハ１０
２における領域１０３の形成面とを密着させてアニール
処理を行うことにより、領域１０２と領域１０３とを貼
り合わせる（図１７ｂ）。
【００８５】工程（６３）：機械的研磨又は化学的研磨
により領域１０３の形成面と対向する裏面からウェハ１
０２を削って、所定の厚みの半導体層１０４を残す（図
１７ｃ）。この工程１ないし工程３により得られたウェ
ハはＳＯＩ構造を有したウェハとなる。ｐ型半導体ウェ
ハ１０１、酸化された領域１０３およびｐ型の半導体層
１０４が、ＳＯＩ構造のそれぞれ半導体基板、埋め込み
絶縁膜および半導体層である。
により領域１０３の形成面と対向する裏面からウェハ１
０２を削って、所定の厚みの半導体層１０４を残す（図
１７ｃ）。この工程１ないし工程３により得られたウェ
ハはＳＯＩ構造を有したウェハとなる。ｐ型半導体ウェ
ハ１０１、酸化された領域１０３およびｐ型の半導体層
１０４が、ＳＯＩ構造のそれぞれ半導体基板、埋め込み
絶縁膜および半導体層である。
【００８６】このＳＯＩ構造を有したウェハ上に集積回
路を搭載した半導体装置において埋め込み絶縁膜を貫通
してコンタクトを半導体基板に電気的に接続させる場
合、さらに、半導体層を使って集積回路を構成する半導
体素子を形成した後に層間絶縁膜を半導体素子を覆うよ
うに形成する工程、層間絶縁膜に埋め込み絶縁膜を貫通
してコンタクトを開口する開口部を層間絶縁膜に形成す
る工程、この開口部内にコンタクトとなるポリシリコン
を充填する工程を行う。開口部をいかなる場所に設けよ
うと半導体基板においてアクセプタの濃度が高い領域が
開口される。従って、コンタクトはアクセプタの高濃度
領域に接続されて半導体基板におけるコンタクトとの接
続面が低抵抗とすることができ、基板の電位の固定を容
易にする。
路を搭載した半導体装置において埋め込み絶縁膜を貫通
してコンタクトを半導体基板に電気的に接続させる場
合、さらに、半導体層を使って集積回路を構成する半導
体素子を形成した後に層間絶縁膜を半導体素子を覆うよ
うに形成する工程、層間絶縁膜に埋め込み絶縁膜を貫通
してコンタクトを開口する開口部を層間絶縁膜に形成す
る工程、この開口部内にコンタクトとなるポリシリコン
を充填する工程を行う。開口部をいかなる場所に設けよ
うと半導体基板においてアクセプタの濃度が高い領域が
開口される。従って、コンタクトはアクセプタの高濃度
領域に接続されて半導体基板におけるコンタクトとの接
続面が低抵抗とすることができ、基板の電位の固定を容
易にする。
【００８７】なお、特開平３−２７２１７６公報でも本
実施の形態と同様に、半導体基板と埋め込み絶縁膜と接
する半導体基板の面に半導体基板より高濃度の半導体層
を設けている。しかし、特開平３−２７２１７６公報で
は、その第２図で半導体層の上からイオンを注入し、イ
オンを半導体層および埋め込み絶縁膜を透過させている
ので、半導体基板と埋め込み絶縁膜との間に高濃度の半
導体イオンを分布させるための調整が困難である。一方
本実施の形態では、予めシリコンウェハ表面に半導体イ
オンを注入あるいは拡散させた後に、予め表面を酸化さ
せた別のシリコンウェハと張り合わせるので、半導体基
板と埋め込み絶縁膜との間に高濃度のイオンを分布させ
るための複雑な調整は不要となり、半導体基板と埋め込
み絶縁膜との間に高濃度の不純物領域を有する半導体ウ
ェハの製造が簡単になる。
実施の形態と同様に、半導体基板と埋め込み絶縁膜と接
する半導体基板の面に半導体基板より高濃度の半導体層
を設けている。しかし、特開平３−２７２１７６公報で
は、その第２図で半導体層の上からイオンを注入し、イ
オンを半導体層および埋め込み絶縁膜を透過させている
ので、半導体基板と埋め込み絶縁膜との間に高濃度の半
導体イオンを分布させるための調整が困難である。一方
本実施の形態では、予めシリコンウェハ表面に半導体イ
オンを注入あるいは拡散させた後に、予め表面を酸化さ
せた別のシリコンウェハと張り合わせるので、半導体基
板と埋め込み絶縁膜との間に高濃度のイオンを分布させ
るための複雑な調整は不要となり、半導体基板と埋め込
み絶縁膜との間に高濃度の不純物領域を有する半導体ウ
ェハの製造が簡単になる。
【００８８】実施の形態８．図１８を参照して、この実
施の形態におけるＳＯＩ構造を有する基板の別の製造方
法を説明する。この製造方法は、次の(７１)から（７
３）の工程を含む。工程（７１）：ｐ型半導体ウェハ１
００の主面全体に金、銅又はアルミニウムなどの金属蒸
着を行ってウェハ１００主面から所定の深さまでの領域
１０５を金属蒸着領域とする（図１８ａ）。
施の形態におけるＳＯＩ構造を有する基板の別の製造方
法を説明する。この製造方法は、次の(７１)から（７
３）の工程を含む。工程（７１）：ｐ型半導体ウェハ１
００の主面全体に金、銅又はアルミニウムなどの金属蒸
着を行ってウェハ１００主面から所定の深さまでの領域
１０５を金属蒸着領域とする（図１８ａ）。
【００８９】工程（７２）：予めｐ型半導体ウェハ１０
２の主面を酸化して、主面から所定の深さまでを酸化さ
れた領域１０３をウェハ１０２に形成しておく。そして
ウェハ１００における金属領域１０１の形成面とウェハ
１０２における領域１０３の形成面とを密着させてアニ
ール処理を行うことにより、領域１０２と領域１０３と
を貼り合わせる（図１８ｂ）。
２の主面を酸化して、主面から所定の深さまでを酸化さ
れた領域１０３をウェハ１０２に形成しておく。そして
ウェハ１００における金属領域１０１の形成面とウェハ
１０２における領域１０３の形成面とを密着させてアニ
ール処理を行うことにより、領域１０２と領域１０３と
を貼り合わせる（図１８ｂ）。
【００９０】工程（７３）：機械的研磨又は化学的研磨
により酸化領域１０３の形成面と対向する裏面からウェ
ハ１０２を削って、所定の厚みの半導体層１０４を残す
（図１８ｃ）。この工程１ないし工程３により得られた
ウェハはＳＯＩ構造を有したウェハとなる。ｐ型半導体
ウェハ１０１、酸化の領域１０３およびｐ型の半導体層
１０４が、ＳＯＩ構造のそれぞれ半導体基板、埋め込み
絶縁膜および半導体層である。
により酸化領域１０３の形成面と対向する裏面からウェ
ハ１０２を削って、所定の厚みの半導体層１０４を残す
（図１８ｃ）。この工程１ないし工程３により得られた
ウェハはＳＯＩ構造を有したウェハとなる。ｐ型半導体
ウェハ１０１、酸化の領域１０３およびｐ型の半導体層
１０４が、ＳＯＩ構造のそれぞれ半導体基板、埋め込み
絶縁膜および半導体層である。
【００９１】このＳＯＩ構造を有したウェハ上に集積回
路を搭載した半導体装置において埋め込み絶縁膜を貫通
してコンタクトを半導体基板に電気的に接続させる場
合、実施の形態８と同じ工程を行う。そして開口部をい
かなる場所に設けようと半導体基板の金属が蒸着した領
域が開口される。従って、コンタクトは金属の蒸着領域
に接続されて半導体基板におけるコンタクトとの接続面
が低抵抗とすることができ、基板の電位の固定を容易に
する。また、予めシリコンウェハ表面に金属を蒸着させ
た後に、予め表面を酸化させた別のシリコンウェハと張
り合わせるので、半導体基板と埋め込み絶縁膜との間に
イオンを分布させるための調整は不要となり、特開平３
−２７２１７６公報に比べ半導体基板と埋め込み絶縁膜
との間に高濃度の不純物領域を有する半導体ウェハの製
造が簡単になる。
路を搭載した半導体装置において埋め込み絶縁膜を貫通
してコンタクトを半導体基板に電気的に接続させる場
合、実施の形態８と同じ工程を行う。そして開口部をい
かなる場所に設けようと半導体基板の金属が蒸着した領
域が開口される。従って、コンタクトは金属の蒸着領域
に接続されて半導体基板におけるコンタクトとの接続面
が低抵抗とすることができ、基板の電位の固定を容易に
する。また、予めシリコンウェハ表面に金属を蒸着させ
た後に、予め表面を酸化させた別のシリコンウェハと張
り合わせるので、半導体基板と埋め込み絶縁膜との間に
イオンを分布させるための調整は不要となり、特開平３
−２７２１７６公報に比べ半導体基板と埋め込み絶縁膜
との間に高濃度の不純物領域を有する半導体ウェハの製
造が簡単になる。
【００９２】
【発明の効果】以上説明したように、この発明に係る半
導体装置によると、半導体基板に固定電位を供給するコ
ンタクトは、埋め込み絶縁膜表面における集積回路の形
成された第１の領域の外の領域に位置する配線層の部分
から埋め込み絶縁膜を貫通して半導体基板に通じている
ので、集積回路の形成されていない半導体装置の未使用
部分を使用してコンタクトを設けることができ、半導体
装置の面積を増大させない。
導体装置によると、半導体基板に固定電位を供給するコ
ンタクトは、埋め込み絶縁膜表面における集積回路の形
成された第１の領域の外の領域に位置する配線層の部分
から埋め込み絶縁膜を貫通して半導体基板に通じている
ので、集積回路の形成されていない半導体装置の未使用
部分を使用してコンタクトを設けることができ、半導体
装置の面積を増大させない。
【００９３】この発明に係る半導体装置によると、第１
の領域の境界は第１の辺とこの第１の辺に直交する第２
の辺とを含んでいる場合に、第１の直線と第２の直線と
の直交する交点から第１の直線を延長してなる第３の直
線と、交点から第２の直線を延長してなる第４の直線
と、埋め込み絶縁膜の縁とを境界とする第２の領域は、
集積回路が形成されていない領域である。よって埋め込
み絶縁膜におけるこの第２の領域を貫通するコンタクト
を設けることにより、半導体装置の面積を増大させな
い。
の領域の境界は第１の辺とこの第１の辺に直交する第２
の辺とを含んでいる場合に、第１の直線と第２の直線と
の直交する交点から第１の直線を延長してなる第３の直
線と、交点から第２の直線を延長してなる第４の直線
と、埋め込み絶縁膜の縁とを境界とする第２の領域は、
集積回路が形成されていない領域である。よって埋め込
み絶縁膜におけるこの第２の領域を貫通するコンタクト
を設けることにより、半導体装置の面積を増大させな
い。
【００９４】この発明に係る半導体装置によると、第１
の領域の外の領域に配置されるように層間絶縁膜上に形
成され、固定電位を受ける電位供給パッドを備え、配線
層は電源供給パッドと集積回路とを接続するので、外部
から供給される固定電位を利用して半導体基板の電位を
固定することができる。
の領域の外の領域に配置されるように層間絶縁膜上に形
成され、固定電位を受ける電位供給パッドを備え、配線
層は電源供給パッドと集積回路とを接続するので、外部
から供給される固定電位を利用して半導体基板の電位を
固定することができる。
【００９５】この発明に係る半導体装置によると、複数
の電極パッドと集積回路との間の領域で複数の電極パッ
ドにそれぞれ対向して形成され、所定の方向に配列して
いる複数のバッファ回路を備えた場合に、電位供給パッ
ドと集積回路との間の部分はバッファ回路を形成する必
要がない。よって、配線層は所定の方向に対して複数の
バッファ回路の一つと対向する対向部分を含み、配線層
における対向部分の下にコンタクトを設けることによ
り、半導体装置の面積を増加させない。
の電極パッドと集積回路との間の領域で複数の電極パッ
ドにそれぞれ対向して形成され、所定の方向に配列して
いる複数のバッファ回路を備えた場合に、電位供給パッ
ドと集積回路との間の部分はバッファ回路を形成する必
要がない。よって、配線層は所定の方向に対して複数の
バッファ回路の一つと対向する対向部分を含み、配線層
における対向部分の下にコンタクトを設けることによ
り、半導体装置の面積を増加させない。
【００９６】この発明に係る半導体装置によると、集積
回路の形成されている領域の外に位置するように層間絶
縁膜上に形成され、固定電圧を受けて集積回路に与える
ための電極パッドを有する場合に、当該電極パッドの下
は集積回路が形成されない未使用部分であり、コンタク
トはその電極パッドの下から埋め込み絶縁膜を貫通して
半導体基板に達するように形成されるので、半導体装置
の面積を増加させない。
回路の形成されている領域の外に位置するように層間絶
縁膜上に形成され、固定電圧を受けて集積回路に与える
ための電極パッドを有する場合に、当該電極パッドの下
は集積回路が形成されない未使用部分であり、コンタク
トはその電極パッドの下から埋め込み絶縁膜を貫通して
半導体基板に達するように形成されるので、半導体装置
の面積を増加させない。
【００９７】この発明に係る半導体装置によると、配線
層から埋め込み絶縁膜を貫通して半導体基板まで達する
コンタクトは、その側面でＭＯＳトランジスタの一端子
をなす領域と接する部分を有するので、半導体基板とＭ
ＯＳトランジスタの一端子とに同じ固定電位を供給する
場合にコンタクトが共用される。よってコンタクトの数
を減らせる。
層から埋め込み絶縁膜を貫通して半導体基板まで達する
コンタクトは、その側面でＭＯＳトランジスタの一端子
をなす領域と接する部分を有するので、半導体基板とＭ
ＯＳトランジスタの一端子とに同じ固定電位を供給する
場合にコンタクトが共用される。よってコンタクトの数
を減らせる。
【００９８】この発明に係る半導体装置によると、コン
タクトは配線層と接続する第１の面と、第１の面と向か
い合い半導体基板と接続する第２の面と共に、第１の面
と向かい合いＭＯＳトランジスタの一端子をなす領域と
接続する第３の面を有するので、コンタクトとＭＯＳト
ランジスタの一端子との接続面が増えて、コンタクトと
ＭＯＳトランジスタの一端子との電気的接続がよくな
る。
タクトは配線層と接続する第１の面と、第１の面と向か
い合い半導体基板と接続する第２の面と共に、第１の面
と向かい合いＭＯＳトランジスタの一端子をなす領域と
接続する第３の面を有するので、コンタクトとＭＯＳト
ランジスタの一端子との接続面が増えて、コンタクトと
ＭＯＳトランジスタの一端子との電気的接続がよくな
る。
【００９９】この発明に係る半導体装置によると、コン
タクトは側面の周りがＭＯＳトランジスタの一端子をな
す領域で囲まれて接する部分を含んでいるので、コンタ
クトとＭＯＳトランジスタの一端子との接続面が増え
て、コンタクトとＭＯＳトランジスタの一端子との電気
的接続がよくなる。
タクトは側面の周りがＭＯＳトランジスタの一端子をな
す領域で囲まれて接する部分を含んでいるので、コンタ
クトとＭＯＳトランジスタの一端子との接続面が増え
て、コンタクトとＭＯＳトランジスタの一端子との電気
的接続がよくなる。
【０１００】ＭＯＳトランジスタの一端子をなす領域
は、埋め込み絶縁膜上に形成されたソース領域であるの
で、ＭＯＳトランジスタのソース端子に固定電位が供給
される。また、ＭＯＳトランジスタの一端子をなす領域
は、埋め込み絶縁膜上に形成され、ＭＯＳトランジスタ
のソース領域とドレイン領域とに挟まれたボディ領域に
接続されたコンタクト領域であるので、ボディ領域に固
定電位供給される。さらに、ＭＯＳトランジスタの一端
子をなす領域は、ＭＯＳトランジスタのゲート電極であ
るので、ゲート電極に固定電位が供給される。
は、埋め込み絶縁膜上に形成されたソース領域であるの
で、ＭＯＳトランジスタのソース端子に固定電位が供給
される。また、ＭＯＳトランジスタの一端子をなす領域
は、埋め込み絶縁膜上に形成され、ＭＯＳトランジスタ
のソース領域とドレイン領域とに挟まれたボディ領域に
接続されたコンタクト領域であるので、ボディ領域に固
定電位供給される。さらに、ＭＯＳトランジスタの一端
子をなす領域は、ＭＯＳトランジスタのゲート電極であ
るので、ゲート電極に固定電位が供給される。
【０１０１】またこの発明に係る半導体装置の製造方法
は、エッチングを用いてその開口断面が半導体層と絶縁
層との境界上に位置するように開口部を形成して半導体
基板と半導層とのそれぞれ一部を開口する工程を含んで
いるので、１種類のエッチャントで1つのマスクでもっ
て第２の開口部を形成することができる。そしてその開
口部内に導電物質を充填する工程により半導体層と半導
体基板とを電気的に接続するコンタクトが形成される。
従って、当該コンタクトを形成する工程が単純になり、
製造コストを下げることができる。
は、エッチングを用いてその開口断面が半導体層と絶縁
層との境界上に位置するように開口部を形成して半導体
基板と半導層とのそれぞれ一部を開口する工程を含んで
いるので、１種類のエッチャントで1つのマスクでもっ
て第２の開口部を形成することができる。そしてその開
口部内に導電物質を充填する工程により半導体層と半導
体基板とを電気的に接続するコンタクトが形成される。
従って、当該コンタクトを形成する工程が単純になり、
製造コストを下げることができる。
【０１０２】また、半導体層にＭＯＳトランジスタのソ
ース領域、ドレイン領域を形成する工程を含み、開口部
はソース領域を開口するので、ソース領域と半導体基板
とが電気的に接続される半導体装置が得られる。また、
半導体層にＭＯＳトランジスタのソース領域、ドレイン
領域、当該ソース領域とドレイン領域との間に挟まれた
ボディ領域およびボディ領域と電気的に接続されるコン
タクト領域を形成する工程を含み、開口部はコンタクト
領域を開口するので、ボディ領域と半導体基板とが電気
的に接続される半導体装置が得られる。
ース領域、ドレイン領域を形成する工程を含み、開口部
はソース領域を開口するので、ソース領域と半導体基板
とが電気的に接続される半導体装置が得られる。また、
半導体層にＭＯＳトランジスタのソース領域、ドレイン
領域、当該ソース領域とドレイン領域との間に挟まれた
ボディ領域およびボディ領域と電気的に接続されるコン
タクト領域を形成する工程を含み、開口部はコンタクト
領域を開口するので、ボディ領域と半導体基板とが電気
的に接続される半導体装置が得られる。
【０１０３】この発明に係る半導体装置の製造方法によ
ると、その一端が絶縁層の上方で重なるように半導体層
上にＭＯＳトランジスタのゲート電極を形成する工程
と、エッチングを用いてその開口断面がゲート電極の一
端上に位置するように開口部を形成して半導体基板とゲ
ート電極のそれぞれ一部を開口する工程とを含んでいる
ので、１種類のエッチャントで1つのマスクでもって第
２の開口部を形成することができる。そしてその開口部
内に導電物質を充填する工程によりゲート電極と半導体
基板とを電気的に接続するコンタクトが形成される。従
って、当該コンタクトを形成する工程が単純になり、製
造コストを下げることができる。
ると、その一端が絶縁層の上方で重なるように半導体層
上にＭＯＳトランジスタのゲート電極を形成する工程
と、エッチングを用いてその開口断面がゲート電極の一
端上に位置するように開口部を形成して半導体基板とゲ
ート電極のそれぞれ一部を開口する工程とを含んでいる
ので、１種類のエッチャントで1つのマスクでもって第
２の開口部を形成することができる。そしてその開口部
内に導電物質を充填する工程によりゲート電極と半導体
基板とを電気的に接続するコンタクトが形成される。従
って、当該コンタクトを形成する工程が単純になり、製
造コストを下げることができる。
【０１０４】この発明に係るＳＯＩ構造を有するウェハ
の製造方法によると、第１の半導体ウェハの主面に第１
の半導体ウェハと同じ導電型の半導体イオンを注入もし
くは拡散する工程、および、所定の深さまで酸化してい
る第２の半導体ウェハにおける酸化された面と第１の半
導体ウェハにおける半導体イオンの注入もしくは拡散さ
れた面とを貼り合わせる工程を含んでいるので、複雑な
調整を行うことなく埋め込み絶縁膜と接する半導体基板
の面に高濃度の不純物領域を形成することができる。
の製造方法によると、第１の半導体ウェハの主面に第１
の半導体ウェハと同じ導電型の半導体イオンを注入もし
くは拡散する工程、および、所定の深さまで酸化してい
る第２の半導体ウェハにおける酸化された面と第１の半
導体ウェハにおける半導体イオンの注入もしくは拡散さ
れた面とを貼り合わせる工程を含んでいるので、複雑な
調整を行うことなく埋め込み絶縁膜と接する半導体基板
の面に高濃度の不純物領域を形成することができる。
【０１０５】この発明に係るＳＯＩ構造を有するウェハ
の製造方法によると、第１の半導体ウェハの主面に金属
蒸着処理を行う工程、および、所定の深さまで酸化して
いる第２の半導体ウェハにおける酸化された面と第１の
半導体ウェハにおける金属蒸着面とを貼り合わせる工程
を含んできるので、複雑な調整を行うことなく埋め込み
絶縁膜と接する半導体基板の面に高濃度の不純物領域を
形成することができる。
の製造方法によると、第１の半導体ウェハの主面に金属
蒸着処理を行う工程、および、所定の深さまで酸化して
いる第２の半導体ウェハにおける酸化された面と第１の
半導体ウェハにおける金属蒸着面とを貼り合わせる工程
を含んできるので、複雑な調整を行うことなく埋め込み
絶縁膜と接する半導体基板の面に高濃度の不純物領域を
形成することができる。
【図１】 この発明の実施の形態１における半導体チッ
プの上面図である。
プの上面図である。
【図２】 図１の半導体チップにおける断面図である。
【図３】 図１の半導体チップの製造工程を示す工程図
である。
である。
【図４】 この発明の実施の形態における半導体チップ
の上面図である。
の上面図である。
【図５】 図４の半導体チップにおける断面図である。
【図６】 この発明の実施の形態３における半導体チッ
プの上面図である。
プの上面図である。
【図７】 図６の半導体チップにおける断面図である。
【図８】 この発明の実施の形態４における半導体チッ
プ上に形成されたＭＯＳトランジスタの上面図である。
プ上に形成されたＭＯＳトランジスタの上面図である。
【図９】 図８の半導体チップにおける断面図である。
【図１０】 図８の半導体チップの製造工程を示す工程
図である。
図である。
【図１１】 図８の変形例を示す半導体チップの上面図
および断面図である。
および断面図である。
【図１２】 この発明の実施の形態５における半導体チ
ップ上に形成されたＭＯＳトランジスタの上面図であ
る。
ップ上に形成されたＭＯＳトランジスタの上面図であ
る。
【図１３】 図１２の半導体チップにおける断面図であ
る。
る。
【図１４】 図１２の変形例を示す半導体チップの上面
図および断面図である。
図および断面図である。
【図１５】 この発明の実施の形態６における半導体チ
ップ上に形成されたＭＯＳトランジスタの上面図であ
る。
ップ上に形成されたＭＯＳトランジスタの上面図であ
る。
【図１６】 図１５の半導体チップにおける断面図であ
る。
る。
【図１７】 この発明の実施の形態７における半導体ウ
ェハの製造工程を示す工程図である。
ェハの製造工程を示す工程図である。
【図１８】 この発明の実施の形態８における半導体ウ
ェハの製造工程を示す工程図である。
ェハの製造工程を示す工程図である。
【図１９】 図１５の半導体チップの製造工程を示す工
程図である。
程図である。
２…内部回路領域、３…電極パッド、４…バッファ領
域、６ａ〜６ｄ…コンタクト、１０…半導体基板、１１
…埋め込み絶縁膜、１２…半導体層、１３…層間絶縁
膜、１５、１７、４２〜４４、５８…配線層、、３１、
４７ａ〜ｅ、５９…コンタクト、
域、６ａ〜６ｄ…コンタクト、１０…半導体基板、１１
…埋め込み絶縁膜、１２…半導体層、１３…層間絶縁
膜、１５、１７、４２〜４４、５８…配線層、、３１、
４７ａ〜ｅ、５９…コンタクト、
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB02 CC01 DD43 DD63 FF26 GG13 HH20 5F033 HH08 JJ08 KK01 KK08 QQ01 QQ06 SS11 VV04 VV05 VV07 XX34 5F038 BE07 BE09 CA01 CD02 CD04 EZ06 EZ20
Claims (17)
- 【請求項１】 半導体基板、 前記半導体基板の一主面上に形成された埋め込み絶縁
膜、 前記埋め込み絶縁膜表面の第１の領域に形成された集積
回路、 前記集積回路を覆うように前記埋め込み絶縁膜上に形成
された層間絶縁膜、 前記埋め込み絶縁膜表面の第１の領域の外の領域に位置
している部分を含み、前記層間絶縁膜内に形成され、固
定電位を供給するための配線層、および、 前記配線層の前記第１の領域の外に位置する部分から前
記埋め込み絶縁膜を貫通して前記半導体基板に通じ、前
記配線層と半導体基板とを電気的に接続するコンタクト
を備えた、半導体装置。 - 【請求項２】 第１の領域の境界は第１の辺とこの第１
の辺に直交する第２の辺とを含んでおり、 前記コンタクトは、前記第１の直線と第２の直線との直
交する交点から前記第１の直線を延長してなる第３の直
線と、前記交点から前記第２の直線を延長してなる第４
の直線と、埋め込み絶縁膜の縁とを境界とする、前記埋
め込み絶縁膜の第２の領域内を貫通して半導体基板に通
じている、請求項１に記載の半導体装置。 - 【請求項３】 埋め込み絶縁膜表面の第１の領域の外の
領域に位置するように前記層間絶縁膜上に形成され、固
定電位を受ける電位供給パッドを備え、 前記配線層は、前記電源供給パッドと集積回路とを接続
している、請求項１に記載の半導体装置。 - 【請求項４】 さらに、埋め込み絶縁膜表面の第１の領
域の外の領域に位置し、所定の方向に配列して形成され
た複数の電極パッド、および、 前記複数の電極パッドと前記第１の領域との間の領域で
前記複数の電極パッドにそれぞれ対向して形成され、前
記所定の方向に配列している複数のバッファ回路を備
え、 固定電位パッドも前記複数の電極パッドとともに前記所
定の方向に配列しており、 配線層は、前記所定の方向に対して複数のバッファ回路
の一つと対向する対向部分を含み、コンタクトは、前記
配線層における対向部分の下に形成された、請求項３に
記載の半導体装置。 - 【請求項５】 半導体基板、 前記半導体基板の一主面上に形成された埋め込み絶縁
膜、 前記埋め込み絶縁膜上に形成された集積回路、 前記集積回路を覆うように前記埋め込み絶縁膜上に形成
された層間絶縁膜、 前記埋め込み絶縁膜表面における集積回路の形成された
領域の外の領域に位置するように前記層間絶縁膜上に形
成され、固定電圧を受けて前記集積回路に与えるための
電極パッド、および前記電極パッドの下から前記埋め込
み絶縁膜を貫通して前記半導体基板に達するように形成
され、前記半導体基板と前記電極パッドとを電気的に接
続するためのコンタクトを備えた、半導体装置。 - 【請求項６】 半導体基板、 前記半導体基板の一主面上に形成された埋め込み絶縁
膜、 前記埋め込み絶縁膜上に形成されたＭＯＳトランジス
タ、 前記ＭＯＳトランジスタを覆うように形成された層間絶
縁膜、 前記層間絶縁膜内に形成され、固定電位を供給するため
の配線層、およびその側面で前記ＭＯＳトランジスタの
一端子をなす領域と接する部分を有し、前記配線層から
前記埋め込み絶縁膜を貫通して前記半導体基板に通じる
ように形成されたコンタクトを備えた、半導体装置。 - 【請求項７】 コンタクトは、配線層と接続する第１の
面と、前記第１の面と向かい合い半導体基板と接続する
第２の面と、前記第１の面と向かい合いＭＯＳトランジ
スタの一端子をなす領域と接続する第３の面とを有す
る、請求項６に記載の半導体装置。 - 【請求項８】 コンタクトは側面の周りがＭＯＳトラン
ジスタの一端子をなす領域で囲まれて接する部分を含ん
でいる、請求項６に記載の半導体装置。 - 【請求項９】 ＭＯＳトランジスタの一端子をなす領域
は、埋め込み絶縁膜上に形成されたソース領域である、
請求項６ないし請求項８のいずれか一項に記載の半導体
装置。 - 【請求項１０】 ＭＯＳトランジスタの一端子をなす領
域は、埋め込み絶縁膜上に形成され、前記ＭＯＳトラン
ジスタのソース領域とドレイン領域とに挟まれたボディ
領域に接続されたコンタクト領域である、請求項６ない
し請求項８のいずれか一項に記載の半導体装置。 - 【請求項１１】 ＭＯＳトランジスタの一端子をなす領
域は、前記ＭＯＳトランジスタのゲート電極である、請
求項６ないし請求項８のいずれか一項に記載の半導体装
置。 - 【請求項１２】 半導体基板と前記半導体基板の主面に
形成された埋め込み絶縁膜と前記埋め込み絶縁膜上に形
成された半導体層とを含んだウェハから半導体装置を製
造する方法であって、 前記半導体層を選択的に除去して埋め込み絶縁膜を開口
する第１の開口部を形成する工程、 前記第１の開口部の内、および半導体層上に絶縁膜を形
成する工程、 前記ウェハ上に層間絶縁膜を形成する工程、 エッチングを用いてその開口断面が前記半導体層と前記
絶縁層との境界上に位置するように第２の開口部を形成
して前記半導体基板と前記半導体層とのそれぞれ一部を
開口する工程、および、 前記第２の開口部内に導電物質を充填する工程を含ん
だ、半導体装置の製造方法。 - 【請求項１３】 半導体層にＭＯＳトランジスタのソー
ス領域、ドレイン領域を形成する工程を含み、 第２の開口部は、前記ソース領域を開口する、請求項１
２に記載の半導体装置の製造方法。 - 【請求項１４】 半導体層にＭＯＳトランジスタのソー
ス領域、ドレイン領域、当該ソース領域とドレイン領域
との間に挟まれたボディ領域および前記ボディ領域と電
気的に接続されるコンタクト領域を形成する工程を含
み、 第２の開口部は、前記コンタクト領域を開口する、請求
項１２に記載の半導体装置の製造方法。 - 【請求項１５】 半導体基板と前記半導体基板の主面に
形成された埋め込み絶縁膜と前記埋め込み絶縁膜上に形
成された半導体層とを含んだ半導体装置を製造する方法
であって、 前記半導体層を選択的に除去して埋め込み
絶縁膜を開口する第１の開口部を形成する工程、 前記第１の開口部内に絶縁層を形成する工程、 その一端が前記絶縁層の上方で重なるように前記半導体
層上にＭＯＳトランジスタのゲート電極を形成する工
程、 前記ウェハ上に層間絶縁膜を形成する工程、 エッチングを用いてその開口断面が前記ゲート電極の一
端上に位置するように第２の開口部を形成して前記半導
体基板と前記ゲート電極のそれぞれ一部を開口する工
程、および、 前記第２の開口部内に導電物質を充填する工程を含ん
だ、半導体装置の製造方法。 - 【請求項１６】 第１の半導体ウェハの主面に、当該第
１の半導体ウェハと同じ導電型の半導体イオンを注入も
しくは拡散する工程、および所定の深さまで酸化してい
る第２の半導体ウェハにおける酸化された面と前記第１
の半導体ウェハにおける前記半導体イオンが注入もしく
は拡散された面とを貼り合わせる工程を含んだ、ＳＯＩ
構造を有するウェハの製造方法。 - 【請求項１７】 第１の半導体ウェハの主面に金属蒸着
処理を行う工程、および、 所定の深さまで酸化している第２の半導体ウェハにおけ
る酸化された面と前記第１の半導体ウェハにおける金属
蒸着面とを貼り合わせる工程を含んだ、ＳＯＩ構造を有
するウェハの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11129467A JP2000323660A (ja) | 1999-05-11 | 1999-05-11 | 半導体装置及びその製造方法並びにウェハの製造方法 |
| US09/433,382 US6677676B1 (en) | 1999-05-11 | 1999-11-03 | Semiconductor device having steady substrate potential |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11129467A JP2000323660A (ja) | 1999-05-11 | 1999-05-11 | 半導体装置及びその製造方法並びにウェハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323660A true JP2000323660A (ja) | 2000-11-24 |
Family
ID=15010224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11129467A Pending JP2000323660A (ja) | 1999-05-11 | 1999-05-11 | 半導体装置及びその製造方法並びにウェハの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6677676B1 (ja) |
| JP (1) | JP2000323660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184449A (ja) * | 2006-01-10 | 2007-07-19 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744084B2 (en) * | 2002-08-29 | 2004-06-01 | Micro Technology, Inc. | Two-transistor pixel with buried reset channel and method of formation |
| JP2004111826A (ja) * | 2002-09-20 | 2004-04-08 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US9454923B2 (en) * | 2013-05-17 | 2016-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846142A (ja) * | 1994-08-04 | 1996-02-16 | Nippondenso Co Ltd | 半導体集積回路装置 |
| JPH1070281A (ja) * | 1996-06-29 | 1998-03-10 | Hyundai Electron Ind Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272176A (ja) | 1990-03-22 | 1991-12-03 | Fujitsu Ltd | 半導体装置と基板と基板製造方法 |
| JPH04343265A (ja) | 1991-05-20 | 1992-11-30 | Fujitsu Ltd | 半導体装置 |
| US5479048A (en) * | 1994-02-04 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level |
| JP3462301B2 (ja) * | 1995-06-16 | 2003-11-05 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JPH0945789A (ja) | 1995-07-27 | 1997-02-14 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP3376204B2 (ja) * | 1996-02-15 | 2003-02-10 | 株式会社東芝 | 半導体装置 |
| US5889306A (en) * | 1997-01-10 | 1999-03-30 | International Business Machines Corporation | Bulk silicon voltage plane for SOI applications |
| US6150694A (en) * | 1998-01-14 | 2000-11-21 | Infineon Technologies Ag | Silicon-on-insulator insulated gate bipolar transistor |
| US6121659A (en) * | 1998-03-27 | 2000-09-19 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
-
1999
- 1999-05-11 JP JP11129467A patent/JP2000323660A/ja active Pending
- 1999-11-03 US US09/433,382 patent/US6677676B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846142A (ja) * | 1994-08-04 | 1996-02-16 | Nippondenso Co Ltd | 半導体集積回路装置 |
| JPH1070281A (ja) * | 1996-06-29 | 1998-03-10 | Hyundai Electron Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184449A (ja) * | 2006-01-10 | 2007-07-19 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6677676B1 (en) | 2004-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6794716B2 (en) | SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same | |
| US20070262383A1 (en) | Soi substrate and semiconductor integrated ciruit device | |
| KR101408877B1 (ko) | 트랜지스터, 고전압 트랜지스터 및 상기 고전압트랜지스터를 구비한 디스플레이 구동 집적회로 | |
| US7190009B2 (en) | Semiconductor device | |
| US8188566B2 (en) | Semiconductor integrated circuit device | |
| JP2007335887A (ja) | 半導体装置及びその製造方法 | |
| JPH1084083A (ja) | 静電気保護回路を備えた半導体装置 | |
| JP3061020B2 (ja) | 誘電体分離型半導体装置 | |
| US5192993A (en) | Semiconductor device having improved element isolation area | |
| JP2004111634A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4615229B2 (ja) | 半導体装置 | |
| US7473974B2 (en) | Semiconductor circuit device including a protection circuit | |
| JP2000323660A (ja) | 半導体装置及びその製造方法並びにウェハの製造方法 | |
| US6420745B2 (en) | Nonvolatile ferroelectric memory and its manufacturing method | |
| KR100672932B1 (ko) | 실리콘 온 인슐레이터 트랜지스터 및 그 제조방법 | |
| JP4447415B2 (ja) | 半導体装置 | |
| JPH09266259A (ja) | 半導体記憶装置とその製造方法 | |
| US7195961B2 (en) | SOI structure comprising substrate contacts on both sides of the box, and method for the production of such a structure | |
| JPH01194349A (ja) | 半導体装置 | |
| JP2598446B2 (ja) | Ｍｉｓ−ｆｅｔ | |
| EP0360998B1 (en) | Semiconductor device having improved element isolation area | |
| JP3271435B2 (ja) | 半導体集積回路装置 | |
| JP2008258648A (ja) | 半導体集積回路装置 | |
| JP6343052B2 (ja) | 半導体装置 | |
| JPH06163843A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040629 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060412 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090814 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100413 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100520 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101214 |