JPH04343265A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04343265A JPH04343265A JP3114974A JP11497491A JPH04343265A JP H04343265 A JPH04343265 A JP H04343265A JP 3114974 A JP3114974 A JP 3114974A JP 11497491 A JP11497491 A JP 11497491A JP H04343265 A JPH04343265 A JP H04343265A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜を介して貼り合
わせてなるＳＯＩ基板上に形成される半導体装置に関し
、特に半導体装置の電源配線構造に関するものである。
わせてなるＳＯＩ基板上に形成される半導体装置に関し
、特に半導体装置の電源配線構造に関するものである。
【０００２】近年、半導体装置の高集積化，高密度化に
より、半導体装置の構造がますます複雑化し、これに伴
い配線層が増加して配線プロセスが複雑化し、高集積化
の妨げとなっている。そのため、配線層の増加を抑えて
、半導体装置の高集積化を図ることが求められている。
より、半導体装置の構造がますます複雑化し、これに伴
い配線層が増加して配線プロセスが複雑化し、高集積化
の妨げとなっている。そのため、配線層の増加を抑えて
、半導体装置の高集積化を図ることが求められている。
【０００３】
【従来の技術】従来のＬＳＩにおいては、電源電圧供給
にチップ表面の配線を利用していた。ところが集積化が
すすむにつれ配線長が長くなり、チップ面積が大型化し
、また、電源配線のレイアウト及びプロセスにも種々の
制約が生じていた。
にチップ表面の配線を利用していた。ところが集積化が
すすむにつれ配線長が長くなり、チップ面積が大型化し
、また、電源配線のレイアウト及びプロセスにも種々の
制約が生じていた。
【０００４】
【発明が解決しようとする課題】図１１は、本出願人が
先に出願に係る半導体装置の断面図である（特願平３ー
５４６１）。図において、６０はＮ型Ｓｉ基板、６７は
ＳｉＯ２膜６１を介してＮ型Ｓｉ基板６０に貼り合わさ
れて形成されたＰ型基板である。６３はＮ型Ｓｉ膜６２
を介してＮ型Ｓｉ基板６０に接続されたＶＣＣ電極、６
４はコレクタ電極、６５はエミッタ電極、６６はベース
電極である。
先に出願に係る半導体装置の断面図である（特願平３ー
５４６１）。図において、６０はＮ型Ｓｉ基板、６７は
ＳｉＯ２膜６１を介してＮ型Ｓｉ基板６０に貼り合わさ
れて形成されたＰ型基板である。６３はＮ型Ｓｉ膜６２
を介してＮ型Ｓｉ基板６０に接続されたＶＣＣ電極、６
４はコレクタ電極、６５はエミッタ電極、６６はベース
電極である。
【０００５】また、６８はＰ型Ｓｉ基板６７の表面に形
成されたＮ型埋込層、６９はコレクタ層、７０はコンタ
クト層、７１はベース層、７２はエミッタ層であり、７
３はトランジスタ素子等の半導体素子を電気的に絶縁す
る素子間分離層である。
成されたＮ型埋込層、６９はコレクタ層、７０はコンタ
クト層、７１はベース層、７２はエミッタ層であり、７
３はトランジスタ素子等の半導体素子を電気的に絶縁す
る素子間分離層である。
【０００６】更に７５はＶＥＥ電極、７４はＰ型Ｓｉ基
板６７とＶＥＥ電極７５とを電気的に接続するためのＰ
型Ｓｉ膜である。
板６７とＶＥＥ電極７５とを電気的に接続するためのＰ
型Ｓｉ膜である。
【０００７】このように、ＶＣＣ電源はＮ型Ｓｉ基板６
０側からＮ型Ｓｉ膜６２を介してＰ型Ｓｉ基板６７上の
半導体素子側に取り出すことができ、また、ＶＥＥ電源
はＶＥＥ電極７５からＰ型Ｓｉ膜７４を介してＰ型Ｓｉ
基板７６上の半導体素子側に適宜、取り出すことができ
るので、それぞれ電源配線領域を減らすことができ、半
導体装置の高集積化を図ることができる。
０側からＮ型Ｓｉ膜６２を介してＰ型Ｓｉ基板６７上の
半導体素子側に取り出すことができ、また、ＶＥＥ電源
はＶＥＥ電極７５からＰ型Ｓｉ膜７４を介してＰ型Ｓｉ
基板７６上の半導体素子側に適宜、取り出すことができ
るので、それぞれ電源配線領域を減らすことができ、半
導体装置の高集積化を図ることができる。
【０００８】本発明は、このような基板を利用して電源
配線を行う方法を、具体的な回路に適用した場合の創作
であって、電源配線領域を減少させ、半導体装置の高集
積化を可能とする半導体装置の提供を目的とする。
配線を行う方法を、具体的な回路に適用した場合の創作
であって、電源配線領域を減少させ、半導体装置の高集
積化を可能とする半導体装置の提供を目的とする。
【０００９】
【課題を解決するための手段】上記した課題は、図１の
本発明の半導体装置の原理説明図に示すように、絶縁膜
２０を介して第１導電型半導体基板２１と第２導電型半
導体基板２２とが配置され、第２導電型半導体基板２２
上に形成した第１導電型半導体膜２３に半導体素子を形
成してなる半導体装置において、第１導電型半導体基板
２１から基板間の絶縁膜２０の開口部２４および第１導
電型コンタクト層２５を介して前記半導体素子に第１の
電源を供給し、第１導電型半導体膜２３に前記第２導電
型半導体基板２２に達する第２導電型半導体コンタクト
層２６を形成し、該第２導電型半導体コンタクト層２６
を介して第２導電型半導体基板２０に最低電位である第
２の電源を供給することを特徴とする半導体装置により
解決される。
本発明の半導体装置の原理説明図に示すように、絶縁膜
２０を介して第１導電型半導体基板２１と第２導電型半
導体基板２２とが配置され、第２導電型半導体基板２２
上に形成した第１導電型半導体膜２３に半導体素子を形
成してなる半導体装置において、第１導電型半導体基板
２１から基板間の絶縁膜２０の開口部２４および第１導
電型コンタクト層２５を介して前記半導体素子に第１の
電源を供給し、第１導電型半導体膜２３に前記第２導電
型半導体基板２２に達する第２導電型半導体コンタクト
層２６を形成し、該第２導電型半導体コンタクト層２６
を介して第２導電型半導体基板２０に最低電位である第
２の電源を供給することを特徴とする半導体装置により
解決される。
【００１０】また、図８に示すように、回路素子が形成
されるセル領域３０ａ〜３０ｄを素子間分離する素子間
分離領域に前記第２導電型半導体コンタクト層を形成す
ることにより、セル領域の第２導電型半導体基板同士を
電気的に接続することを特徴とする半導体装置により解
決される。
されるセル領域３０ａ〜３０ｄを素子間分離する素子間
分離領域に前記第２導電型半導体コンタクト層を形成す
ることにより、セル領域の第２導電型半導体基板同士を
電気的に接続することを特徴とする半導体装置により解
決される。
【００１１】更に、図８および図１０に示すように、セ
ル領域３０ａ〜３０ｄ内に形成されたメモリ回路に第２
の電源を供給し、該メモリ回路のホールド電流の引込み
用として用いることを特徴とする半導体装置により解決
される。
ル領域３０ａ〜３０ｄ内に形成されたメモリ回路に第２
の電源を供給し、該メモリ回路のホールド電流の引込み
用として用いることを特徴とする半導体装置により解決
される。
【００１２】
【作 用】本発明によれば、ＶＣＣ電源配線（第１の
電源）とＶＥＥ電源配線（第２の電源）の２種類の電源
配線の双方を基板内に設けるようにしたので、基板表面
の電源配線を大幅に減らすことができ、かつ信号配線の
レイアウトの自由度を大幅に向上させることができる。 そしてこれをメモリセルに応用することにより、例えば
ＶＥＥ電源配線をホールド電流引込み用として用いるこ
とにより、メモリの基板表面の配線を減らすことができ
、ワード線、ビット線等の他の信号線のレイアウトの自
由度を向上させることができる。
電源）とＶＥＥ電源配線（第２の電源）の２種類の電源
配線の双方を基板内に設けるようにしたので、基板表面
の電源配線を大幅に減らすことができ、かつ信号配線の
レイアウトの自由度を大幅に向上させることができる。 そしてこれをメモリセルに応用することにより、例えば
ＶＥＥ電源配線をホールド電流引込み用として用いるこ
とにより、メモリの基板表面の配線を減らすことができ
、ワード線、ビット線等の他の信号線のレイアウトの自
由度を向上させることができる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図７は、本発明の実施例に係る半導体装置
の製造工程を示す図である。
する。図２〜図７は、本発明の実施例に係る半導体装置
の製造工程を示す図である。
【００１４】まず、図２（ａ）を示すように、Ｎ型Ｓｉ
基板１の表面にＳｉＯ２膜２を形成し、該ＳｉＯ２膜２
を介してＰ型Ｓｉ基板３を貼り合わせる。
基板１の表面にＳｉＯ２膜２を形成し、該ＳｉＯ２膜２
を介してＰ型Ｓｉ基板３を貼り合わせる。
【００１５】そして、図２（ｂ）に示すように、エッチ
ング・研磨されて所定の膜厚に設定されたＰ型Ｓｉ基板
３の表面にＮ型埋込層４を形成し、該埋込層４上にＮ型
エピタキシャル層５を形成する。
ング・研磨されて所定の膜厚に設定されたＰ型Ｓｉ基板
３の表面にＮ型埋込層４を形成し、該埋込層４上にＮ型
エピタキシャル層５を形成する。
【００１６】次いで、図３（ｃ）に示すように、エピタ
キシャル層５上に表面絶縁膜としてＳｉＯ２膜６を形成
した後、ＳｉＯ２膜６，エピタキシャル層５，埋込層４
およびＰ型Ｓｉ基板３をエッチングして、Ｕ溝７ａ，７
ｂを形成する（図３（ｄ））。
キシャル層５上に表面絶縁膜としてＳｉＯ２膜６を形成
した後、ＳｉＯ２膜６，エピタキシャル層５，埋込層４
およびＰ型Ｓｉ基板３をエッチングして、Ｕ溝７ａ，７
ｂを形成する（図３（ｄ））。
【００１７】次に、図４（ｅ）に示すように、ＳｉＯ２
膜８およびＳｉ３Ｎ４ 膜９を形成した後、Ｕ溝７ａ側
のＳｉ３Ｎ４ 膜９を選択的にエッチング除去する（図
４（ｆ））。
膜８およびＳｉ３Ｎ４ 膜９を形成した後、Ｕ溝７ａ側
のＳｉ３Ｎ４ 膜９を選択的にエッチング除去する（図
４（ｆ））。
【００１８】そして、図５（ｇ）に示すように、Ｓｉ３
Ｎ４ 膜９をマスクとしてＳｉＯ２膜８，ＳｉＯ２膜６
およびＳｉＯ２膜２をエッチングして開口部１０を形成
する。
Ｎ４ 膜９をマスクとしてＳｉＯ２膜８，ＳｉＯ２膜６
およびＳｉＯ２膜２をエッチングして開口部１０を形成
する。
【００１９】次に、Ｓｉ３Ｎ４ 膜９を全面エッチした
後、ＣＶＤ法（化学的気相成長法）によりＮ型ポリＳｉ
膜を堆積した後、エッチバックして開口部にポリＳｉ膜
１１ａ，１１ｂを埋込む（図５（ｈ））。
後、ＣＶＤ法（化学的気相成長法）によりＮ型ポリＳｉ
膜を堆積した後、エッチバックして開口部にポリＳｉ膜
１１ａ，１１ｂを埋込む（図５（ｈ））。
【００２０】次いで、ＳｉＯ２膜１２を形成してポリＳ
ｉ膜１１ａ，１１ｂを被覆した後、エッチングしてＵ溝
１３を形成する（図６（ｉ））。
ｉ膜１１ａ，１１ｂを被覆した後、エッチングしてＵ溝
１３を形成する（図６（ｉ））。
【００２１】そして、ＣＶＤ法によりＰ型ポリＳｉ膜を
堆積した後、エッチバックしてＵ溝１３にポリＳｉ膜１
４を埋込む（図６（ｊ））。
堆積した後、エッチバックしてＵ溝１３にポリＳｉ膜１
４を埋込む（図６（ｊ））。
【００２２】その後、ＳｉＯ２膜１２を部分的に除去し
てポリＳｉ膜１１ａの表面を露出させた後、ポリＳｉ膜
１４の表面にポリＳｉ膜１５を、またポリＳｉ膜１１ａ
の表面にポリＳｉ膜１６を形成する。そして、ポリＳｉ
膜１５側には高濃度Ｐ型不純物、例えば、（ボロンイオ
ン）を注入し、ポリＳｉ膜１６側には高濃度Ｎ型不純物
、例えば、（リンイオン）を注入してオーミック電極コ
ンタクトとする（図７（ｋ））。
てポリＳｉ膜１１ａの表面を露出させた後、ポリＳｉ膜
１４の表面にポリＳｉ膜１５を、またポリＳｉ膜１１ａ
の表面にポリＳｉ膜１６を形成する。そして、ポリＳｉ
膜１５側には高濃度Ｐ型不純物、例えば、（ボロンイオ
ン）を注入し、ポリＳｉ膜１６側には高濃度Ｎ型不純物
、例えば、（リンイオン）を注入してオーミック電極コ
ンタクトとする（図７（ｋ））。
【００２３】次に、層間絶縁膜としてＳｉＯ２膜１７を
形成した後、該ＳｉＯ２膜１７に開口部を設け、露出し
たポリＳｉ膜１５およびポリＳｉ膜１６の各々に、ＶＥ
ＥＡｌ電極１８ｂおよびＶＣＣＡｌ電極１８ａを形成す
る（図７（ｌ））。
形成した後、該ＳｉＯ２膜１７に開口部を設け、露出し
たポリＳｉ膜１５およびポリＳｉ膜１６の各々に、ＶＥ
ＥＡｌ電極１８ｂおよびＶＣＣＡｌ電極１８ａを形成す
る（図７（ｌ））。
【００２４】このように、本発明の実施例によれば、図
７（ｌ）に示すように、ＶＣＣＡｌ電極１８ａは、Ｎ型
ポリＳｉ膜１１ａを介して背面のＮ型Ｓｉ基板１からＶ
ＣＣ電源を供給されるので、表面側にＶＣＣ電源配線を
形成するために必要な領域を小さくすることができる。
７（ｌ）に示すように、ＶＣＣＡｌ電極１８ａは、Ｎ型
ポリＳｉ膜１１ａを介して背面のＮ型Ｓｉ基板１からＶ
ＣＣ電源を供給されるので、表面側にＶＣＣ電源配線を
形成するために必要な領域を小さくすることができる。
【００２５】また、Ｐ型Ｓｉ膜３はＶＥＥＡｌ電極１８
ｂからＰ型ポリＳｉ膜１４を介してＶＥＥ電源を供給さ
れ、ＶＥＥ電源配線として機能するので、表面側にＶＥ
Ｅ電源配線を形成するために必要な領域を小さくするこ
とができる。
ｂからＰ型ポリＳｉ膜１４を介してＶＥＥ電源を供給さ
れ、ＶＥＥ電源配線として機能するので、表面側にＶＥ
Ｅ電源配線を形成するために必要な領域を小さくするこ
とができる。
【００２６】なお、ポリＳｉ膜１１ｂおよびその周囲に
形成された酸化膜は素子間分離として機能する。
形成された酸化膜は素子間分離として機能する。
【００２７】次に、素子間分離された複数のセル領域が
形成された半導体装置に対し、本発明を適用した場合に
ついて説明する。図８はそれを説明するための図であり
、図８（ａ）は上面図、図８（ｂ）は図８（ａ）におけ
るＸーＸの断面図である。
形成された半導体装置に対し、本発明を適用した場合に
ついて説明する。図８はそれを説明するための図であり
、図８（ａ）は上面図、図８（ｂ）は図８（ａ）におけ
るＸーＸの断面図である。
【００２８】図において、３０ａ〜３０ｃはエピタキシ
ャルＳｉ膜からなるセル領域であり、これらのセル領域
はＳｉＯ２膜３１およびポリＳｉ膜３２により素子間分
離されている。３３はＮ型Ｓｉ基板であり、３４はＳｉ
Ｏ２膜、３５はＰ型Ｓｉ基板３５、３６はＮ型埋込層、
３７はＮ型エピタキシャル層である。
ャルＳｉ膜からなるセル領域であり、これらのセル領域
はＳｉＯ２膜３１およびポリＳｉ膜３２により素子間分
離されている。３３はＮ型Ｓｉ基板であり、３４はＳｉ
Ｏ２膜、３５はＰ型Ｓｉ基板３５、３６はＮ型埋込層、
３７はＮ型エピタキシャル層である。
【００２９】３８はセル領域３０ａと３０ｂとの間の素
子間分離領域に形成されたＰ型ポリＳｉ膜であり、その
深さは少なくともＰ型Ｓｉ基板３４に達している。これ
により、セル領域３０ａのＰ型Ｓｉ基板とセル領域３０
ｂのＰ型Ｓｉ基板とは電気的に接続されるとともに、低
電圧電源がポリＳｉ膜３８を介して供給される。
子間分離領域に形成されたＰ型ポリＳｉ膜であり、その
深さは少なくともＰ型Ｓｉ基板３４に達している。これ
により、セル領域３０ａのＰ型Ｓｉ基板とセル領域３０
ｂのＰ型Ｓｉ基板とは電気的に接続されるとともに、低
電圧電源がポリＳｉ膜３８を介して供給される。
【００３０】このように、Ｐ型ポリＳｉ膜３８を形成す
ることにより、素子間分離されたセル領域３０ａおよび
セル領域３０ｂのＰ型Ｓｉ基板同士を電気的に接続し、
該Ｐ型Ｓｉ基板を電源配線として機能させることができ
るので、表面側で形成すべき電源配線領域を減らすこと
ができ、半導体装置の一層の高集積化を図ることができ
る。
ることにより、素子間分離されたセル領域３０ａおよび
セル領域３０ｂのＰ型Ｓｉ基板同士を電気的に接続し、
該Ｐ型Ｓｉ基板を電源配線として機能させることができ
るので、表面側で形成すべき電源配線領域を減らすこと
ができ、半導体装置の一層の高集積化を図ることができ
る。
【００３１】図８のセルＡ，Ｂ，Ｃ，Ｄは、それぞれ図
１０のセルＡ，Ｂ，Ｃ，Ｄに相当し、図１０のセル内の
メモリの最低電位であるＶＥＥを供給するための配線５
３を、図８（ｂ）に示されるＰ型Ｓｉ基板３５で実現し
ている。そして、ＳｉＯ２膜３１およびポリＳｉ膜３２
により分離されたセル領域ａ（セルＡ），セル領域ｂ（
セルＢ）にＶＥＥ電源を与えるために、図１０に示され
るコンタクト部５６として図８のようにポリＳｉ膜３８
を設け、セル領域ａとセル領域ｂとを接続する。このよ
うに、必要なセル同士をコンタクトさせ、最後に少なく
とも一ケ所、基板表面でＶＥＥ電源をコンタクトさせる
。
１０のセルＡ，Ｂ，Ｃ，Ｄに相当し、図１０のセル内の
メモリの最低電位であるＶＥＥを供給するための配線５
３を、図８（ｂ）に示されるＰ型Ｓｉ基板３５で実現し
ている。そして、ＳｉＯ２膜３１およびポリＳｉ膜３２
により分離されたセル領域ａ（セルＡ），セル領域ｂ（
セルＢ）にＶＥＥ電源を与えるために、図１０に示され
るコンタクト部５６として図８のようにポリＳｉ膜３８
を設け、セル領域ａとセル領域ｂとを接続する。このよ
うに、必要なセル同士をコンタクトさせ、最後に少なく
とも一ケ所、基板表面でＶＥＥ電源をコンタクトさせる
。
【００３２】なお、Ｐ型Ｓｉ基板３５に与えるＶＥＥ電
位は最低電位であるので、Ｐ型ポリＳｉ膜３８と各Ｎ型
Ｓｉ層（３６，３７）とは逆バイアスされた状態にあっ
て電気的に分離された状態にあり、該ＶＥＥ電位はＰ型
Ｓｉ基板３５に首尾良く供給される。
位は最低電位であるので、Ｐ型ポリＳｉ膜３８と各Ｎ型
Ｓｉ層（３６，３７）とは逆バイアスされた状態にあっ
て電気的に分離された状態にあり、該ＶＥＥ電位はＰ型
Ｓｉ基板３５に首尾良く供給される。
【００３３】図９は１セルのトランジスタが形成された
本発明の実施例に係る半導体装置の構成図である。図に
おいて、４２はトランジスタ素子が形成されるＮ型エピ
タキシャルＳｉ層であり、４３はＮ型Ｓｉ基板４１から
ＶＣＣ電源を供給されるＶＣＣ電極、４４はトランジス
タのコレクタ電極、４５はエミッタ電極、４６はベース
電極である。また、４７はＶＥＥ電極であり、Ｐ型ポリ
Ｓｉ膜４８を介してＰ型Ｓｉ基板４９に電源を供給する
。Ｐ型Ｓｉ基板４９は隣接するトランジスタのＰ型Ｓｉ
基板と電気的に接続しているので、該Ｐ型Ｓｉ基板４９
は隣接するトランジスタのＶＥＥ電源の電源配線として
機能する。これにより、表面側の配線領域を小さくでき
るので、半導体装置の高集積化を図ることができる。
本発明の実施例に係る半導体装置の構成図である。図に
おいて、４２はトランジスタ素子が形成されるＮ型エピ
タキシャルＳｉ層であり、４３はＮ型Ｓｉ基板４１から
ＶＣＣ電源を供給されるＶＣＣ電極、４４はトランジス
タのコレクタ電極、４５はエミッタ電極、４６はベース
電極である。また、４７はＶＥＥ電極であり、Ｐ型ポリ
Ｓｉ膜４８を介してＰ型Ｓｉ基板４９に電源を供給する
。Ｐ型Ｓｉ基板４９は隣接するトランジスタのＰ型Ｓｉ
基板と電気的に接続しているので、該Ｐ型Ｓｉ基板４９
は隣接するトランジスタのＶＥＥ電源の電源配線として
機能する。これにより、表面側の配線領域を小さくでき
るので、半導体装置の高集積化を図ることができる。
【００３４】図１０は本発明の実施例に係るバイポーラ
トランジスタからなるＲＡＭのセルの回路図であり、図
８の半導体装置の説明図を参照しながら説明する。
トランジスタからなるＲＡＭのセルの回路図であり、図
８の半導体装置の説明図を参照しながら説明する。
【００３５】図１０において、５１ａ，５１ｂはワード
線、５２ａ，５２ｂ，５２ｃ，５２ｄはビット線である
。また、５３はＶＥＥ電源５４に接続されたＡｌ配線で
あり、ホールド電流をひっぱるものである。
線、５２ａ，５２ｂ，５２ｃ，５２ｄはビット線である
。また、５３はＶＥＥ電源５４に接続されたＡｌ配線で
あり、ホールド電流をひっぱるものである。
【００３６】５０はハーフビットメモリであり、これと
対になっているハーフビットメモリと併せて１ビットメ
モリを構成している。そして、これらのハーフビットメ
モリのトランジスタのエミッタは基板配線５５に接続し
、さらに基板配線５５はコンタクト部５６を介して電源
ＶＥＥに接続している。
対になっているハーフビットメモリと併せて１ビットメ
モリを構成している。そして、これらのハーフビットメ
モリのトランジスタのエミッタは基板配線５５に接続し
、さらに基板配線５５はコンタクト部５６を介して電源
ＶＥＥに接続している。
【００３７】これを、図８で説明すると、ハーフビット
メモリ５０は、図８のセル領域３０ａに形成され、対に
なっているハーフビットメモリはセル領域３０ｂに形成
される。そして、基板配線５６はＰ型Ｓｉ基板３５に対
応し、コンタクト部５６はＰ型ポリＳｉ膜３８に対応し
ている。また、配線５３はＡｌからなり、該Ａｌ配線は
Ｐ型ポリＳｉ膜３８に接続される。なお、図８において
、ＶＣＣは省略されているが、これは図１０にあるよう
に、メモリのＶＣＣ電位はワード線により与えられるた
めである。
メモリ５０は、図８のセル領域３０ａに形成され、対に
なっているハーフビットメモリはセル領域３０ｂに形成
される。そして、基板配線５６はＰ型Ｓｉ基板３５に対
応し、コンタクト部５６はＰ型ポリＳｉ膜３８に対応し
ている。また、配線５３はＡｌからなり、該Ａｌ配線は
Ｐ型ポリＳｉ膜３８に接続される。なお、図８において
、ＶＣＣは省略されているが、これは図１０にあるよう
に、メモリのＶＣＣ電位はワード線により与えられるた
めである。
【００３８】このように、本発明の実施例によれば、１
ビットメモリを構成する２つのトランジスタの電源ＶＥ
Ｅは、１つのコンタクト部５６を介して別々のセル領域
に形成された基板配線５５に供給されるので、従来に比
べてコンタクト部の数を半分にすることができるととも
に、基板表面での電源ＶＥＥ配線のひきまわしを少なく
することができる。
ビットメモリを構成する２つのトランジスタの電源ＶＥ
Ｅは、１つのコンタクト部５６を介して別々のセル領域
に形成された基板配線５５に供給されるので、従来に比
べてコンタクト部の数を半分にすることができるととも
に、基板表面での電源ＶＥＥ配線のひきまわしを少なく
することができる。
【００３９】
【発明の効果】以上述べたように、本発明によれば、Ｖ
ＣＣ電源配線（第１の電源）とＶＥＥ電源配線（第２の
電源）の２種類の電源配線の双方を基板内に設けるよう
にしたので、基板表面の電源配線を大幅に減らすことが
できる。このため、基板表面に形成する信号配線のレイ
アウトの自由度を大幅に向上させることができる。そし
てこれをメモリセルに応用することにより、例えばＶＥ
Ｅ電源配線をホールド電流引込み用として用いることに
より、メモリの基板表面の配線を減らすことができ、ワ
ード線、ビット線等の他の信号線のレイアウトの自由度
を向上させることができる。
ＣＣ電源配線（第１の電源）とＶＥＥ電源配線（第２の
電源）の２種類の電源配線の双方を基板内に設けるよう
にしたので、基板表面の電源配線を大幅に減らすことが
できる。このため、基板表面に形成する信号配線のレイ
アウトの自由度を大幅に向上させることができる。そし
てこれをメモリセルに応用することにより、例えばＶＥ
Ｅ電源配線をホールド電流引込み用として用いることに
より、メモリの基板表面の配線を減らすことができ、ワ
ード線、ビット線等の他の信号線のレイアウトの自由度
を向上させることができる。
【図１】本発明の半導体装置の原理説明図である。
【図２】本発明の実施例に係る半導体装置の製造工程図
（その１）である。
（その１）である。
【図３】本発明の実施例に係る半導体装置の製造工程図
（その２）である。
（その２）である。
【図４】本発明の実施例に係る半導体装置の製造工程図
（その３）である。
（その３）である。
【図５】本発明の実施例に係る半導体装置の製造工程図
（その４）である。
（その４）である。
【図６】本発明の実施例に係る半導体装置の製造工程図
（その５）である。
（その５）である。
【図７】本発明の実施例に係る半導体装置の製造工程図
（その６）である。
（その６）である。
【図８】本発明の別の実施例に係る半導体装置の説明図
である。
である。
【図９】本発明の実施例に係る半導体装置の構成図であ
る。
る。
【図１０】本発明の実施例に係るセルの回路図である。
【図１１】従来例に係る半導体装置の構成図である。
２０ 絶縁膜、
２１ 第１導電型半導体基板、
２２ 第２導電型半導体基板、
２３ 第１導電型半導体膜、
２４ 開口部、
２５ 第１導電型コンタクト層、
２６ 第２導電型コンタクト層、
３０ａ，３０ｂ，３０ｃ，３０ｄ セル領域、３１
ＳｉＯ２膜、 ３２，３８ ポリＳｉ膜。
ＳｉＯ２膜、 ３２，３８ ポリＳｉ膜。
Claims (3)
- 【請求項１】絶縁膜（２０）を介して第１導電型半導体
基板（２１）と第２導電型半導体基板（２２）とが配置
され、第２導電型半導体基板（２２）上に形成した第１
導電型半導体膜（２３）に半導体素子を形成してなる半
導体装置において、第１導電型半導体基板（２１）から
基板間の絶縁膜（２０）の開口部（２４）および第１導
電型コンタクト層（２５）を介して前記半導体素子に第
１の電源を供給し、第１導電型半導体膜（２３）に前記
第２導電型半導体基板（２２）に達する第２導電型半導
体コンタクト層（２６）を形成し、該第２導電型半導体
コンタクト層（２６）を介して第２導電型半導体基板（
２０）に最低電位である第２の電源を供給することを特
徴とする半導体装置。 - 【請求項２】回路素子が形成されるセル領域（３０ａ）
〜（３０ｄ）を素子間分離する素子間分離領域に前記第
２導電型半導体コンタクト層を形成することにより、セ
ル領域の第２導電型半導体基板同士を電気的に接続する
ことを特徴とする請求項１の半導体装置。 - 【請求項３】前記セル領域（３０ａ）〜（３０ｄ）内に
形成されたメモリ回路に第２の電源を供給し、該メモリ
回路のホールド電流の引込み用として用いることを特徴
とする請求項２の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114974A JPH04343265A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114974A JPH04343265A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343265A true JPH04343265A (ja) | 1992-11-30 |
Family
ID=14651236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114974A Withdrawn JPH04343265A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343265A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429486B1 (en) | 1998-11-20 | 2002-08-06 | Nec Corporation | Semiconductor support substrate potential fixing structure for SOI semiconductor device |
| US6476446B2 (en) * | 2000-01-03 | 2002-11-05 | Advanced Micro Devices, Inc. | Heat removal by removal of buried oxide in isolation areas |
| US6521947B1 (en) | 1999-01-28 | 2003-02-18 | International Business Machines Corporation | Method of integrating substrate contact on SOI wafers with STI process |
| US6677676B1 (en) | 1999-05-11 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having steady substrate potential |
-
1991
- 1991-05-20 JP JP3114974A patent/JPH04343265A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429486B1 (en) | 1998-11-20 | 2002-08-06 | Nec Corporation | Semiconductor support substrate potential fixing structure for SOI semiconductor device |
| US6521947B1 (en) | 1999-01-28 | 2003-02-18 | International Business Machines Corporation | Method of integrating substrate contact on SOI wafers with STI process |
| US6677676B1 (en) | 1999-05-11 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having steady substrate potential |
| US6476446B2 (en) * | 2000-01-03 | 2002-11-05 | Advanced Micro Devices, Inc. | Heat removal by removal of buried oxide in isolation areas |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |