JPH065795B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH065795B2 JPH065795B2 JP60029725A JP2972585A JPH065795B2 JP H065795 B2 JPH065795 B2 JP H065795B2 JP 60029725 A JP60029725 A JP 60029725A JP 2972585 A JP2972585 A JP 2972585A JP H065795 B2 JPH065795 B2 JP H065795B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に３次元構造の半導体装置にか
かり、絶縁層を介して積層形成された２層の半導体回路
間の結合方法の改善に関する。
かり、絶縁層を介して積層形成された２層の半導体回路
間の結合方法の改善に関する。
半導体装置の高集積化、高速化及び多機能化を目的とし
て、能動素子を有する回路を層状に立体集積化する３次
元構造が開発されつつある。
て、能動素子を有する回路を層状に立体集積化する３次
元構造が開発されつつある。
この３次元構造の半導体装置については解決すべき問題
点が多く残されているが、異なる半導体層間の回路結合
方法についても新しい手段が要望されている。
点が多く残されているが、異なる半導体層間の回路結合
方法についても新しい手段が要望されている。
３次元構造の半導体装置については既に種々の発表がな
されているが、例えば本発明者等は先に下記の積層CMOS
構造のインバータによる７段リング発振器を発表してい
る。
されているが、例えば本発明者等は先に下記の積層CMOS
構造のインバータによる７段リング発振器を発表してい
る。
N.Sasaki et al.,Supplement to the Extended Abstrac
ts of the 15th conf.on the CSSDM(Tokyo,Aug.1983),N
o.A-3-7LN S.Kawamura et al.,Tech Digest of IEEE IEDM(Washing
ton D.C.,Dec.1983),p.364- 第４図はこの積層CMOS構造の模式側断面図である。同図
において、31はｎ型シリコン(Si)基板、32はp+型ソース
及びドレイン領域、33は二酸化シリコン(SiO2膜、34はS
iゲート電極であり、これらによりPMOS FET（電界効果
トランジスタ）が構成され、燐シリケートガラス(PSG)
層間絶縁膜35が形成される。
ts of the 15th conf.on the CSSDM(Tokyo,Aug.1983),N
o.A-3-7LN S.Kawamura et al.,Tech Digest of IEEE IEDM(Washing
ton D.C.,Dec.1983),p.364- 第４図はこの積層CMOS構造の模式側断面図である。同図
において、31はｎ型シリコン(Si)基板、32はp+型ソース
及びドレイン領域、33は二酸化シリコン(SiO2膜、34はS
iゲート電極であり、これらによりPMOS FET（電界効果
トランジスタ）が構成され、燐シリケートガラス(PSG)
層間絶縁膜35が形成される。
更に、37は多結晶シリコン(poly-Si)膜を例えばアルゴ
ン(Ar)レーザ照射により単結晶化した後に島状に分離し
たｐ型領域、38はこれに形成したn+型ソース、ドレイン
領域、39はSiO2膜、40はSiゲート電極であり、これらに
よりNMOS FETが構成される。
ン(Ar)レーザ照射により単結晶化した後に島状に分離し
たｐ型領域、38はこれに形成したn+型ソース、ドレイン
領域、39はSiO2膜、40はSiゲート電極であり、これらに
よりNMOS FETが構成される。
このPMOS FET、NMOS FET両素子間に例えばアルミニウム
(Al)配線41を配設して、積層CMOS構造のインバータを形
成している。
(Al)配線41を配設して、積層CMOS構造のインバータを形
成している。
前記例の如く層間絶縁膜に被覆された半導体素子、配線
等への配線接続方法としては、絶縁膜に接続位置でコン
タクトホールを形成し、例えばAl等の金属もしくは多結
晶Si等を用いてソース、ドレイン領域等に接続する方法
が従来行われている。
等への配線接続方法としては、絶縁膜に接続位置でコン
タクトホールを形成し、例えばAl等の金属もしくは多結
晶Si等を用いてソース、ドレイン領域等に接続する方法
が従来行われている。
しかしながら例えば前記例において、PMOS FET素子のコ
ンタクトホールは深く導電材料の充填が困難で、ソー
ス、ドレイン領域32との接触抵抗の信頼性が劣化する虞
があるばかりでなく、NMOS FET素子のコンタクトホール
とは深さに差があり層上に大きい凹凸が発生する。
ンタクトホールは深く導電材料の充填が困難で、ソー
ス、ドレイン領域32との接触抵抗の信頼性が劣化する虞
があるばかりでなく、NMOS FET素子のコンタクトホール
とは深さに差があり層上に大きい凹凸が発生する。
３次元構造の配線技術として、深い接続では中間の導体
層で位置をずらして中継するなどの方法が行われている
が、従来のこれらの層間接続構造では信頼性の低下、凹
凸の発生が避けられず、平坦化技術も開発が進められて
いるものの多層積層は極めて困難である。
層で位置をずらして中継するなどの方法が行われている
が、従来のこれらの層間接続構造では信頼性の低下、凹
凸の発生が避けられず、平坦化技術も開発が進められて
いるものの多層積層は極めて困難である。
３次元構造により高集積度の半導体装置を形成するにあ
たって、その信頼性を確保することが最重要条件である
が、従来の層間絶縁膜にコンタクトホールを形成し金属
等を用いて層間を接続する方法は信頼性劣化の虞が少な
くない。
たって、その信頼性を確保することが最重要条件である
が、従来の層間絶縁膜にコンタクトホールを形成し金属
等を用いて層間を接続する方法は信頼性劣化の虞が少な
くない。
また積層する各層の平坦化は、信頼性の高い３次元構造
を実現するために極めて重要であるが、この従来の接続
方法では凹凸の発生が大きく、その上層の平坦化が甚だ
困難であり、３次元構造を開発する際の大きい問題点の
一つである。
を実現するために極めて重要であるが、この従来の接続
方法では凹凸の発生が大きく、その上層の平坦化が甚だ
困難であり、３次元構造を開発する際の大きい問題点の
一つである。
この問題点に対処するために、信頼性が高く平坦化が容
易な新しい層間接続方法が強く要望されている。
易な新しい層間接続方法が強く要望されている。
前記問題点は、第１の半導体層と第２の半導体層とが絶
縁層を介して積層して設けられ、該第１の半導体層に磁
界生成手段を有する回路が設けられ、かつ該第２の半導
体層に該磁界生成手段による磁界の検知手段を有する回
路が設けられてなる本発明による半導体装置により解決
される。
縁層を介して積層して設けられ、該第１の半導体層に磁
界生成手段を有する回路が設けられ、かつ該第２の半導
体層に該磁界生成手段による磁界の検知手段を有する回
路が設けられてなる本発明による半導体装置により解決
される。
本発明は層間絶縁膜を挟む一方の回路に磁界生成手段
を、他方の回路にこの磁界生成手段による磁界を層間絶
縁膜を介して検知する手段を設けて、この両回路間の信
号伝達を磁界によって行う。
を、他方の回路にこの磁界生成手段による磁界を層間絶
縁膜を介して検知する手段を設けて、この両回路間の信
号伝達を磁界によって行う。
この構造によれば、深いエッチング、金属層形成等のプ
ロセスは必要なく、若干の凹凸を生じても各層の平坦化
は甚だ容易であり、高い信頼性が確保されて、積層数を
増加し集積度を向上することが可能となる。
ロセスは必要なく、若干の凹凸を生じても各層の平坦化
は甚だ容易であり、高い信頼性が確保されて、積層数を
増加し集積度を向上することが可能となる。
以下本発明を実施例により具体的に説明する。
第１図は３次元構造の半導体装置の本発明による信号伝
達部分の第１の実施例を示し、同図(a)はその磁界発生
コイルの平面図、同図(b)はその磁界検知部の平面図、
同図(c)は前記両者からなる信号伝達部分のＸ−Ｘ側断
面図である。また第２図(a)乃至(c)は本実施例の磁界検
知部の単結晶島状領域の製造方法の例を示す工程順平面
図である。
達部分の第１の実施例を示し、同図(a)はその磁界発生
コイルの平面図、同図(b)はその磁界検知部の平面図、
同図(c)は前記両者からなる信号伝達部分のＸ−Ｘ側断
面図である。また第２図(a)乃至(c)は本実施例の磁界検
知部の単結晶島状領域の製造方法の例を示す工程順平面
図である。
本実施例ではまず第１のSi層１上に、この層の回路から
電流が供給される磁界発生コイル２を設けている。この
磁界発生コイル２は、例えば図示の如く１辺の長さ約15
μｍの正方形とその接続部分を、厚さ約0.5μｍ、幅約
１μｍの断面積で形成している。この材料には例えばア
ルミニウム(Al)、モリブデン(Mo)、タングステン(W)等
の金属、Mo、Ｗ等のシリサイド、Siなど従来と同様の導
電材料を用いることができる。
電流が供給される磁界発生コイル２を設けている。この
磁界発生コイル２は、例えば図示の如く１辺の長さ約15
μｍの正方形とその接続部分を、厚さ約0.5μｍ、幅約
１μｍの断面積で形成している。この材料には例えばア
ルミニウム(Al)、モリブデン(Mo)、タングステン(W)等
の金属、Mo、Ｗ等のシリサイド、Siなど従来と同様の導
電材料を用いることができる。
この磁界発生コイル２等の上き、層間絶縁膜３が例えば
二酸化シリコン(SiO2を用いて、厚さ約0.5μｍ程度に設
けられる。
二酸化シリコン(SiO2を用いて、厚さ約0.5μｍ程度に設
けられる。
磁界検知部はこの層間絶縁膜３上に例えば下記の如く形
成される。すなわち例えばシランSiH4の熱分解法により
全面に多結晶Si層を厚さ0.4〜0.5μｍ程度に形成し、レ
ーザアニール法等によりこれを単結晶化した後に、第２
図(a)のパターン４の如く島状にパターニングし、次い
で例えば温度950℃程度のドライ熱酸化法により、その
表面にSiO2膜５（第１図(c)）を形成する。
成される。すなわち例えばシランSiH4の熱分解法により
全面に多結晶Si層を厚さ0.4〜0.5μｍ程度に形成し、レ
ーザアニール法等によりこれを単結晶化した後に、第２
図(a)のパターン４の如く島状にパターニングし、次い
で例えば温度950℃程度のドライ熱酸化法により、その
表面にSiO2膜５（第１図(c)）を形成する。
このパターン４上に第２図(b)の如くマスク６を設け
て、例えば砒素(As)をエネルギー100keV程度でドーズ量
３×1015ｃｍ-2程度にイオン注入し、温度900℃、時間2
0分程度の活性化熱処理を行い、第２図(c)の如くいずれ
もn+型のFET素子のソース領域８及びドレイン領域９、
２個の検出素子領域10及び11を形成する。なおイオン注
入が行われない領域７はチャネル領域であり、本実施例
では例えばチャネル幅約10μｍ、チャネル長約20μｍと
している。
て、例えば砒素(As)をエネルギー100keV程度でドーズ量
３×1015ｃｍ-2程度にイオン注入し、温度900℃、時間2
0分程度の活性化熱処理を行い、第２図(c)の如くいずれ
もn+型のFET素子のソース領域８及びドレイン領域９、
２個の検出素子領域10及び11を形成する。なおイオン注
入が行われない領域７はチャネル領域であり、本実施例
では例えばチャネル幅約10μｍ、チャネル長約20μｍと
している。
再び多結晶Si層を厚さ0.4μｍ程度に形成しパターニン
グを行って、第１図(b)の如くゲート電極12を形成する
ことにより、SOI(silicon insula-tor)構造のｎチャネ
ルSiゲートMOS FET素子が完成する。
グを行って、第１図(b)の如くゲート電極12を形成する
ことにより、SOI(silicon insula-tor)構造のｎチャネ
ルSiゲートMOS FET素子が完成する。
本実施例において、磁界発生コイル２に100μAの電流を
流して磁界を発生させ、その上層のFET素子のドレイン
電流を100μA流せば、検出端子10と11の間に約0.1mVの
起電力がホール効果によって得られる。この電圧を、こ
のMOS FET素子と同一層に形成された差動増幅器等に入
力してこの層の後段の回路に伝達する。
流して磁界を発生させ、その上層のFET素子のドレイン
電流を100μA流せば、検出端子10と11の間に約0.1mVの
起電力がホール効果によって得られる。この電圧を、こ
のMOS FET素子と同一層に形成された差動増幅器等に入
力してこの層の後段の回路に伝達する。
なお本実施例では磁界発生コイル２を下層に、磁界検知
素子であるMOS FET素子を上層に配置しているが、逆に
上層に磁界発生コイル、下層に磁界検知素子を設けるこ
とも可能であることは明らかである。
素子であるMOS FET素子を上層に配置しているが、逆に
上層に磁界発生コイル、下層に磁界検知素子を設けるこ
とも可能であることは明らかである。
第３図は本発明の第２の実施例の磁界検知素子の平面図
であり、この磁界検知素子が前記第１の実施例の磁界検
知素子と同じ位置に形成される。
であり、この磁界検知素子が前記第１の実施例の磁界検
知素子と同じ位置に形成される。
本実施例では検出端子13及び14がドレインを兼ね、検出
端子13と14の間の電流分配率がホール効果により磁界に
従って定まる。すなわち前記第１の実施例では磁界検出
素子から電圧を取り出したのに対して、本第２の実施例
では磁界検知素子から電流を取り出している。
端子13と14の間の電流分配率がホール効果により磁界に
従って定まる。すなわち前記第１の実施例では磁界検出
素子から電圧を取り出したのに対して、本第２の実施例
では磁界検知素子から電流を取り出している。
以上説明した実施例に見られる様に、本発明による層間
信号伝達構造では積層された複数の層を縦貫する製造プ
ロセスは必要なく、製造プロセスの安定とその信頼性の
確保が容易である。また各層の凹凸も軽減され、この点
からも信頼性が向上し多数の層の積層が容易となる。
信号伝達構造では積層された複数の層を縦貫する製造プ
ロセスは必要なく、製造プロセスの安定とその信頼性の
確保が容易である。また各層の凹凸も軽減され、この点
からも信頼性が向上し多数の層の積層が容易となる。
以上説明した如く本発明によれば、３次元構造の半導体
装置の異なる半導体層間の回路の結合に高い信頼性が確
保され、かつ各層の凹凸が軽減され平坦化も容易とな
り、積層数を増加し集積度を向上することが可能となる
など、３次元構造の半導体装置の進歩に大きい効果が得
られる。
装置の異なる半導体層間の回路の結合に高い信頼性が確
保され、かつ各層の凹凸が軽減され平坦化も容易とな
り、積層数を増加し集積度を向上することが可能となる
など、３次元構造の半導体装置の進歩に大きい効果が得
られる。
第１図は３次元構造の半導体装置の信号伝達部分の第１
の実施例を示し、 第１図(a)はその磁界発生コイルの平面図、 第１図(b)はその磁界検知部の平面図、 第１図(c)は前記両者からなる信号伝達部分の側断面
図、 第２図(a)乃至(c)は該磁界検知部の単結晶島状領域の工
程順平面図、 第３図は第２の実施例の磁界検知部の平面図、 第４図は従来技術による積層CMOS構造のインバータの模
式側断面図である。 図において、 １は第１のSi層、２は磁界発生コイル、 ３は層間絶縁膜、５はSiO2膜、 ７はチャネル領域、８はソース領域、 ９はドレイン領域、 10、11、13及び14は検出端子、 12はゲート電極を示す。
の実施例を示し、 第１図(a)はその磁界発生コイルの平面図、 第１図(b)はその磁界検知部の平面図、 第１図(c)は前記両者からなる信号伝達部分の側断面
図、 第２図(a)乃至(c)は該磁界検知部の単結晶島状領域の工
程順平面図、 第３図は第２の実施例の磁界検知部の平面図、 第４図は従来技術による積層CMOS構造のインバータの模
式側断面図である。 図において、 １は第１のSi層、２は磁界発生コイル、 ３は層間絶縁膜、５はSiO2膜、 ７はチャネル領域、８はソース領域、 ９はドレイン領域、 10、11、13及び14は検出端子、 12はゲート電極を示す。
Claims (1)
- 【請求項１】第１の半導体層と第２の半導体層とが絶縁
層を介して積層して設けられ、該第１の半導体層に磁界
生成手段を有する回路が設けられ、かつ該第２の半導体
層に該磁界生成手段による磁界の検知手段を有する回路
が設けられてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029725A JPH065795B2 (ja) | 1985-02-18 | 1985-02-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029725A JPH065795B2 (ja) | 1985-02-18 | 1985-02-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61188978A JPS61188978A (ja) | 1986-08-22 |
| JPH065795B2 true JPH065795B2 (ja) | 1994-01-19 |
Family
ID=12284082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60029725A Expired - Fee Related JPH065795B2 (ja) | 1985-02-18 | 1985-02-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065795B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3602611B2 (ja) * | 1995-03-30 | 2004-12-15 | 株式会社東芝 | 横型ホール素子 |
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1985
- 1985-02-18 JP JP60029725A patent/JPH065795B2/ja not_active Expired - Fee Related
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| JPS61188978A (ja) | 1986-08-22 |
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