JPH0530075B2 - - Google Patents
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- JPH0530075B2 JPH0530075B2 JP58209273A JP20927383A JPH0530075B2 JP H0530075 B2 JPH0530075 B2 JP H0530075B2 JP 58209273 A JP58209273 A JP 58209273A JP 20927383 A JP20927383 A JP 20927383A JP H0530075 B2 JPH0530075 B2 JP H0530075B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Description
【発明の詳細な説明】
本発明は、積層形金属酸化物（SMOS）トラン
ジスタおよび同トランジスタの製造方法に関する
ものである。
ジスタおよび同トランジスタの製造方法に関する
ものである。
新しい超大規模集積（VLSI）回路の構成にお
いては、構造と電気的パラメータの均衡を取つて
設計することにより素子面積を減少させる努力が
払われてきた。しかし、「ソリツド・ステート・
エレクトロニクス」誌1972年第15巻、819〜829頁
においてHoeneisenおよびMeadが記述したよう
に、素子の性能および技術に関し多くの制約が存
在することが分かつた。
いては、構造と電気的パラメータの均衡を取つて
設計することにより素子面積を減少させる努力が
払われてきた。しかし、「ソリツド・ステート・
エレクトロニクス」誌1972年第15巻、819〜829頁
においてHoeneisenおよびMeadが記述したよう
に、素子の性能および技術に関し多くの制約が存
在することが分かつた。
最近、更に高い集積密度を達成するため素子面
積の比率を下げる別の方法として、素子の垂直方
向の集積化が提起されてきた。この方法は、例え
ばCMOSインバータに応用されている。両ｎ−
およびｐ−形トランジスタのために共通ゲートを
有する積層CMOSインバータについては、1981
年に「IEEE Eletron Device Letters」のEDL−
１、11頁以降においGibbons等により、また
「IEDM、Washington D.C.」の544頁以降におい
てGoeloe等によつて記述されている。
積の比率を下げる別の方法として、素子の垂直方
向の集積化が提起されてきた。この方法は、例え
ばCMOSインバータに応用されている。両ｎ−
およびｐ−形トランジスタのために共通ゲートを
有する積層CMOSインバータについては、1981
年に「IEEE Eletron Device Letters」のEDL−
１、11頁以降においGibbons等により、また
「IEDM、Washington D.C.」の544頁以降におい
てGoeloe等によつて記述されている。
また、標準的なシリコン集積回路の製造技術の
適用が更に容易であるCMOSインバータについ
ては、1981年に「IEEE Eletron Device
Letters」のEDL−２、250頁以降において
Colinge等によつて示唆されている。
適用が更に容易であるCMOSインバータについ
ては、1981年に「IEEE Eletron Device
Letters」のEDL−２、250頁以降において
Colinge等によつて示唆されている。
インバータを構成するｎ−およびｐ−形のトラ
ンジスタは相互に積層され、共通ゲートおよび共
通ドレーンを有する。ドレーンの頂部は、レーザ
ーアニールされたポリシリコンであり、シリコン
基板内部に形成されたドレーンの底部と実質的に
一体になつている。
ンジスタは相互に積層され、共通ゲートおよび共
通ドレーンを有する。ドレーンの頂部は、レーザ
ーアニールされたポリシリコンであり、シリコン
基板内部に形成されたドレーンの底部と実質的に
一体になつている。
本発明の一つの見地によれば、ゲート、ソー
ス、ドレーンおよびこのソースとドレーン間に延
長するチヤネルを有する金属酸化物半導体が提供
される。この半導体の構造はゲート、ソース、ド
レーンおよびソースとドレーン間に広がつたチヤ
ネルを有している。チヤネルは絶縁層によりゲー
トから分離され、そこではソース、ドレーンおよ
びチヤネルの各々がシリコン基板に形成された下
方部分と、再結晶したポリシリコンからなる上方
部分とを有する。ゲートは前記の上方および下方
のチヤネル部分間に配置される。
ス、ドレーンおよびこのソースとドレーン間に延
長するチヤネルを有する金属酸化物半導体が提供
される。この半導体の構造はゲート、ソース、ド
レーンおよびソースとドレーン間に広がつたチヤ
ネルを有している。チヤネルは絶縁層によりゲー
トから分離され、そこではソース、ドレーンおよ
びチヤネルの各々がシリコン基板に形成された下
方部分と、再結晶したポリシリコンからなる上方
部分とを有する。ゲートは前記の上方および下方
のチヤネル部分間に配置される。
素子の望ましい形態においては、絶縁層は二酸
化ケイ素であり、ゲートは再結晶化ポリシリコン
からなつている。実際上、内部にソース、チヤネ
ルおよびドレーンの一部を含む再結晶化ポリシリ
コンは、第２のシリコン基板として機能し、シリ
コン基板に形成されたチヤネルの一部と共に素子
のチヤネルとして機能する。
化ケイ素であり、ゲートは再結晶化ポリシリコン
からなつている。実際上、内部にソース、チヤネ
ルおよびドレーンの一部を含む再結晶化ポリシリ
コンは、第２のシリコン基板として機能し、シリ
コン基板に形成されたチヤネルの一部と共に素子
のチヤネルとして機能する。
更に垂直方向の集積化を達成するためには、適
当な酸化物およびポリシリコン層を成長させある
いは蒸着させて、トランジスタを形成する。この
トランジスタは共通のソースとドレーンおよびそ
の間にいくつかの可能なチヤネル・ルートを有す
る。再結晶化ポリシリコンの内部に形成されるソ
ース、ドレーンおよびチヤネル領域の結晶配向が
基板内の下側のソースおよびドレーン領域の実質
的にエピタキシヤル連続性を形成するようなもの
であることが望ましい。
当な酸化物およびポリシリコン層を成長させある
いは蒸着させて、トランジスタを形成する。この
トランジスタは共通のソースとドレーンおよびそ
の間にいくつかの可能なチヤネル・ルートを有す
る。再結晶化ポリシリコンの内部に形成されるソ
ース、ドレーンおよびチヤネル領域の結晶配向が
基板内の下側のソースおよびドレーン領域の実質
的にエピタキシヤル連続性を形成するようなもの
であることが望ましい。
上述のColinge等の積層CMOSインバータは、
１対の独立的なトランジスタを構成し、そのトラ
ンジスタはドレーンおよびゲートを共有するが、
そのソースは相互に絶縁される。
１対の独立的なトランジスタを構成し、そのトラ
ンジスタはドレーンおよびゲートを共有するが、
そのソースは相互に絶縁される。
本発明で提起された積層形金属酸化物
（SMOS）半導体素子は実質的に単一のトランジ
スタである。積層技術を用いて、素子のチヤネル
は有効素子面積が半分になるように垂直方向に分
布される。素子の性能は、1982年２月の
「Electronic Letters」135から136頁において
Naemにより記述されるように、チヤネル領域が
できるだけ狭く形成されるとき、素子性能が改善
される。
（SMOS）半導体素子は実質的に単一のトランジ
スタである。積層技術を用いて、素子のチヤネル
は有効素子面積が半分になるように垂直方向に分
布される。素子の性能は、1982年２月の
「Electronic Letters」135から136頁において
Naemにより記述されるように、チヤネル領域が
できるだけ狭く形成されるとき、素子性能が改善
される。
本発明の別の見地によれば、積層形金属酸化物
トランジスタの製造方法が提供される。この製造
方法は、シリコン基板内に第１のソース領域およ
び第１のドレーン領域を形成する過程、ソースと
ドレーン領域間に延長するチヤネル領域を覆う再
結晶化ポリシリコン・ゲートを酸化物層内に形成
する過程、第２のソース領域と第２のドレーン領
域を再結晶化ポリシリコン層内に形成してそれぞ
れ第１のソース領域および第１のドレーン領域と
接触させる過程を含む。
トランジスタの製造方法が提供される。この製造
方法は、シリコン基板内に第１のソース領域およ
び第１のドレーン領域を形成する過程、ソースと
ドレーン領域間に延長するチヤネル領域を覆う再
結晶化ポリシリコン・ゲートを酸化物層内に形成
する過程、第２のソース領域と第２のドレーン領
域を再結晶化ポリシリコン層内に形成してそれぞ
れ第１のソース領域および第１のドレーン領域と
接触させる過程を含む。
ソースおよびドレーン領域における再結晶化ポ
リシリコンはボンデイング・パツドまで延長する
こと望ましい。このため、ソースおよびドレーン
をウインドに接触させる必要がなくなり、素子の
設計者に対し更に広い自由度を提供することにな
る。
リシリコンはボンデイング・パツドまで延長する
こと望ましい。このため、ソースおよびドレーン
をウインドに接触させる必要がなくなり、素子の
設計者に対し更に広い自由度を提供することにな
る。
本方法は、下記の別の工程を含むことが望まし
い。全てのポリシリコンは、低圧化学蒸着法によ
つて蒸着される。このポリシリコン・ゲートが形
成されてからレーザーアニールによつて再結晶化
される。このレーザーアニール工程は、また、ド
ーパントをゲートと、第１のソースおよびドレー
ン領域に添加することができる。その内部にゲー
トが形成されるゲート酸化物は、ゲートの形成前
は第１の層として、その後第２の層として第２段
階の処理において熱的に成長する。ゲート酸化物
は、最上部のポリシリコン層の蒸着前に第１のソ
ースおよびドレーン領域に達するようにエツチン
グされる。このポリシリコン層はイオン注入によ
りドープされて最上層活性基板を作り、ポリシリ
コン層上の反射防止の窒化物コーテイングの蒸着
の後レーザーアニールより再結晶させられてソー
ス、ドレーンおよび最上部チヤネル領域を覆つて
ボンデイング・パツトに対して連結する。
い。全てのポリシリコンは、低圧化学蒸着法によ
つて蒸着される。このポリシリコン・ゲートが形
成されてからレーザーアニールによつて再結晶化
される。このレーザーアニール工程は、また、ド
ーパントをゲートと、第１のソースおよびドレー
ン領域に添加することができる。その内部にゲー
トが形成されるゲート酸化物は、ゲートの形成前
は第１の層として、その後第２の層として第２段
階の処理において熱的に成長する。ゲート酸化物
は、最上部のポリシリコン層の蒸着前に第１のソ
ースおよびドレーン領域に達するようにエツチン
グされる。このポリシリコン層はイオン注入によ
りドープされて最上層活性基板を作り、ポリシリ
コン層上の反射防止の窒化物コーテイングの蒸着
の後レーザーアニールより再結晶させられてソー
ス、ドレーンおよび最上部チヤネル領域を覆つて
ボンデイング・パツトに対して連結する。
ゲートを覆つているポリシリコン層の領域は２
つの酸化物層およびゲート自体によつて基板から
熱的に絶縁されているため、この領域はドレーン
およびソース領域を覆つているポリシリコンより
も温度が数度高くなる。したがつて、冷却によつ
て、この領域はソースおよびドレーン領域を覆つ
ているポリシリコンの再結晶化の後に硬化する。
つの酸化物層およびゲート自体によつて基板から
熱的に絶縁されているため、この領域はドレーン
およびソース領域を覆つているポリシリコンより
も温度が数度高くなる。したがつて、冷却によつ
て、この領域はソースおよびドレーン領域を覆つ
ているポリシリコンの再結晶化の後に硬化する。
その結果、結晶の成長は、まず隣接するポリシ
リコンの種によつて基板中のドレーンおよびソー
ス領域から生じ、最後にゲート上のポリシリコン
に達する。続いて、標準的なエツチングおよびフ
オトリソグラフイの手法を用いて反射防止コーテ
イングが除去され、例えばドーパントの事前蒸着
および添加（drive・in）によつて第２のソース
およびドレーン領域が形成される。
リコンの種によつて基板中のドレーンおよびソー
ス領域から生じ、最後にゲート上のポリシリコン
に達する。続いて、標準的なエツチングおよびフ
オトリソグラフイの手法を用いて反射防止コーテ
イングが除去され、例えばドーパントの事前蒸着
および添加（drive・in）によつて第２のソース
およびドレーン領域が形成される。
次に、本発明の一実施例について図面を用いて
説明する。
説明する。
第１図は本発明の一実施例の積層金属酸化物
（SMOS）トランジスタの断面を示す図である。
（SMOS）トランジスタの断面を示す図である。
第１図においては、シリコン基板に形成された
SMOS形トランジスタ１０がSiO2分離域をなす
酸化物領域１６の下側にあるｐ−形基板１２およ
びｐ＋形領域１４を有する。
SMOS形トランジスタ１０がSiO2分離域をなす
酸化物領域１６の下側にあるｐ−形基板１２およ
びｐ＋形領域１４を有する。
基板内には、それぞれｎ＋形ソース１８および
ｎ＋ドレーン領域２０が存在する。このソースお
よびドレーン領域間に延長しかつ基板を覆つてい
るのは第１のゲートの酸化物層２２である。この
ゲートの酸化物層２２上には、再結晶化ポリシリ
コン・ゲート２４と第２のゲート酸化物層２６が
存在する。この全体構造を、再結晶化ポリシリコ
ン層２８が覆つている。この再結晶化ポリシリコ
ン層２８はシリコン基板中のソース１８およびド
レーン領域２０とそれぞれ接触するソース領域３
０およびドレーン領域３２を提供するため適当に
ドープされている。各レベルにおけるソースとド
レーン領域間にはｎ−形のチヤネル領域３４，３
６が存在する。
ｎ＋ドレーン領域２０が存在する。このソースお
よびドレーン領域間に延長しかつ基板を覆つてい
るのは第１のゲートの酸化物層２２である。この
ゲートの酸化物層２２上には、再結晶化ポリシリ
コン・ゲート２４と第２のゲート酸化物層２６が
存在する。この全体構造を、再結晶化ポリシリコ
ン層２８が覆つている。この再結晶化ポリシリコ
ン層２８はシリコン基板中のソース１８およびド
レーン領域２０とそれぞれ接触するソース領域３
０およびドレーン領域３２を提供するため適当に
ドープされている。各レベルにおけるソースとド
レーン領域間にはｎ−形のチヤネル領域３４，３
６が存在する。
第１図の素子はｎチヤネルのエンハンスメン
ト・モードのトランジスタである。共通ゲート２
４に対して加えられる電圧がチヤネル領域３４，
３６内に電界を生じる。ゲート電圧が適正な極性
および大きさである時、局部反転層がゲートの上
下の両方に形成されて、上下のチヤネル領域３
４，３６を導通状態にさせる。第１図のトランジ
スタは２つの隔てられたチヤネル領域３４，３６
を有するが、複数の垂直方向層が必要である場合
に、原理的にはトランジスタが２つ以上の垂直方
向に隔てられたチヤネルを設けることもできる。
ト・モードのトランジスタである。共通ゲート２
４に対して加えられる電圧がチヤネル領域３４，
３６内に電界を生じる。ゲート電圧が適正な極性
および大きさである時、局部反転層がゲートの上
下の両方に形成されて、上下のチヤネル領域３
４，３６を導通状態にさせる。第１図のトランジ
スタは２つの隔てられたチヤネル領域３４，３６
を有するが、複数の垂直方向層が必要である場合
に、原理的にはトランジスタが２つ以上の垂直方
向に隔てられたチヤネルを設けることもできる。
以下、第１図で述べた好ましい一実施例のトラ
ンジスタ構造の製造過程について説明する。
ンジスタ構造の製造過程について説明する。
第２ａ図〜第２ｈ図は本発明の一連の製造過程
を示す図である。
を示す図である。
第２ａ図において、素子の陥没部１７を形成す
るため公知のL0C0S法およびマスク（第３図）
を用いて、ｐ形シリコン基板上にフイールド酸化
物１６の成長が行われる。
るため公知のL0C0S法およびマスク（第３図）
を用いて、ｐ形シリコン基板上にフイールド酸化
物１６の成長が行われる。
第２ｂ図において、フイールド酸化物領域１６
の下方にホウ素がイオン注入され、第１のゲート
酸化物層２２が熱的に成長させられる。
の下方にホウ素がイオン注入され、第１のゲート
酸化物層２２が熱的に成長させられる。
第２ｃ図において、マスク（第３図）を用い
て、7500Åのポリシリコン層が625℃において低
圧化学蒸着法により蒸着され、その後共通のゲー
ト領域２４を形成するようにパターンが与えられ
る。
て、7500Åのポリシリコン層が625℃において低
圧化学蒸着法により蒸着され、その後共通のゲー
ト領域２４を形成するようにパターンが与えられ
る。
第２ｄ図において、標準的なエツチング手法を
用いてゲート酸化物層２２を形成し、同時に基板
内にソース領域とドレーン領域を形成し、またリ
ンの事前蒸着および添加（drive−in）を用いて
これら領域１８，２０にｎ＋形ドーピングを得
る。次に、約６ワツト、ビーム径50ミクロン、走
査速度50cm／秒の出力を有するアルゴン・ガス・
レーザーを使用するレーザーアニール工程におい
て、ゲート領域におけるポリシリコンを再結晶化
させる。
用いてゲート酸化物層２２を形成し、同時に基板
内にソース領域とドレーン領域を形成し、またリ
ンの事前蒸着および添加（drive−in）を用いて
これら領域１８，２０にｎ＋形ドーピングを得
る。次に、約６ワツト、ビーム径50ミクロン、走
査速度50cm／秒の出力を有するアルゴン・ガス・
レーザーを使用するレーザーアニール工程におい
て、ゲート領域におけるポリシリコンを再結晶化
させる。
このような条件において、ポリシリコンは大き
な粒度に変換される。このレーザーアニール工程
は、実際に、事前に蒸着されたリン不純物をゲー
ト、ソースおよびドレーン領域に添加するために
使用することができる。
な粒度に変換される。このレーザーアニール工程
は、実際に、事前に蒸着されたリン不純物をゲー
ト、ソースおよびドレーン領域に添加するために
使用することができる。
第２ｅ図において、厚さ1000Åの最上部のゲー
ト酸化物層が乾燥状態の酸素中で1050℃において
熱的に成長させられる。
ト酸化物層が乾燥状態の酸素中で1050℃において
熱的に成長させられる。
第２ｆ図において、標準的な手法を用いてゲー
ト酸化物２６を選択的にエツチングさせて、ｎ＋
形ソース領域１８およびｎ＋形ドレーン領域２０
を露出させる。
ト酸化物２６を選択的にエツチングさせて、ｎ＋
形ソース領域１８およびｎ＋形ドレーン領域２０
を露出させる。
第２ｇ図において、厚さ7500Åのポリシリコン
層２８が625℃において低圧化学蒸着法により蒸
着される。この層、次にマスク（第３図）を用
いてパターン化される。
層２８が625℃において低圧化学蒸着法により蒸
着される。この層、次にマスク（第３図）を用
いてパターン化される。
第２ｈ図において、ポリシリコンは、60Kevに
おいて５×1011／cm2の所要量（dosage）を用いて
ホウ素と共に注入され、上部チヤネル３６を構成
するｐ−形の活性最上層基板を形成する。
おいて５×1011／cm2の所要量（dosage）を用いて
ホウ素と共に注入され、上部チヤネル３６を構成
するｐ−形の活性最上層基板を形成する。
次に窒化シリコンの厚さ600Åの層が、625℃の
低圧化学蒸着法によつて、フイールド酸化物領域
１６間の素子の陥没部およびソースおよびドレー
ンからボンデイング・パツトまで接続する領域２
９を覆うように蒸着される。この窒化シリコン層
は、前述の操作条件のアルゴン・ガス・レーザー
を用いて、その後に行われる選択的なレーザーア
ニール工程の間、反射防止コーテイングとして機
能する。窒化物層の存在のため、下層のポリシリ
コンはレーザーアニールの間融解されるように保
証される。
低圧化学蒸着法によつて、フイールド酸化物領域
１６間の素子の陥没部およびソースおよびドレー
ンからボンデイング・パツトまで接続する領域２
９を覆うように蒸着される。この窒化シリコン層
は、前述の操作条件のアルゴン・ガス・レーザー
を用いて、その後に行われる選択的なレーザーア
ニール工程の間、反射防止コーテイングとして機
能する。窒化物層の存在のため、下層のポリシリ
コンはレーザーアニールの間融解されるように保
証される。
ゲート２４を覆つているポリシリコン、基板か
ら熱的に隔離されているため、ソースおよびドレ
ーン領域を覆つている部分よりも温度が高く、こ
のため遅れて冷却され再結晶する。したがつて、
基板のソース１８およびドレーン領域２０はポリ
シリコン層２８の内部で結晶成長の種として機能
し、結晶の形成はソースおよびドレーンからゲー
ト２４を覆つているチヤネル領域３６に向かつて
進行する。
ら熱的に隔離されているため、ソースおよびドレ
ーン領域を覆つている部分よりも温度が高く、こ
のため遅れて冷却され再結晶する。したがつて、
基板のソース１８およびドレーン領域２０はポリ
シリコン層２８の内部で結晶成長の種として機能
し、結晶の形成はソースおよびドレーンからゲー
ト２４を覆つているチヤネル領域３６に向かつて
進行する。
反射防止コーテイングは、その後エツチングに
よつて除去される。マスク（第３図）を用い
て、基板のソースおよびドレーン領域を覆つてい
る再結晶化ポリシリコンの領域をｎ＋形にするた
めリンの事前蒸着および添加が用いられる。その
結果、第２のソース領域３０およびドレーン領域
３２がポリシリコン２８中に形成され、これらは
基板中のソースおよびドレーン領域１８，２０と
一体化する。
よつて除去される。マスク（第３図）を用い
て、基板のソースおよびドレーン領域を覆つてい
る再結晶化ポリシリコンの領域をｎ＋形にするた
めリンの事前蒸着および添加が用いられる。その
結果、第２のソース領域３０およびドレーン領域
３２がポリシリコン２８中に形成され、これらは
基板中のソースおよびドレーン領域１８，２０と
一体化する。
第３図は第１図のトランジスタの製造に使用さ
れるマスクを示す図である。第３図から明かなよ
うに、ポリシリコン層２８はリード領域２９を提
供するためパターン化される。この領域は、高い
導電性を得るようにアニール、ドーパント事前蒸
着、および添加工程が行われる。その後、マスク
を用いて、接点ウインド３３が領域２９に開口
され、アルミニウム・パツド３５がポリシリコン
領域３１と接触するように化学蒸着される。この
場合、素子は公知の集積回路製造法を用いて処理
される。
れるマスクを示す図である。第３図から明かなよ
うに、ポリシリコン層２８はリード領域２９を提
供するためパターン化される。この領域は、高い
導電性を得るようにアニール、ドーパント事前蒸
着、および添加工程が行われる。その後、マスク
を用いて、接点ウインド３３が領域２９に開口
され、アルミニウム・パツド３５がポリシリコン
領域３１と接触するように化学蒸着される。この
場合、素子は公知の集積回路製造法を用いて処理
される。
最後に、第４図は本発明の他の実施例のSMOS
トランジスタを示す断面図である。
トランジスタを示す断面図である。
第４ａ図は、垂直方向に２つのチヤネル領域に
分割されたチヤネルを有するトランジスタを示し
ている。その製造方法および電気的特性は第１図
から第３図で詳細に記述したトランジスタと同じ
である。
分割されたチヤネルを有するトランジスタを示し
ている。その製造方法および電気的特性は第１図
から第３図で詳細に記述したトランジスタと同じ
である。
第４ｂ図は、本方法の相互作用によつて垂直ゲ
ートに分割された３つのチヤネル領域３４，３６
を有する単一のトランジスタを示している。
ートに分割された３つのチヤネル領域３４，３６
を有する単一のトランジスタを示している。
第１図は本発明の一実施例のSMOS形トランジ
スタの断面を示す図、第２ａ図〜第２ｈ図は本発
明の一連の製造過程を示す図、第３図は第１図に
トランジスタの製造に使用されるマスクを示す
図、第４ａ図、第４ｂ図に本発明の他の実施例の
SMOSトランジスタを示す図である。 １０……積層金属酸化物（SMOS）トランジス
タ、１２……ｐ−形基板、１４……ｐ＋形領域、
１６……フイールド酸化物領域、１８……ｎ＋形
ソース、２０……ドレーン領域、２２……第１の
ゲート酸化物層、２４……再結晶化ポリシリコ
ン・ゲート、２６……第２のゲート酸化物層、２
８……再結晶化ポリシリコン層、２９……リード
領域、３０……ソース領域、３１……ポリシリコ
ン領域、３２……ドレーン領域、３３……接点ウ
インド、３４，３６……チヤネル領域、３５……
アルミニユーム・パツド。
スタの断面を示す図、第２ａ図〜第２ｈ図は本発
明の一連の製造過程を示す図、第３図は第１図に
トランジスタの製造に使用されるマスクを示す
図、第４ａ図、第４ｂ図に本発明の他の実施例の
SMOSトランジスタを示す図である。 １０……積層金属酸化物（SMOS）トランジス
タ、１２……ｐ−形基板、１４……ｐ＋形領域、
１６……フイールド酸化物領域、１８……ｎ＋形
ソース、２０……ドレーン領域、２２……第１の
ゲート酸化物層、２４……再結晶化ポリシリコ
ン・ゲート、２６……第２のゲート酸化物層、２
８……再結晶化ポリシリコン層、２９……リード
領域、３０……ソース領域、３１……ポリシリコ
ン領域、３２……ドレーン領域、３３……接点ウ
インド、３４，３６……チヤネル領域、３５……
アルミニユーム・パツド。
Claims (1)
- 【特許請求の範囲】 １ 絶縁ゲートの上方及び下方に絶縁体層をはさ
んでお互いに重なり合つた第１と第２の２つの半
導体層を有し、 第１の半導体層は第１のソース領域、第１のチ
ヤネル領域、第１のドレイン領域から構成され、 第２の半導体層は第２のソース領域、第２のチ
ヤネル領域、第２のドレイン領域から構成され、 前記第１のチヤネル領域は、前記絶縁ゲートの
下方で、第１の半導体層中の第１のソース領域と
第１のドレイン領域の間に構成され、 第２のチヤネル領域は、前記絶縁ゲートの上方
で、第２の半導体層中の第２のソース領域と第２
のドレイン領域の間に構成され、 第１のソース領域と第２のソース領域とが接触
し、第１のドレイン領域と第２のドレイン領域と
が接触するように構成されることを特徴とする積
層形MOSトランジスタ（SMOS）。 ２ シリコン基板上に第１のソース領域、第１の
ドレイン領域及びその間に第１のチヤネル層を形
成することにより第１の半導体層を形成する過程
と、 前記第１の半導体層の上に第１のゲート酸化物
層を形成する過程と、 前記第１の半導体層の第１のチヤネル領域の上
方で第１のゲート酸化物層上に再結晶化ポリシリ
コン・ゲートを形成する過程と、 再結晶化ポリシリコン・ゲートに上に第２のゲ
ート酸化物層を形成する過程と、 前記構造の全体を覆うように再結晶化ポリシリ
コン層を形成する過程と、 前記再結晶化ポリシリコン層の中央部において
再結晶化ポリシリコン・ゲートの上方に第２のチ
ヤネル領域を有し、前記再結晶化ポリシリコン層
の両端において第１の半導体層の第１のソース領
域上に第２のソース領域を有し、第１の半導体層
の第１のドレイン領域上に第２のドレイン領域を
有し、第１の半導体層の第１のソース領域と第２
の半導体層の第２のソース領域とが電気的に接触
し、第１の半導体層の第１のドレイン領域と第２
の半導体層の第２のドレイン領域とが電気的に接
触するように第２の半導体領域を形成する過程
と、を有することを特徴とする積層形MOSトラ
ンジスタ（SMOS）の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA000415233A CA1191970A (en) | 1982-11-09 | 1982-11-09 | Stacked mos transistor |
| CA415233 | 1982-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103380A JPS59103380A (ja) | 1984-06-14 |
| JPH0530075B2 true JPH0530075B2 (ja) | 1993-05-07 |
Family
ID=4123916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209273A Granted JPS59103380A (ja) | 1982-11-09 | 1983-11-09 | 積層形ｍｏｓトランジスタおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0117339B1 (ja) |
| JP (1) | JPS59103380A (ja) |
| AT (1) | ATE25897T1 (ja) |
| CA (1) | CA1191970A (ja) |
| DE (1) | DE3370244D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1197628A (en) * | 1984-01-05 | 1985-12-03 | Thomas W. Macelwee | Fabrication of stacked mos devices |
| JPS6177359A (ja) * | 1984-09-21 | 1986-04-19 | Fujitsu Ltd | 半導体記憶装置 |
| SE8603491L (sv) * | 1985-08-26 | 1987-02-27 | Rca Corp | Integrerad krets med staplade mosfelteffekttransistorer och sett att framstella densamma |
| US4717688A (en) * | 1986-04-16 | 1988-01-05 | Siemens Aktiengesellschaft | Liquid phase epitaxy method |
| US6177687B1 (en) * | 1998-12-01 | 2001-01-23 | Advanced Micro Devices | Semiconductor device having gate electrode shared between two sets of active regions and fabrication thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028701U (ja) * | 1973-07-09 | 1975-04-02 | ||
| JPS57145361A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Semiconductor integrated circuit device |
-
1982
- 1982-11-09 CA CA000415233A patent/CA1191970A/en not_active Expired
-
1983
- 1983-11-02 EP EP83306681A patent/EP0117339B1/en not_active Expired
- 1983-11-02 AT AT83306681T patent/ATE25897T1/de not_active IP Right Cessation
- 1983-11-02 DE DE8383306681T patent/DE3370244D1/de not_active Expired
- 1983-11-09 JP JP58209273A patent/JPS59103380A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028701U (ja) * | 1973-07-09 | 1975-04-02 | ||
| JPS57145361A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3370244D1 (en) | 1987-04-16 |
| ATE25897T1 (de) | 1987-03-15 |
| EP0117339B1 (en) | 1987-03-11 |
| CA1191970A (en) | 1985-08-13 |
| EP0117339A1 (en) | 1984-09-05 |
| JPS59103380A (ja) | 1984-06-14 |
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