JPS6177359A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6177359A JPS6177359A JP59198840A JP19884084A JPS6177359A JP S6177359 A JPS6177359 A JP S6177359A JP 59198840 A JP59198840 A JP 59198840A JP 19884084 A JP19884084 A JP 19884084A JP S6177359 A JPS6177359 A JP S6177359A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特に各種情報処理装置
に多く具備せしめられるダイナミック型のランダム・ア
クセス・メモリ （以下Ｄ−ＲＡＭと略称する）におけ
る、メモリセル構造の改良に関する。
に多く具備せしめられるダイナミック型のランダム・ア
クセス・メモリ （以下Ｄ−ＲＡＭと略称する）におけ
る、メモリセル構造の改良に関する。
該Ｄ−ＲＡＭにおいては高密度高集積化が急速に進めら
れているが、かかる状況において情報が正確に記憶読出
しされることが強く要望されている。
れているが、かかる状況において情報が正確に記憶読出
しされることが強く要望されている。
従来のＩ）−ＲＡＭには、１トランジスタ・１キヤパシ
タ構造のメモリセルが主として用いられている。
タ構造のメモリセルが主として用いられている。
第５図は１トランジスタ・１キヤパシタ構造のメモリセ
ルの要部を示す等価回路図で、図中Ｔ。
ルの要部を示す等価回路図で、図中Ｔ。
は書込み読出し用トランジスタ、Ｃ０はキャパシタ、Ｂ
Ｌはビットライン、ＷＬはワードライン、ＳＡはセンス
アンプを示す。
Ｌはビットライン、ＷＬはワードライン、ＳＡはセンス
アンプを示す。
該１トランジスタ・１キヤパシタ構造のセルが従来上と
して用いられるのは、同図に示されたように、該セルが
１個のＭＩＳトランジスタと１個のキャパシタによって
構成されるので素子数が少なく、且つ該メモリセルを駆
動するための配線も２本で済むことから、セルの高密度
高集積化が可能なことによる。
して用いられるのは、同図に示されたように、該セルが
１個のＭＩＳトランジスタと１個のキャパシタによって
構成されるので素子数が少なく、且つ該メモリセルを駆
動するための配線も２本で済むことから、セルの高密度
高集積化が可能なことによる。
この構造のメモリセルにおいては、キャパシタＣＩ＋に
貯えられた電荷の有無がビットラインの電位を変化させ
、その電位変化がセンスアンプを介して情報として読出
されるが、この時のビットライン電位の変化ΔＱは、ｒ
ＣＩＩ／ （Ｃｔ ＋Ｃ＋＋）」に比例する。ここでＣ
Ｌはビットラインの容量である。
貯えられた電荷の有無がビットラインの電位を変化させ
、その電位変化がセンスアンプを介して情報として読出
されるが、この時のビットライン電位の変化ΔＱは、ｒ
ＣＩＩ／ （Ｃｔ ＋Ｃ＋＋）」に比例する。ここでＣ
Ｌはビットラインの容量である。
従って通常ｒｃｔ、＞Ｃ＋＋Ｊの関係があるため、ビッ
トライン電位の変化ΔＱの値は小さい。
トライン電位の変化ΔＱの値は小さい。
特に高密度高集積化が進む程、キャパシタの面積が縮小
されてＣ１１の値が小さくなり、且つビットラインに接
続されるセル数が増大してビットラインの容量ＣＬがよ
り大きくなるのでΔＱの値は益々小さくなり、高感度の
センスアンプを用いてもその検出が困難になって来る。
されてＣ１１の値が小さくなり、且つビットラインに接
続されるセル数が増大してビットラインの容量ＣＬがよ
り大きくなるのでΔＱの値は益々小さくなり、高感度の
センスアンプを用いてもその検出が困難になって来る。
更にまた高密度高集積化が進みキャパシタの容量が小さ
くなった際には、α線によって励起された電荷によって
キャパシタに蓄積されている情報が反転する所謂ソフト
エラーも生じ易くなる。
くなった際には、α線によって励起された電荷によって
キャパシタに蓄積されている情報が反転する所謂ソフト
エラーも生じ易くなる。
そこで従来これらの問題を除去するために、キャパシタ
を大きくする工夫と、センスアンプの感度を上げる工夫
が種々なされているが、これらにも限度があり、１トラ
ンジスタ・１キヤパシタ構造を用いて上記問題を生ぜし
めずに、更に高密度高集積化されるＶＬＳ Ｉを形成す
ることは極めて困難である。
を大きくする工夫と、センスアンプの感度を上げる工夫
が種々なされているが、これらにも限度があり、１トラ
ンジスタ・１キヤパシタ構造を用いて上記問題を生ぜし
めずに、更に高密度高集積化されるＶＬＳ Ｉを形成す
ることは極めて困難である。
一方Ｄ−ＲＡＭのメモリセルとしては、３トランジスタ
型セルが良く知られている。
型セルが良く知られている。
第６図は該メモリセルの要部を示す等価回路図で、図中
、Ｔ、は読出し選択用ＭＩＳトランジスタ、Ｔ２は書込
み選択用ＭＩＳトランジスタ、Ｔ３は記憶用ＭＩＳトラ
ンジスタ、ＤＬは書込み。
、Ｔ、は読出し選択用ＭＩＳトランジスタ、Ｔ２は書込
み選択用ＭＩＳトランジスタ、Ｔ３は記憶用ＭＩＳトラ
ンジスタ、ＤＬは書込み。
読出しを行うデータライン、ＷＩＩＬは書込み選択ライ
ン、ＲＬは読出し選択ライン、ＧＮＤは接地を示す。
ン、ＲＬは読出し選択ライン、ＧＮＤは接地を示す。
この方式はトランジスタＴ、のゲート電位変化で情報を
記憶し、該トランジスタＴ３のコンダクタンスの変化で
該情報を読み取るものであり、従ってＴ、のゲートに蓄
えられた電荷より遥かに大きい電荷をＴｓトランジスタ
通して流すことができる所謂増幅効果をセル自身が持っ
ているため、読出しに際してのデータラインＤＬの電位
の変化は非常に大きくなる。従って、トランジスタさえ
小さく出来れば、前記検出感度を損なわずにいくらでも
セルを縮小することが可能である。
記憶し、該トランジスタＴ３のコンダクタンスの変化で
該情報を読み取るものであり、従ってＴ、のゲートに蓄
えられた電荷より遥かに大きい電荷をＴｓトランジスタ
通して流すことができる所謂増幅効果をセル自身が持っ
ているため、読出しに際してのデータラインＤＬの電位
の変化は非常に大きくなる。従って、トランジスタさえ
小さく出来れば、前記検出感度を損なわずにいくらでも
セルを縮小することが可能である。
しかしながらこの方式は３個のトランジスタと接地配線
を含めて４本の配線が必要であり、これを従来のように
平面的に配設したのでは、現状の１トランジスタ１キヤ
パシタ・セルより専有面積が拡大するので大規模メモリ
には使用されなかった。
を含めて４本の配線が必要であり、これを従来のように
平面的に配設したのでは、現状の１トランジスタ１キヤ
パシタ・セルより専有面積が拡大するので大規模メモリ
には使用されなかった。
本発明が解決しようとする問題点は、上記のように微細
化された際にも充分な情報の検出感度が得られる３トラ
ンジスタ型メモリセルにおいて、セル面積が従来の１ト
ランジスタ１ギヤパシタ・セルに比べて、著しく拡大し
集積度の向上が妨げられることである。
化された際にも充分な情報の検出感度が得られる３トラ
ンジスタ型メモリセルにおいて、セル面積が従来の１ト
ランジスタ１ギヤパシタ・セルに比べて、著しく拡大し
集積度の向上が妨げられることである。
上記問題点の解決は、読出し選択用ＭＩＳトランジスタ
の上部に絶縁膜を介して、該読出し選択用ＭＩＳトラン
ジスタとドレイン領域同士が直に接続された書込み選択
用ＭＩＳトランジスタが重設され、該読出し選択用ＭＩ
Ｓトランジスタに隣接して、該読出し選択用ＭＩＳトラ
ンジスタとチャネル形成領域が連通し、且つ該書込み選
択用ＭＩＳトランジスタのソース領域をゲート電極とす
る記憶用ＭＩＳトランジスタが配設される本発明による
半導体記憶装置によって達成される。
の上部に絶縁膜を介して、該読出し選択用ＭＩＳトラン
ジスタとドレイン領域同士が直に接続された書込み選択
用ＭＩＳトランジスタが重設され、該読出し選択用ＭＩ
Ｓトランジスタに隣接して、該読出し選択用ＭＩＳトラ
ンジスタとチャネル形成領域が連通し、且つ該書込み選
択用ＭＩＳトランジスタのソース領域をゲート電極とす
る記憶用ＭＩＳトランジスタが配設される本発明による
半導体記憶装置によって達成される。
即ち本発明は、３トランジスタ型メモリセルにおける読
出し選択用ＭｒＳトランジスタ上に書込み選択用ＭＩＳ
トランジスタを重ねて形成し、且つ読出し選択用ＭＩＳ
トランジスタと、上部の書込み選択用ＭＩＳトランジス
タのソース領域をゲート電極とする記憶用ＭＩＳトラン
ジスタを、拡散領域を介さずに、連通ずるチャネル形成
領域によって直に結合して配設することによってセル専
有面積の縮小が図られる。
出し選択用ＭｒＳトランジスタ上に書込み選択用ＭＩＳ
トランジスタを重ねて形成し、且つ読出し選択用ＭＩＳ
トランジスタと、上部の書込み選択用ＭＩＳトランジス
タのソース領域をゲート電極とする記憶用ＭＩＳトラン
ジスタを、拡散領域を介さずに、連通ずるチャネル形成
領域によって直に結合して配設することによってセル専
有面積の縮小が図られる。
そして更に一実施態様として重ねて形成される読出し選
択用ＭＩＳトランジスタと書込み選択用ＭＩＳトランジ
スタのゲート電極を共通の電極とすることによって該メ
モリセルを駆動するための配線の本数を接地線を含めて
３本に減らし、これによって更に高密度集積化を可能な
らしめる。
択用ＭＩＳトランジスタと書込み選択用ＭＩＳトランジ
スタのゲート電極を共通の電極とすることによって該メ
モリセルを駆動するための配線の本数を接地線を含めて
３本に減らし、これによって更に高密度集積化を可能な
らしめる。
以下本発明を図に示す実施例により具体的に説明する。
第１図は一実施例を示す等価回路図（ａ）、模式平面図
（ｂ）及びＡ−Ａｌ１面図（Ｃ１、第２図は他の実施例
を示す等価回路図（ａ）、模式平面図（ｂｌ及びＡ−Ａ
断面図（ｃｌ、第３図は第１の実施例の製造方法を示す
工程平面図、第４図（ａｌ乃至（ｅ）は同工程断面図で
ある。
（ｂ）及びＡ−Ａｌ１面図（Ｃ１、第２図は他の実施例
を示す等価回路図（ａ）、模式平面図（ｂｌ及びＡ−Ａ
断面図（ｃｌ、第３図は第１の実施例の製造方法を示す
工程平面図、第４図（ａｌ乃至（ｅ）は同工程断面図で
ある。
全図を通じ同一対象物は同一符号で示す。
本発明の３トランジスタ型メモリセルの一実施例を示す
第１図（ａｌ （ｂ） （ｃｌにおいて、１はｐ型シリ
コン基板、２はフィールド酸化膜、３ａはｎ＋＋ドレイ
ン領域、３ｂはｎ“型ソース領域、４は厚さ３００人程
０の第１のゲート酸化膜、５はタングステンシリサイド
（ＷＳｉｚ）、多結晶シリコン等よりなる第１のゲート
電極、６は酸化シリコン（Ｓｉ ０２）等よりなる第１
の絶縁膜、７は厚さ３００人程０の第２のゲート酸化膜
、８はＳｏｌ技術で形成した厚さ５０００〜８０００人
程度のｐ型車結晶シリコン層、９ａは該単結晶シリコン
層の底面に達する第１のｎ・型領域、９ｂは同じく第２
のｎ′″型領域（第２のゲート電極を兼ねる）、１０は
厚さ３００人程０の第３のゲート酸化膜、１１はＷＳｉ
２．多結晶シリコン層等よりなる第３のゲート電極、１
２は燐珪酸ガラス等よりなる第２の絶縁膜（層間絶縁膜
）、１３ａおよび１３ｂはコンタクト窓、１４およびＤ
Ｌはアルミニウム層よりなるデータライン、Ｔ、は読出
し選択用ＭＯ３トランジスタ、Ｔ２は書込み選択用ＭＯ
３トランジスタ、Ｔ３は記憶用ＭＯ３トランジスタ、ｃ
ｈ＋、 ｃｈｚ、 ｃｈ３はチャネル形成領域、Ｗ＋ｔ
ｔ、は書込み選択ライン、ＲＬは読出し選択ライン、Ｇ
ＮＤは接地ラインを示す。
第１図（ａｌ （ｂ） （ｃｌにおいて、１はｐ型シリ
コン基板、２はフィールド酸化膜、３ａはｎ＋＋ドレイ
ン領域、３ｂはｎ“型ソース領域、４は厚さ３００人程
０の第１のゲート酸化膜、５はタングステンシリサイド
（ＷＳｉｚ）、多結晶シリコン等よりなる第１のゲート
電極、６は酸化シリコン（Ｓｉ ０２）等よりなる第１
の絶縁膜、７は厚さ３００人程０の第２のゲート酸化膜
、８はＳｏｌ技術で形成した厚さ５０００〜８０００人
程度のｐ型車結晶シリコン層、９ａは該単結晶シリコン
層の底面に達する第１のｎ・型領域、９ｂは同じく第２
のｎ′″型領域（第２のゲート電極を兼ねる）、１０は
厚さ３００人程０の第３のゲート酸化膜、１１はＷＳｉ
２．多結晶シリコン層等よりなる第３のゲート電極、１
２は燐珪酸ガラス等よりなる第２の絶縁膜（層間絶縁膜
）、１３ａおよび１３ｂはコンタクト窓、１４およびＤ
Ｌはアルミニウム層よりなるデータライン、Ｔ、は読出
し選択用ＭＯ３トランジスタ、Ｔ２は書込み選択用ＭＯ
３トランジスタ、Ｔ３は記憶用ＭＯ３トランジスタ、ｃ
ｈ＋、 ｃｈｚ、 ｃｈ３はチャネル形成領域、Ｗ＋ｔ
ｔ、は書込み選択ライン、ＲＬは読出し選択ライン、Ｇ
ＮＤは接地ラインを示す。
同図のように本発明のメモリセルにおいてはシリコン基
板１上に連通ずるチャネル形成領域ｃｈＩとｃｈ＋とに
よって直に結合する読出し選択用ＭＯＳトランジスタＴ
、と記憶用ＭＯ３トランジスタＴ３が並んで配設され、
該読出し選択用ＭＯ３トランジスタＴ、の上部に第１の
絶縁膜６を介してＳＯＴ層により構成される書込み選択
用ＭＯ５トランジスタＴ、が積層配設される。
板１上に連通ずるチャネル形成領域ｃｈＩとｃｈ＋とに
よって直に結合する読出し選択用ＭＯＳトランジスタＴ
、と記憶用ＭＯ３トランジスタＴ３が並んで配設され、
該読出し選択用ＭＯ３トランジスタＴ、の上部に第１の
絶縁膜６を介してＳＯＴ層により構成される書込み選択
用ＭＯ５トランジスタＴ、が積層配設される。
該読出し選択用ＭＯ３Ｉ−ランジスタＴｌ はｎ＋型ト
ドレイン領域３ａソースとなる記憶用ＭＯＳトランジス
タＴ３のチャネル形成領域ｃｈ＝ 、 第１のゲート酸
化膜４．第１のゲート電極５によって構成され、該記憶
用ＭＯ３Ｉ−ランジスタＴ３はｎ゛型ソース領域３ｂ、
ドレインとなる読出し選択用ＭＯ３トランジスタＴ
１のチャネル形成領域ｃｈ８．第２のゲート酸化膜？、
ＳＯＩ層を用いて形成される書込み選択用ＭＯ３トラン
ジスタＴ２の第２のｎ＋型領領域９ｂりなる第２のゲー
ト電極によって構成される。
ドレイン領域３ａソースとなる記憶用ＭＯＳトランジス
タＴ３のチャネル形成領域ｃｈ＝ 、 第１のゲート酸
化膜４．第１のゲート電極５によって構成され、該記憶
用ＭＯ３Ｉ−ランジスタＴ３はｎ゛型ソース領域３ｂ、
ドレインとなる読出し選択用ＭＯ３トランジスタＴ
１のチャネル形成領域ｃｈ８．第２のゲート酸化膜？、
ＳＯＩ層を用いて形成される書込み選択用ＭＯ３トラン
ジスタＴ２の第２のｎ＋型領領域９ｂりなる第２のゲー
ト電極によって構成される。
また書込み選択用ＭＯ３トランジスタＴ２はｐ型Ｓｏ■
層８．該ＳＯＩ層に形成されたドレインとなる第１のｎ
９型領域９ａ及びソースとなる第２のｎ・型領域９ｂ、
第３のゲート酸化膜１０．第３のゲート電極１１によっ
て構成される。
層８．該ＳＯＩ層に形成されたドレインとなる第１のｎ
９型領域９ａ及びソースとなる第２のｎ・型領域９ｂ、
第３のゲート酸化膜１０．第３のゲート電極１１によっ
て構成される。
そして書込み選択用ＭＯ３トランジスタＴ２のドレイン
となる第１のｎ＋型領領域９ａコンタクト窓１３ａを介
して読出し選択用ＭＯ３トランジスタＴ１のｎ゛型ドレ
イン領域３ａに接続されてなっている。
となる第１のｎ＋型領領域９ａコンタクト窓１３ａを介
して読出し選択用ＭＯ３トランジスタＴ１のｎ゛型ドレ
イン領域３ａに接続されてなっている。
該構造のメモリセルに例えば“１”の情報を書込む際に
は、ドレイン領域３ａ及び９ａに接続するデータライン
１４（ＤＬ）に所定のハイレヘルの電圧を印加し、且つ
書込み選択用トランジスタＴ２をＯＮさせて８亥トラン
ジスタのソース領域９ｂ即ち記憶用トランジスタＴ３の
ゲート電極を高電位にした後、該書込み選択用トランジ
スタＴ２をＯＦＦして該記憶用トランジスタＴ、のゲー
ト電極を高電位の侭保持する。
は、ドレイン領域３ａ及び９ａに接続するデータライン
１４（ＤＬ）に所定のハイレヘルの電圧を印加し、且つ
書込み選択用トランジスタＴ２をＯＮさせて８亥トラン
ジスタのソース領域９ｂ即ち記憶用トランジスタＴ３の
ゲート電極を高電位にした後、該書込み選択用トランジ
スタＴ２をＯＦＦして該記憶用トランジスタＴ、のゲー
ト電極を高電位の侭保持する。
読出しに際しては、データライン１４（ＤＬ）を例えば
ハイレベルとローレベルの中間の電位に維持しフローテ
ィングにした状態において読出し選択用トランジスタＴ
＋をＯＮする。この際、該読出し選択用トランジスタＴ
、にチャネル領域で直に接続されている記憶用トランジ
スタＴ３はゲートに“１”情報が書込まれて予めＯＮ状
態にあるので、データライン１４（ＤＬ）から接地ライ
ンＧＮ’ＤにトランジスタＴ、とＴ、のコンダクタンス
に応じた電流が流れデータライン１４（ＤＬ）の電位は
大幅に低下する。 この電位低下が図示しないセンスア
ンプによって１”情報として読出される。
ハイレベルとローレベルの中間の電位に維持しフローテ
ィングにした状態において読出し選択用トランジスタＴ
＋をＯＮする。この際、該読出し選択用トランジスタＴ
、にチャネル領域で直に接続されている記憶用トランジ
スタＴ３はゲートに“１”情報が書込まれて予めＯＮ状
態にあるので、データライン１４（ＤＬ）から接地ライ
ンＧＮ’ＤにトランジスタＴ、とＴ、のコンダクタンス
に応じた電流が流れデータライン１４（ＤＬ）の電位は
大幅に低下する。 この電位低下が図示しないセンスア
ンプによって１”情報として読出される。
“０”の情報を書込む際には、データライン１４（Ｄ
Ｌ）にローレベルの電圧を印加し、且つ書込み選択用ト
ランジスタＴ２をＯＮさせて記憶用トランジスタＴ３の
ゲート電極を低電位にした後、該書込み選択用トランジ
スタＴｚを０ＦＦＬ、て該記憶用トランジスタＴ３のゲ
ート電極を低電位の侭保持する。
Ｌ）にローレベルの電圧を印加し、且つ書込み選択用ト
ランジスタＴ２をＯＮさせて記憶用トランジスタＴ３の
ゲート電極を低電位にした後、該書込み選択用トランジ
スタＴｚを０ＦＦＬ、て該記憶用トランジスタＴ３のゲ
ート電極を低電位の侭保持する。
読出しに際しては、データライン１４（ＤＬ）を例えば
ハイレベルとローレベルの中間の電位に維持しフローテ
ィングにした状態において読出し選択用トランジスタＴ
、をＯＮする。この際、記憶用トランジスタＴ３はゲー
トに“０”情報が書込まれてＯＦＦ状態にあるので、デ
ータライン１４（ＤＬ）から接地ラインＧＮＤに電流が
流れず、データライン１４（ＤＬ）の電位は前記中間の
電位の侭維持され、センスアンプを介して０”情報とし
て読出される。
ハイレベルとローレベルの中間の電位に維持しフローテ
ィングにした状態において読出し選択用トランジスタＴ
、をＯＮする。この際、記憶用トランジスタＴ３はゲー
トに“０”情報が書込まれてＯＦＦ状態にあるので、デ
ータライン１４（ＤＬ）から接地ラインＧＮＤに電流が
流れず、データライン１４（ＤＬ）の電位は前記中間の
電位の侭維持され、センスアンプを介して０”情報とし
て読出される。
該実施例の３トランジスタ型メモリセルは上記のように
従来の３トランジスタ型メモリセルと同様に駆動される
が、前記説明のように読出し用トランジスタＴ、と書込
み用トランジスタＴ２が重設合れ、且つ読出し用トラン
ジスタＴ、と記憶用トランジスタＴ３が拡散領域を介さ
ずチャネル形成領域により直に接続されているので、セ
ルの専有面積は大幅に縮小される。
従来の３トランジスタ型メモリセルと同様に駆動される
が、前記説明のように読出し用トランジスタＴ、と書込
み用トランジスタＴ２が重設合れ、且つ読出し用トラン
ジスタＴ、と記憶用トランジスタＴ３が拡散領域を介さ
ずチャネル形成領域により直に接続されているので、セ
ルの専有面積は大幅に縮小される。
また情報の蓄積が、絶縁膜によって基板から隔離された
書込み用トランジスタＴ２のソース領域即ち記憶用トラ
ンジスタＴ３のゲートでなされるので、α線入射によっ
て基板内に発生した電荷が情報蓄積部に到達せず、ソフ
トエラー障害は大幅に減少する。
書込み用トランジスタＴ２のソース領域即ち記憶用トラ
ンジスタＴ３のゲートでなされるので、α線入射によっ
て基板内に発生した電荷が情報蓄積部に到達せず、ソフ
トエラー障害は大幅に減少する。
第２図は読出し選択用トランジスタＴＩと書込み選択用
トランジスタＴ２のゲート電極を共通の一電極（ワード
ラインＷＬ）にした実施例を示す等価回路図（ａ）、模
式平面図（ｂ）及びＡ−Ａ断面図（Ｃ１である。同図に
おいて、１５は’ｒ＋ 、Ｔｚに共通のゲート電極でワ
ードラインＷＬに相当する。その他の符号は第１図と同
一対象物を示す。
トランジスタＴ２のゲート電極を共通の一電極（ワード
ラインＷＬ）にした実施例を示す等価回路図（ａ）、模
式平面図（ｂ）及びＡ−Ａ断面図（Ｃ１である。同図に
おいて、１５は’ｒ＋ 、Ｔｚに共通のゲート電極でワ
ードラインＷＬに相当する。その他の符号は第１図と同
一対象物を示す。
該実施例において、読出し選択用トランジスタＴ、の閾
値電圧ｖｔｈｌは書込み選択用トランジスタＴ２の閾値
電圧ｖ ｔｈｚより低く設定されており、ワードライン
の電位は読出し時はｖＩｌに、書込み時■、に設定する
。
値電圧ｖｔｈｌは書込み選択用トランジスタＴ２の閾値
電圧ｖ ｔｈｚより低く設定されており、ワードライン
の電位は読出し時はｖＩｌに、書込み時■、に設定する
。
データレベルを■ゎ、記憶用トランジスタＴ。
の閾値電圧Ｖい３＝Ｖｔｈｌ とした場合、読出し。
書込み時におけるこれらの電圧値の関係は、Ｖｔｈｌ
＜ Ｖ＋＋ ＜ Ｖｔｈｔ （読出しの条件）ＶＤ
＋Ｖｔｈｚ ＜Ｖｗ （書込みの条件）■い、＜Ｖ
Ｄ （読出せる条件）とする。
＜ Ｖ＋＋ ＜ Ｖｔｈｔ （読出しの条件）ＶＤ
＋Ｖｔｈｚ ＜Ｖｗ （書込みの条件）■い、＜Ｖ
Ｄ （読出せる条件）とする。
書込み時、ワードラインＷＬの電位が■１となるためＴ
２はＯＮ″、そこでデータラインＤＬのデータ（０″或
いは“■、″）に従ってＴ３のゲートに情報が書き込ま
れる。（Ｔ３は、データが“Ｏ″ならば″ＯＦＦ″状態
、データが“Ｖ。′ならば“ＯＮ”状態になる） この構成においては、書込み時にＴ１も“ＯＮ”状態と
なる。従ってデータが“０”の時は関係ないが、データ
がｖＤ ″の時にはＴ３も“ＯＮ”となるのでデータラ
インから接地ラインに電流が流れる。そこで書込み時に
おけるデータラインのレベルをＶＤに維持するためには
、ＴＩＩＴ、ｌの直列抵抗よりデータラインをドライブ
する抵抗が充分小さくなるように設計する必要がある。
２はＯＮ″、そこでデータラインＤＬのデータ（０″或
いは“■、″）に従ってＴ３のゲートに情報が書き込ま
れる。（Ｔ３は、データが“Ｏ″ならば″ＯＦＦ″状態
、データが“Ｖ。′ならば“ＯＮ”状態になる） この構成においては、書込み時にＴ１も“ＯＮ”状態と
なる。従ってデータが“０”の時は関係ないが、データ
がｖＤ ″の時にはＴ３も“ＯＮ”となるのでデータラ
インから接地ラインに電流が流れる。そこで書込み時に
おけるデータラインのレベルをＶＤに維持するためには
、ＴＩＩＴ、ｌの直列抵抗よりデータラインをドライブ
する抵抗が充分小さくなるように設計する必要がある。
読出し時ワードラインＷＬの電位を■７とする。
これによってＴ１はＯＮ″となるが、■い、〈ＶＲ＜
Ｖｔｈｔ す（ＤＴ：Ｔｚ ハ” ＯＦ Ｆ ” （Ｄ
４ｍテア’Ｑ、Ｔ３のゲートの電位は前に書き込まれた
侭の状態で維持される。
Ｖｔｈｔ す（ＤＴ：Ｔｚ ハ” ＯＦ Ｆ ” （Ｄ
４ｍテア’Ｑ、Ｔ３のゲートの電位は前に書き込まれた
侭の状態で維持される。
従ってＴ３のゲートの電位が“■、”ならば、Ｔ１と１
゛３がともに“ＯＮ”となるためデータラインＤＬの電
荷は接地ラインに流れ、データラインＤＬの電位が降下
する。この電位降下がセンスアンプを介し、“１”情報
として読み出される。
゛３がともに“ＯＮ”となるためデータラインＤＬの電
荷は接地ラインに流れ、データラインＤＬの電位が降下
する。この電位降下がセンスアンプを介し、“１”情報
として読み出される。
Ｔ３のゲートの電位が“０”ならばＴ３はＯＦＦ”の侭
なので、データラインＤＬの電位は保持され、この値が
上記同様センスアンプを介し、“０”情報として読み出
される。
なので、データラインＤＬの電位は保持され、この値が
上記同様センスアンプを介し、“０”情報として読み出
される。
この構造によれば、上記説明のように書込み選択ライン
と読出し選択ラインがワードライン一本で兼ねられるの
で、前記第１の実施例よりも更に集積度を向上せしめる
ことが可能である。
と読出し選択ラインがワードライン一本で兼ねられるの
で、前記第１の実施例よりも更に集積度を向上せしめる
ことが可能である。
以上説明のように本発明の３１−ランジスタ型メモリセ
ルは、従来の３トランジスタ型メモリセルに比べ高密度
高集積化が可能であるが、その製造も容易である。
ルは、従来の３トランジスタ型メモリセルに比べ高密度
高集積化が可能であるが、その製造も容易である。
以下その製造方法を第１の実施例について、第３図に示
す工程平面図及び、そのＡ−Ａ断面を示す第４図（ａｌ
乃至（ｅｌの工程断面図を参照して説明する。
す工程平面図及び、そのＡ−Ａ断面を示す第４図（ａｌ
乃至（ｅｌの工程断面図を参照して説明する。
第３図及び第４図（ａｌ参照
先ずｐ型シリコン基板１面にフィールド酸化領域ＦＯＸ
とメモリ素子形成領域Ａ ｃｅＬＬを従来の手法で形成
し、熱酸化法により素子形成領域Ａ ｃｏｔｔ上に３０
０人程鹿の第１のゲート酸化膜４を形成し、次いで厚さ
２０００人程度０Ｗ Ｓ ｉ ２層をＣＶＤ法で形成し
、次いで該Ｗ Ｓ ｉ ２層上にＣＶＤ法で厚さ５００
０〜８０００人程度のＳｉＯ□絶縁膜６を形成し、次い
でパターンニングを行って、上部に５ｉｎ２絶縁膜６を
有する読出し選択用トランジスタＴ１のゲート電極５を
形成する。（該ゲート電極５は読出し選択うインとなる
） 次いでデータラインに接続される部分以外を図のように
レジストマスクＲで覆って砒素（Ａｓ”）を、加速エネ
ルギー１００ ＫｅＶ、ドーズ量５Ｘ１０”Ｃｌ１１−
”程度の条件でイオン注入し、レジストマスクＲを除
去した後、所定の熱処理を行ってｎ゛型ドレイン領域３
ａを形成する。
とメモリ素子形成領域Ａ ｃｅＬＬを従来の手法で形成
し、熱酸化法により素子形成領域Ａ ｃｏｔｔ上に３０
０人程鹿の第１のゲート酸化膜４を形成し、次いで厚さ
２０００人程度０Ｗ Ｓ ｉ ２層をＣＶＤ法で形成し
、次いで該Ｗ Ｓ ｉ ２層上にＣＶＤ法で厚さ５００
０〜８０００人程度のＳｉＯ□絶縁膜６を形成し、次い
でパターンニングを行って、上部に５ｉｎ２絶縁膜６を
有する読出し選択用トランジスタＴ１のゲート電極５を
形成する。（該ゲート電極５は読出し選択うインとなる
） 次いでデータラインに接続される部分以外を図のように
レジストマスクＲで覆って砒素（Ａｓ”）を、加速エネ
ルギー１００ ＫｅＶ、ドーズ量５Ｘ１０”Ｃｌ１１−
”程度の条件でイオン注入し、レジストマスクＲを除
去した後、所定の熱処理を行ってｎ゛型ドレイン領域３
ａを形成する。
第４図（ｂｌ参照
次いで表出している第１のゲート酸化膜４をウェット・
エツチング手段により除去した後、所定の熱酸化を行っ
て基板の表出面に３００人程鹿の厚さの第２のゲート酸
化膜７を形成する。この際、選択用トランジスタＴ１の
ゲート電極５の側面には約５００人程度の厚さのＳｉＯ
□絶縁膜６が形成される。
エツチング手段により除去した後、所定の熱酸化を行っ
て基板の表出面に３００人程鹿の厚さの第２のゲート酸
化膜７を形成する。この際、選択用トランジスタＴ１の
ゲート電極５の側面には約５００人程度の厚さのＳｉＯ
□絶縁膜６が形成される。
次いでｎ′″型ドレイン領域３ａ上の第２のゲート酸化
膜７にコンタクト窓１３ａを形成した後、該基板上に厚
さ５０００人程度０多結晶シリコン層を形成し、該多結
晶シリコン層上に所定のエネルギー強度を有するレーザ
若しくは電子ビームを照射し、該多結晶シリコン層を溶
融再結晶化して単結晶シリコン層（ＳＯＩ層）とする。
膜７にコンタクト窓１３ａを形成した後、該基板上に厚
さ５０００人程度０多結晶シリコン層を形成し、該多結
晶シリコン層上に所定のエネルギー強度を有するレーザ
若しくは電子ビームを照射し、該多結晶シリコン層を溶
融再結晶化して単結晶シリコン層（ＳＯＩ層）とする。
次いで該３０１層に所定量の硼素（Ｂ゛）をイオン注入
し、所定の熱処理を行って該ＳＯＩ層をＩＱ１６ｃｍ−
３程度の不純物濃度を有するｐ型Ｓｏ１層８とする。
し、所定の熱処理を行って該ＳＯＩ層をＩＱ１６ｃｍ−
３程度の不純物濃度を有するｐ型Ｓｏ１層８とする。
なお上記ＳＯＴ層の形成に際して、６００層程度の長時
間熱処理によりコンタクト部のシリコン基板を核として
固相エピタキシャル成長により多結晶シリコン層を単結
晶化するＳＯ■技術を適用してもよい。
間熱処理によりコンタクト部のシリコン基板を核として
固相エピタキシャル成長により多結晶シリコン層を単結
晶化するＳＯ■技術を適用してもよい。
第４図（Ｃ）参照
次いでｐ型ＳＯＩ層８及びその下部の第２のゲート酸化
膜７をパターンニングしてソース（接地ライン）形成領
域面を表出せしめた後、所定の熱酸化を行ってシリコン
表出面全面に３００人程鹿の第３のゲート酸化膜１０を
形成し、次いでＣＶＤ法により該基板上に厚さ２０００
人程度０ＷＳｉｚＪＩを形成し、パターンニングを行っ
てＷ Ｓ ｉ ｚよりなる書込み制御用トランジスタＴ
２のゲート電極１１を形成する。該ゲート電極１１は書
込み選択ラインになる。
膜７をパターンニングしてソース（接地ライン）形成領
域面を表出せしめた後、所定の熱酸化を行ってシリコン
表出面全面に３００人程鹿の第３のゲート酸化膜１０を
形成し、次いでＣＶＤ法により該基板上に厚さ２０００
人程度０ＷＳｉｚＪＩを形成し、パターンニングを行っ
てＷ Ｓ ｉ ｚよりなる書込み制御用トランジスタＴ
２のゲート電極１１を形成する。該ゲート電極１１は書
込み選択ラインになる。
第４図（ｄ）参照
次いでゲート電極１１をマスクにしてＡ Ｓ＋を例えば
１２０ ＫｅＶ、 ５ ×１Ｑ１５ｃｆｆＩ−を程度
の条件ティオン注入し、所定の熱処理を行って書込み制
御用トランジスタ早２のドレインとなる第１のｎ゛型領
領域９ａソースとなる第２のｎ＋型領領域９ｂ及び接地
ラインとなるｎ゛゛ソース領域３ｂを形成する。ここで
上記第１．第２のｎ“型領域９ａ、９ｂは、ｐ型Ｓｏ１
層８の底面まで達していなければならない。
１２０ ＫｅＶ、 ５ ×１Ｑ１５ｃｆｆＩ−を程度
の条件ティオン注入し、所定の熱処理を行って書込み制
御用トランジスタ早２のドレインとなる第１のｎ゛型領
領域９ａソースとなる第２のｎ＋型領領域９ｂ及び接地
ラインとなるｎ゛゛ソース領域３ｂを形成する。ここで
上記第１．第２のｎ“型領域９ａ、９ｂは、ｐ型Ｓｏ１
層８の底面まで達していなければならない。
第４図＋ｌ１ｌ）参照
次いで通常の方法で眉間絶縁膜１２を形成し、ドレイン
領域上にコンタクト窓１３ｂを形成し、次いで通常の方
法により該層間絶縁膜１２上に前記コンタクト窓１３ｂ
において書込み制御用トランジスタＴ２及び読出し制御
用トランジスタＴ、のドレイン領域に接続するアルミニ
ウム等よりなるデータライン１４を形成し、以後図示し
ないカバー絶縁膜の形成等がなされて該メモリ素子が完
成する。
領域上にコンタクト窓１３ｂを形成し、次いで通常の方
法により該層間絶縁膜１２上に前記コンタクト窓１３ｂ
において書込み制御用トランジスタＴ２及び読出し制御
用トランジスタＴ、のドレイン領域に接続するアルミニ
ウム等よりなるデータライン１４を形成し、以後図示し
ないカバー絶縁膜の形成等がなされて該メモリ素子が完
成する。
以上説明のように本発明によれば、記憶セル自身が増幅
機能を持ち、微細化大容量化による負荷容量の増大に対
して情報検出の面で従来の１トランジスタ１キヤパシタ
記憶セルより有利で、且つ高密度高集積化が可能な３ト
ランジスタ型の記憶セルが提供される。
機能を持ち、微細化大容量化による負荷容量の増大に対
して情報検出の面で従来の１トランジスタ１キヤパシタ
記憶セルより有利で、且つ高密度高集積化が可能な３ト
ランジスタ型の記憶セルが提供される。
更にまた記憶の保持が記憶用トランジスタのゲートとな
っているＳＯＩ層によってなされ、該記憶保持部の大部
分が絶縁膜で覆われ且つ基板から隔離されているので、
α線によるソフトエラーも生じ難くなる。
っているＳＯＩ層によってなされ、該記憶保持部の大部
分が絶縁膜で覆われ且つ基板から隔離されているので、
α線によるソフトエラーも生じ難くなる。
以上により本発明はランダムアクセスメモリを大規模化
する際に極めて有効である。
する際に極めて有効である。
第１図は一実施例を示す等価回路図（ａ）、模式平面図
（ｂｌ及びＡ−Ａ断面図（Ｃ１、 第２図は他の実施例を示す等価回路図（ａ）、模式平面
図ｔｂ＋及びＡ−Ａ断面図ｔｃ＋、第３図は第１の実施
例の製造方法を示す工程子面図、 第４図（ａ）乃至（ｅ）は同工程断面図、第５図は従来
のＲＡＭに使用されていた１トランジスタ・１キヤパシ
タ構造のメモリセルの要部を示す等価回路図、 第６図は従来の３トランジスタ型メモリセルの等価回路
図である。 図において、 １はｐ型シリコン基板、 ２はフィールド酸化膜、 ３ａはｎ＋＋ドレイン領域、 ３ｂはｎ＋＋ソース領域、 ４は第１のゲート酸化膜、 ５は第１のゲート電極、 ６は第１の絶縁膜、 ７は第２のゲート酸化膜、 ８はｐ型車結晶シリコン（ＳＯＩ）層、９ａは第１のｎ
・型領域、 ９ｂは第２のｎ＋型ｗ４域（第２のゲート電極を兼ねる
）、 １０は第３のゲート酸化膜、 １１は第３のゲート電極、 １２は第２の絶縁膜（層間絶縁膜）、 １３ａ及び１３ｂはコンタクト窓、 １４及びＤＬはデータライン、 Ｔ、は読出し選択用ＭＯＳトランジスタ、Ｔ２は書込み
選択用ＭＯ３トランジスタ、Ｔ、は記憶用ＭＯ３トラン
ジスタ、 ｃｈｌ、 ｃ’ｈｚ、 ｃｈｓはチャネル形成領域、Ｗ
ＩＩＬは書込み選択ライン、 ＲＬは読出し選択ライン、 ＧＮＤは接地ライン、 を示す。
（ｂｌ及びＡ−Ａ断面図（Ｃ１、 第２図は他の実施例を示す等価回路図（ａ）、模式平面
図ｔｂ＋及びＡ−Ａ断面図ｔｃ＋、第３図は第１の実施
例の製造方法を示す工程子面図、 第４図（ａ）乃至（ｅ）は同工程断面図、第５図は従来
のＲＡＭに使用されていた１トランジスタ・１キヤパシ
タ構造のメモリセルの要部を示す等価回路図、 第６図は従来の３トランジスタ型メモリセルの等価回路
図である。 図において、 １はｐ型シリコン基板、 ２はフィールド酸化膜、 ３ａはｎ＋＋ドレイン領域、 ３ｂはｎ＋＋ソース領域、 ４は第１のゲート酸化膜、 ５は第１のゲート電極、 ６は第１の絶縁膜、 ７は第２のゲート酸化膜、 ８はｐ型車結晶シリコン（ＳＯＩ）層、９ａは第１のｎ
・型領域、 ９ｂは第２のｎ＋型ｗ４域（第２のゲート電極を兼ねる
）、 １０は第３のゲート酸化膜、 １１は第３のゲート電極、 １２は第２の絶縁膜（層間絶縁膜）、 １３ａ及び１３ｂはコンタクト窓、 １４及びＤＬはデータライン、 Ｔ、は読出し選択用ＭＯＳトランジスタ、Ｔ２は書込み
選択用ＭＯ３トランジスタ、Ｔ、は記憶用ＭＯ３トラン
ジスタ、 ｃｈｌ、 ｃ’ｈｚ、 ｃｈｓはチャネル形成領域、Ｗ
ＩＩＬは書込み選択ライン、 ＲＬは読出し選択ライン、 ＧＮＤは接地ライン、 を示す。
Claims (1)
- 【特許請求の範囲】 １、読出し選択用ＭＩＳトランジスタの上部に絶縁膜を
介して、該読出し選択用ＭＩＳトランジスタとドレイン
領域同士が直に接続された書込み選択用ＭＩＳトランジ
スタが重設され、該読出し選択用ＭＩＳトランジスタに
隣接して、該読出し選択用ＭＩＳトランジスタとチャネ
ル形成領域が連通し、且つ該書込み選択用ＭＩＳトラン
ジスタのソース領域をゲート電極とする記憶用ＭＩＳト
ランジスタが配設されてなることを特徴とする半導体記
憶装置。 ２、上記重ねて配設される読出し選択用ＭＩＳトランジ
スタと書込み選択用ＭＩＳトランジスタのゲート電極が
、該読出し選択用ＭＩＳトランジスタと該書込み選択用
ＭＩＳトランジスタ間にゲート絶縁膜を介して挟設され
た共通の一電極よりなり、閾値電圧の差によって該読出
し選択用ＭＩＳトランジスタと該書込み選択用ＭＩＳト
ランジスタとが個々に制御されることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198840A JPS6177359A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
| KR1019850006288A KR900003908B1 (ko) | 1984-09-21 | 1985-08-30 | 2층 구조의 다이나믹 랜덤 액세스 메모리(dram) 셀 |
| US06/778,542 US4669062A (en) | 1984-09-21 | 1985-09-20 | Two-tiered dynamic random access memory (DRAM) cell |
| EP85111909A EP0175378B1 (en) | 1984-09-21 | 1985-09-20 | Dynamic random access memory (dram) |
| DE8585111909T DE3584709D1 (de) | 1984-09-21 | 1985-09-20 | Dynamische speicherzelle mit wahlfreiem zugriff (dram). |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198840A JPS6177359A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177359A true JPS6177359A (ja) | 1986-04-19 |
| JPH0337315B2 JPH0337315B2 (ja) | 1991-06-05 |
Family
ID=16397789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198840A Granted JPS6177359A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4669062A (ja) |
| EP (1) | EP0175378B1 (ja) |
| JP (1) | JPS6177359A (ja) |
| KR (1) | KR900003908B1 (ja) |
| DE (1) | DE3584709D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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