JP3388121B2 - 不揮発性半導体記憶装置、製造方法及び電荷蓄積方法 - Google Patents

不揮発性半導体記憶装置、製造方法及び電荷蓄積方法

Info

Publication number
JP3388121B2
JP3388121B2 JP34399096A JP34399096A JP3388121B2 JP 3388121 B2 JP3388121 B2 JP 3388121B2 JP 34399096 A JP34399096 A JP 34399096A JP 34399096 A JP34399096 A JP 34399096A JP 3388121 B2 JP3388121 B2 JP 3388121B2
Authority
JP
Japan
Prior art keywords
memory device
semiconductor memory
charge injection
diffusion layer
control gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP34399096A
Other languages
English (en)
Other versions
JPH10189918A (ja
Inventor
隆彦 安藤
栄 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP34399096A priority Critical patent/JP3388121B2/ja
Publication of JPH10189918A publication Critical patent/JPH10189918A/ja
Application granted granted Critical
Publication of JP3388121B2 publication Critical patent/JP3388121B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置、その製造方法及び電荷蓄積方法に関し、より詳細
には、電気的にデータ書き込みが可能な不揮発性半導体
記憶装置、その製造方法及び電荷蓄積方法に関する。
【０００２】
【従来の技術】従来のマスクＲＯＭの冗長用素子は、半
導体基板表面のチャネル領域上に第１絶縁膜を介して形
成されたフローティングゲートと、このフローティング
ゲート上に第２絶縁膜を介して形成されたコントロール
ゲートとの積層構造を有していた。従って、この半導体
装置を、１層導電体ゲート構造のマスクＲＯＭと同一チ
ップ上に同時に作製する場合には、２層構造のゲートに
起因して製造工程が繁雑になり、ひいては製造コストの
増大を引き起こすという問題があった。
【０００３】上記問題を解決するために、例えば、特開
昭６０−２６０１４７号公報において、１層導電体ゲー
ト型不揮発性半導体装置が提案されている。つまり、こ
の半導体装置は、図８及び図９に示したように、半導体
基板４１表面に形成されたソース／ドレイン領域４５ａ
及び４５ｂ、チャネル領域４７、絶縁層４３を介して半
導体基板４１上に形成されたフローティングゲート４４
とからなるＭＩＳトランジスタと、半導体基板４１表面
に拡散層として形成されたコントロールゲート４６とを
具備してなる。なお、フローティングゲート４４は、Ｍ
ＩＳトランジスタのチャネル領域４７上から素子分離領
域１２上、コントロールゲート４６上に連通して形成さ
れている。
【０００４】この半導体装置は、コントロールゲート４
６に電圧を印加した場合にチャネル領域４７にチャネル
が形成されてソース領域４５ａとドレイン領域４５ｂと
の間が導通状態になるか否かを、ドレイン領域４５ｂに
電圧を印加することにより判別（読み出し）することが
できる。ここで、フローティングゲート４４に電荷（電
子）が蓄積されている場合には、コントロールゲート４
６に電圧を印加してもチャネル領域４７にチャネルが形
成されずＭＩＳトランジスタは非導通状態となり、フロ
ーティングゲート４４に電荷が蓄積されていなければ、
導通状態となる。
【０００５】一方、フローティングゲート４４への電荷
の蓄積（書き込み）は、コントロールゲート４６とドレ
イン領域４５ｂに導通の有無の判別を行う場合よりも高
い電位を印加することにより発生したホットキャリア
を、フローティングゲート４４に注入することによって
実現される。
【０００６】
【発明が解決しようとする課題】上述の不揮発性半導体
装置は、導通状態の判別を行う際と、フローティングゲ
ート４４への電荷の蓄積を行う際との印加電圧は異なる
が、ともにコントロールゲート４６と、ＭＩＳトランジ
スタのドレイン領域４５ｂとに電圧を印加する。よっ
て、導通状態か否かを判別するために十分な電圧を印加
すると、その繰り返しにより発生するホットキャリアの
一部がフローティングゲート４４に蓄積されてしまい、
本来電荷が蓄積されていない素子に蓄積が生じてしまう
という構造上の問題を有する。
【０００７】このように、現状においては、判別の際に
生じるよけいなホットキャリアの発生、これに起因する
フローティングゲートへの電荷の蓄積を起こさず、しか
も高速動作を行うことができる不揮発性半導体装置は実
現されていない。
【０００８】
【課題を解決するための手段】本発明によれば、第１導
電型半導体基板中に形成される第２導電型拡散層からな
るコントロールゲートと、該コントロールゲートと分離
して形成される第２導電型拡散層よりなるソース／ドレ
イン領域と、前記コントールゲートと分離して形成され
る第２導電型拡散層及び該第２導電型拡散層に隣接して
形成される第１導電型拡散層からなる電荷注入層と、前
記半導体基板上であって、かつ少なくとも前記コントロ
ールゲートと電荷注入層との上方に薄膜絶縁膜を介して
形成され、さらに前記ソース／ドレイン領域とともにＭ
ＩＳトランジスタを構成するフローティングゲートとを
有してなり、前記ソース領域の一部が、薄膜絶縁膜を介
してフローティングゲート下に形成され、かつ電荷注入
層がソース領域と共有される不揮発性半導体記憶装置が
提供される。
【０００９】また、本発明によれば、同一基板上にマス
クＲＯＭを具備する上記不揮発性半導体記憶装置の製造
方法において、前記不揮発性半導体記憶装置のコントロ
ールゲートを、マスクＲＯＭのビット線の形成と同一工
程によって形成する不揮発性半導体記憶装置の製造方法
が提供される。さらに、本発明によれば、ソース領域の
一部が、薄膜絶縁膜を介してフローティングゲート下に
形成され、かつ電荷注入層がソース領域と共有され、か
つ同一基板上にマスクＲＯＭを具備する上記不揮発性半
導体記憶装置の製造方法において、前記不揮発性半導体
記憶装置のコントロールゲート及びソース領域と共有さ
れる電荷注入層を、マスクＲＯＭのビット線の形成と同
一工程によって形成する不揮発性半導体記憶装置の製造
方法が提供される。
【００１０】また、電荷注入層を構成する第２導電型拡
散層と半導体基板との接合耐圧が、ドレイン領域又はコ
ントロールゲートと半導体基板との接合耐圧より低く、
同一基板上にマスクＲＯＭを具備する上記不揮発性半導
体記憶装置の製造方法において、前記不揮発性半導体装
置の電荷注入層を構成する第１導電型拡散層を、マスク
ロムのプログラム書き込みと同一工程によって形成する
不揮発性半導体記憶装置の製造方法が提供される。
【００１１】さらに、本発明によれば、上記半導体記憶
装置における電荷注入層の第２導電型拡散層に、電荷注
入層と半導体基板との接合耐圧より絶対値の高い電圧を
印加し、かつコントロールゲートに該電圧よりもさらに
絶対値の高い電圧を印加することにより、フローティン
グゲートに電荷の蓄積を行う方法が提供される。
【００１２】
【発明の実施の形態】本発明の不揮発性半導体記憶装置
は、主として半導体基板中に拡散層として形成されるコ
ントロールゲートと、このコントールゲートと分離して
拡散層として形成される電荷注入層と、ソース／ドレイ
ン領域とフローティングゲートからなるＭＩＳトランジ
スタからなり、フローティングゲートは、コントロール
ゲート、電荷注入層及びソース／ドレイン領域間上に形
成されて構成されている。
【００１３】本発明の不揮発性半導体記憶装置に使用さ
れる半導体基板としては、一般に基板として使用するこ
とができるシリコン基板、ＧａＡｓ等の半導体化合物基
板等を用いることができる。この半導体基板は、第１導
電型としてＮ型又はＰ型のいずれかの導電型を有するこ
とを要するが、必ずしも半導体基板全体がいずれかの導
電型である必要はなく、この半導体基板に形成する回路
等の種類に応じて、部分的にＮ型又はＰ型を示す不純物
層（ウェル）を少なくとも１つ有していればよい。この
場合の半導体基板又は不純物層の不純物濃度は、特に限
定されるものではなく、用途に応じて適宜調節すること
ができる。また、本発明の不揮発性半導体記憶装置は、
例えばマスクＲＯＭ等のメモリセル、その周辺回路等の
他の装置が併設される半導体基板であってもよい。
【００１４】不揮発性半導体記憶装置におけるコントロ
ールゲートは、半導体基板中に、基板と逆の導電型の不
純物拡散層として形成されている。コントロールゲート
は後述するＭＩＳトランジスタのソース／ドレイン領域
とは素子分離膜により電気的に分離されている。コント
ロールゲートの不純物濃度、大きさ、形状、配置位置等
は、通常の不揮発性半導体トランジスタとして機能させ
ることができるかぎり、印加電圧、装置サイズ等に応じ
て適宜調節することができ、例えば、不純物濃度は１０
18〜１０21ｃｍ-3程度が挙げられる。なお、コントロー
ルゲートの不純物濃度は、後述する電荷注入層の第２導
電型拡散層の不純物濃度と同程度で形成することが好ま
しいが、上述の範囲内で、電荷注入層の第２導電型拡散
層又は後述するソース／ドレイン領域の不純物濃度と異
なった不純物濃度で形成してもよい。
【００１５】電荷注入層は、半導体基板中に、第２導電
型拡散層と第１導電型拡散層とが隣接して形成されてい
る。この電荷注入層は、少なくともコントールゲートと
電気的に分離されていればよい。また後述するＭＩＳト
ランジスタのソース／ドレイン領域とも電気的に分離さ
れていてもよいし、このソース／ドレイン領域のいずれ
か一方の全部又は一部を共有していてもよい。ただし、
ドレイン領域と共有した場合には、この装置の動作時に
意図しないフローティングゲートへの電荷の注入が起こ
る可能性があるため、ソース領域と共有させることが好
ましい。この電荷注入層における第２導電型拡散層は、
電荷注入層に印加される電圧によって、フローティング
ゲートに電荷を有効に蓄積させることができる不純物濃
度を有することが好ましく、また、第１導電型拡散層
は、コントロールゲート又は後述するソース／ドレイン
領域と半導体基板との接合耐圧と比較して、電荷注入層
と半導体基板との接合耐圧が低くなるような不純物濃度
を有することが好ましい。具体的には、第２導電型拡散
層は、１０18〜１０21ｃｍ-3程度の不純物濃度、第１導
電型拡散層は、１０17〜１０19ｃｍ-3程度の不純物濃度
が挙げられる。なお、第２導電型拡散層の不純物濃度
は、ソース領域と共有しない場合は、上述の範囲内で、
ソース領域とは異なる不純物濃度で形成されていてもよ
い。
【００１６】電荷注入層の形成は、第１及び第２導電型
拡散層を形成する領域に開口を有するマスクを用いて、
第１及び第２導電型のイオン注入により行うことができ
る。この際の両マスクは、拡散層を形成した場合に互い
の拡散層が隣接するように配置されればよく、形成され
た拡散層が重複するようなマスクを用いても、第１導電
型不純物濃度が第２導電型不純物濃度よりも低いため
に、第２導電型拡散層が逆導電型に反転することはなく
実質的には問題はない。
【００１７】ＭＩＳトランジスタは、ソース／ドレイン
領域とフローティングゲートからなる。ソース／ドレイ
ン領域は、少なくともコントロールゲートとは電気的に
分離されており、例えば、１０19〜１０21ｃｍ-3程度の
第２導電型の不純物濃度を有している。なお、ソース／
ドレイン領域はＬＤＤ構造であってもよいし、例えばリ
ンと砒素との拡散速度の違いを利用したようなＤＤＤ構
造であってもよいし、さらに斜めイオン注入により低濃
度領域を有した構造であってもよい。
【００１８】フローティングゲートは、これらソース／
ドレイン領域間であって、基板上に薄膜絶縁膜を介して
配置されている。薄膜絶縁膜は、ＳｉＮ、ＳｉＯ2 又は
これらの積層膜等の絶縁材料により、６〜２０ｎｍ程度
の膜厚で形成することができる。フローティングゲート
は、通常電極材料として用いられる導電材であれば特に
限定されるものではなく、例えば不純物を含有したポリ
シリコン、Ｔｉ、Ｔａ等の高融点金属、これら高融点金
属とのシリサイド又はポリサイド、アルミニウム、白金
等が挙げられるが、なかでもＮ型不純物を１０19〜１０
21ｃｍ-3程度で含有したポリシリコンが好ましい。ま
た、フローティングゲートは、上述のコントロールゲー
トと電荷注入層との上にも配置されており、さらに、電
荷注入層を構成する第２及び第１拡散層の双方の上にも
配置されている。
【００１９】なお、本発明の不揮発性半導体記憶装置に
おいては、コントロールゲート、ＭＩＳトランジスタを
構成するソース／ドレイン領域、電荷注入層の位置関係
は、上述した通りであるが、コントロールゲート、ＭＩ
Ｓトランジスタを構成するソース／ドレイン領域、電荷
注入層又はフローティングゲートの形状、あるいはその
他の併設する素子や回路等との関係から適宜調節して、
不揮発性半導体記憶装置として機能させることができる
ように構成することができる。例えば、実施例において
説明している通りであるが、さらに、ソース領域と電荷
注入層との共有関係の変形（図７参照）や２層ゲート構
造の採用等が挙げられる。
【００２０】このような構造により、フローティングゲ
ートへの電荷の蓄積（書き込み）方法を導通状態の判別
（読み出し）方法と異なる方法により実現できる。つま
り、従来は、電荷の蓄積を、ＭＩＳトランジスタの導通
状態にて発生するホットキャリアをフローテイングゲー
トで捕獲することにより行っていたのに対して、本発明
においては、第１不純物拡散層により耐圧を低下させた
電荷注入層におけるＰＮ接合に逆電圧を印加することに
より発生するエレクトロンを捕獲することによって行う
ことができる。具体的には、電荷注入層における耐圧の
低いＰＮ接合部分であって、フローティングゲート直下
に、このＰＮ接合の耐圧よりもやや絶対値の高い電圧を
印加し、かつコントロールゲートにこの電圧よりも絶対
値の高い電圧を印加することにより、ＰＮ接合部分で発
生するホットキャリアの一部をフローティングゲートに
捕獲させることができる。なお、電荷注入層及びコント
ロールゲートに印加する電圧は、上記関係を満たすかぎ
り特に限定されるものではなく、電荷注入層の第１及び
第２不純物濃度、コントロールゲートの不純物濃度、装
置の大きさ、薄い絶縁膜やフローティングゲートの膜厚
等により適宜調節することができる。具体的には、電荷
注入層には３〜８Ｖ程度、コントロールゲートには４〜
１５Ｖ程度の電圧を印加することが挙げられる。
【００２１】また、導通状態の判別（読み出し）は、コ
ントロールゲートに電荷の蓄積時よりも低い電位を印加
し、ＭＩＳトランジスタのソース／ドレイン領域間に電
位差を生じさせた場合に、ソース／ドレイン領域間に流
れる電流を感知することにより実現される。すなわち、
コントロールゲートに電圧を印加すると、フローティン
グゲートに電荷の蓄積がない場合には、コントロールゲ
ートに印加された電圧の容量結合により、ＭＩＳトラン
ジスタのゲート（フローティングゲート）の電位が上昇
し、ＭＩＳトランジスタのチャネルは導通状態になる。
一方、フローティングゲートに電荷が蓄積されている場
合には、蓄積電荷のためにＭＩＳトランジスタのゲート
の電位の上昇は抑えられ、ＭＩＳトランジスタのチャネ
ルは遮断状態となる。この際の印加電圧も、上述したよ
うに適宜調節することができ、例えば、ソース領域に０
Ｖ、ドレイン領域に１〜５Ｖ、コントロールゲートに３
〜８Ｖを印加することが挙げられる。
【００２２】なお、本発明の不揮発性半導体記憶装置の
製造方法では、例えば同一半導体基板上にマスクＲＯＭ
を有する場合、コントロールゲート、電荷注入層の第１
導電型拡散層、ソース／ドレイン領域のいずれか又はす
べての形成と同一工程でマスクＲＯＭのビット線の形成
を行うことができる。また、電荷注入層の第２導電型拡
散層の形成と同一工程で、マスクＲＯＭのプログラム書
き込みを行うことができる。さらに、マスクＲＯＭ以外
の素子を有する場合でも、本発明の不揮発性記憶装置の
コントロールゲート、電荷注入層の第１導電型拡散層、
ソース／ドレイン領域のいずれか又はすべての形成を、
他の素子の形成工程と同一の工程で達成することが可能
である。
【００２３】以下に本発明の不揮発性半導体記憶装置、
その製造方法及び電荷蓄積方法の実施例を図面に基づい
て説明する。 実施例１ 本発明における不揮発性半導体装置は、図１の平面図及
び図２の断面図に示したように、酸化シリコンからなる
素子分離絶縁膜１２を有するシリコン基板１１のＰ型領
域１８中に形成されたＮ型不純物拡散層であるコントロ
ールゲート１６ａと、このコントロールゲート１６ａと
素子分離領域１２によって分離されたＮ型不純物拡散層
であるソース／ドレイン領域１５ａ及び１５ｂと、コン
トロールゲート１６ａと素子分離領域１２によって分離
されたＮ型不純物拡散層１６ｂ及びこのＮ型不純物拡散
層１６ｂに隣接し、Ｎ型不純物拡散層１６ｂと基板との
間の接合耐圧低下用として形成されたＰ型不純物拡散層
１７からなる電荷注入層と、シリコン基板１上に薄膜絶
縁膜１３を介してＮ型不純物を含有する多結晶ポリシリ
コンより形成されたフローティングゲート１４とから構
成されている。フローティングゲート１４は、電荷注入
層を構成するＮ型不純物拡散層１６ｂ及びＰ型不純物拡
散層１７上から素子分離領域１２上、コントロールゲー
ト１６ａ上にかけて、さらに、ソース／ドレイン領域１
５ａ及び１５ｂ間に配置されるチャネル領域１５上にか
けて配置しており、ソース／ドレイン領域１５ａ、１５
ｂ及びチャネル領域１５とともにＭＩＳトランジスタＴ
を構成している。
【００２４】このような構成を有する不揮発性半導体装
置の製造方法を説明する。なお、以下の製造方法におい
ては、ＮＯＲ型マスクＲＯＭのメモリセルを同一基板内
に製造する方法を示す。まず、図３（ａ）に示したよう
に、公知の方法により、シリコン基板１１表面であっ
て、マスクＲＯＭのメモリセル領域（ＭＣ）、周辺回路
部（ＰＣ）のＰチャネル領域及び本発明の不揮発性半導
体記憶部（ＮＶＭ）に、Ｐ型ウェル１８を形成する。な
お、この不揮発性半導体装置においては、周辺回路Ｎチ
ャネル領域（図示せず）をも有しているが、以下の説明
においては省略する。
【００２５】さらに、シリコン基板１１上に素子分離絶
縁膜１２を形成した後、公知のリソグラフィ法により、
所望の領域に開口を有するフォトレジスト２２を形成
し、Ｎ型不純物、例えば、砒素を３０〜８０ｋｅＶのエ
ネルギー、１〜５×１０15ｃｍ -2のドーズで注入してマ
スクＲＯＭメモリセルにおけるビット線２０、コントロ
ールゲート１６ａ及び電荷注入層を構成するＮ型不純物
拡散層１６ｂを形成する。
【００２６】図３（ｂ）に示したように、公知の方法に
て、ゲート絶縁膜１３を形成し、続いてＮ型不純物を含
有した多結晶シリコンを堆積し、公知のリソグラフィ法
及びエッチング法により、マスクＲＯＭメモリセルにお
けるワード線２０、周辺回路のＭＩＳトランジスタのゲ
ート電極１９及びフローティングゲート１４を形成す
る。次に周辺回路部及び不揮発性記憶部に、所望の領域
に開口を有するフォトレジスト２３を形成し、このフォ
トレジスト２３をマスクとして用いてリンを注入して、
Ｎ-領域２１形成する。
【００２７】図３（ｃ）に示したように、ワード線２
０、ゲート電極１９及びフローティングゲート１４にサ
イドウォールを形成し、さらに、所望の領域に開口を有
するフォトレジスト２５をマスクとして用いてＡｓを注
入して、周辺回路部のソース／ドレイン領域２４及び不
揮発性記憶部にＭＩＳトランジスタのソース／ドレイン
領域１５ａ、１５ｂ（図示せず）を形成する。
【００２８】この後、図３（ｄ）に示したように、所望
の領域に開口を有するフォトレジスト２６を形成し、こ
のフォトレジスト２６をマスクとして用いて、１２０〜
２５０ｋｅＶの注入エネルギー、１〜５×１０14ｃｍ-2
のドーズでホウ素を注入してマスクＲＯＭのメモリセル
にデータ２６の書き込みを行う。また、この際の注入と
同時に、不揮発性記憶部のフローティングゲート１４直
下であって、電荷注入層を構成するＮ型不純物拡散層１
６ｂと一部重なる領域に、Ｐ型不純物拡散層１７を形成
して、電荷注入層を形成する。
【００２９】この後、公知の方法で、層間絶縁膜、配線
用コンタクトホール、金属配線等を行い、不揮発性半導
体記憶装置を完成する。なお、上述の製造方法の説明で
は省略したが、不純物注入、エッチング後には適宜アニ
ールを行う。上記不揮発性半導体装置の動作方法を以下
に説明する。フローティングゲート１４への電荷の蓄積
（書き込み）は、コントロールゲート１６ａに例えば８
Ｖ、電荷注入層に５Ｖを印加することにより実現され
る。なお、この際、基板は接地電位、ＭＩＳトランジス
タのソース／ドレイン領域１５ａ、１５ｂははオープン
状態にしておく。つまり、電荷注入層への印加電圧は、
少なくともＰ型不純物層１７の形成により接合耐圧が低
下したＰＮ接合に、リーク電流が発生する電圧以上に設
定される。
【００３０】図６は、上記方法と同様のプロセスで製造
したテストデバイスで測定した電荷注入層におけるＰＮ
接合（Ｎ型不純物拡散層１６ｂとＰ型不純物拡散層１
７）の逆耐圧特性を示す。図６においては、Ｎ型不純物
拡散層１６ｂの不純物注入量が２×１０14／ｃｍ2の場
合を実線、４×１０14ｃｍ2の場合を破線で示してい
る。耐圧は、一般的なアバランシェブレークダウン特性
などに比べて、ソフト的に（なだらかに）変化しており
コントロール性が良い。つまり、印加電圧を変化する
と、その変化に応じてホットエレクトロン注入が制御性
良く行えることとなる。
【００３１】このような不揮発性半導体装置の構造によ
り、電荷蓄積に要する時間は、従来のおよそ１／１０で
ある１０ｍｓｅｃ以下に低減できるとともに、電荷蓄積
を低電圧で実現することができる。一方、導通状態の判
別（読み出し）は、コントロールゲート１６ａに例えば
５Ｖ、ＭＩＳトランジスタのドレイン領域１５ｂに２．
５Ｖを印加し、ソース領域１５ａを接地する。この状態
でのＭＩＳトランジスタのソース／ドレイン領域１５
ａ、１５ｂ間の電流を検知することにより実現される。
上述の動作により、導通状態の判別動作の繰り返しによ
っては、電荷の蓄積は生じにくく、かつ、判別電流の差
を大きく設定できる。
【００３２】実施例２ この不揮発性半導体装置は、図４の平面図及び図５の断
面図に示したように、素子分離絶縁膜１２を有するシリ
コン基板１１のＰ型領域１８中に形成されたＮ型不純物
拡散層であるコントロールゲート１６ａと、このコント
ロールゲート１６ａと素子分離領域１２によって分離さ
れたＮ型不純物拡散層であるソース／ドレイン領域１５
ａ及び１５ｂと、ソース領域１５ａと共有するＮ型不純
物拡散層１６ｂ及びこのソース領域１５ａの一部と重複
するＰ型不純物拡散層１７からなる電荷注入層と、シリ
コン基板１上に薄膜絶縁膜１３を介してＮ型不純物を含
有する多結晶ポリシリコンより形成されたフローティン
グゲート１４とから構成されている。フローティングゲ
ート１４は、電荷注入層を構成するＮ型不純物拡散層１
６ｂ及びＰ型不純物拡散層１７上から素子分離領域１２
上、コントロールゲート１６ａ上にかけて配置してお
り、ソース／ドレイン領域１５ａ、１５ｂとともにＭＩ
ＳトランジスタＴを構成している。
【００３３】この不揮発性半導体装置は、実施例１と同
様の方法により製造することができ、また、実施例１と
同様に動作させることができる。
【００３４】
【発明の効果】本発明によれば、ＭＩＳトランジスタの
構造としてホットエレクトロンを発生しにくいＬＤＤ構
造等を選択することが可能となり、導通状態の判別動作
の繰り返しにより電荷の蓄積を生じにくく、かつ、判別
電流の差を大きく設定でき、さらに、電荷の蓄積は低電
圧、かつ、短時間で効率よく行うことができる。
【００３５】つまり、本発明によれば、導通状態の判別
時にホットエレクトロン発生を防止するためにすくなく
ともドレイン領域をＬＤＤ構造とした場合に問題となる
蓄積動作の高電圧化とホットエレクトロン注入の長時間
化を回避することができるとともに、導通状態の判別時
にホットエレクトロン発生を防止するための印加電圧の
抑制に起因する判別電流差の低減あるいは判別回路の複
雑化を回避することができ、信頼性の高い１層導電体ゲ
ート型不揮発性半導体記憶装置を実現することが可能と
なる。
【００３６】また、本発明の製造方法によれば、製造工
程を減少させることができ、製造コストの低減を図るこ
とができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置を示す概略平
面図である。
【図２】図１のＡ−Ａ′線断面図である。
【図３】本発明の不揮発性半導体記憶装置の製造工程を
示す要部の概略断面図である。
【図４】本発明の別の不揮発性半導体記憶装置を示す概
略平面図である。
【図５】図４のＢ−Ｂ′線断面図である。
【図６】本発明の不揮発性半導体記憶装置の電荷注入層
における逆耐圧特性を示す図である。
【図７】本発明のさらに別の不揮発性半導体記憶装置を
示す概略平面図である。
【図８】従来の不揮発性半導体記憶装置を示す概略平面
図である。
【図９】図８のＣ−Ｃ′線断面図である。
【符号の説明】
１１ シリコン基板（半導体基板） １２ 素子分離絶縁膜 １３ 薄膜絶縁膜 １４ フローティングゲート １５ チャネル領域 １５ａ ソース領域 １５ｂ ドレイン領域 １６ａ コントロールゲート １６ｂ 第２不純物拡散層 １７ 第１不純物拡散層 １８ Ｐ型領域 １９ ゲート電極 ２０ マスクＲＯＭのビット線 ２１ Ｎ-領域 ２２、２３、２５、２６ フォトレジスト ２４ 周辺回路部のソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/115 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板中に形成される第
    ２導電型拡散層からなるコントロールゲートと、 該コントロールゲートと分離して形成される第２導電型
    拡散層よりなるソース／ドレイン領域と、 前記コントールゲートと分離して形成される第２導電型
    拡散層及び該第２導電型拡散層に隣接して形成される第
    １導電型拡散層からなる電荷注入層と、 前記半導体基板上であって、かつ少なくとも前記コント
    ロールゲートと電荷注入層との上方に薄膜絶縁膜を介し
    て形成され、さらに前記ソース／ドレイン領域とともに
    ＭＩＳトランジスタを構成するフローティングゲートと
    を有してなり、 前記ソース領域の一部が、薄膜絶縁膜を介してフローテ
    ィングゲート下に形成され、かつ電荷注入層がソース領
    域と共有される不揮発性半導体記憶装置。
  2. 【請求項２】 電荷注入層を構成する第２導電型拡散層
    と半導体基板との接合耐圧が、ドレイン領域又はコント
    ロールゲートと半導体基板との接合耐圧より低い請求項
    １に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 電荷注入層を構成する第２導電型拡散層
    の一部が、フローティングゲート下に位置する請求項１
    又は２に記載の不揮発性半導体記憶装置。
  4. 【請求項４】 同一基板上にマスクＲＯＭを具備する請
    求項１の不揮発性半導体記憶装置の製造方法において、 前記不揮発性半導体記憶装置のコントロールゲートを、
    マスクＲＯＭのビット線の形成と同一工程によって形成
    することを特徴とする不揮発性半導体記憶装置の製造方
    法。
  5. 【請求項５】 同一基板上にマスクＲＯＭを具備する請
    求項１の不揮発性半導体記憶装置の製造方法において、 前記不揮発性半導体記憶装置のコントロールゲート及び
    ソース領域と共有される電荷注入層を、マスクＲＯＭの
    ビット線の形成と同一工程によって形成することを特徴
    とする不揮発性半導体記憶装置の製造方法。
  6. 【請求項６】 同一基板上にマスクＲＯＭを具備する請
    求項２の不揮発性半導体記憶装置の製造方法において、 前記不揮発性半導体装置の電荷注入層を構成する第１導
    電型拡散層を、マスクロムのプログラム書き込みと同一
    工程によって形成することを特徴とする不揮発性半導体
    記憶装置の製造方法。
  7. 【請求項７】 請求項１の半導体記憶装置における電荷
    注入層の第２導電型拡散層に、電荷注入層と半導体基板
    との接合耐圧より絶対値の高い電圧を印加し、かつコン
    トロールゲートに該電圧よりもさらに絶対値の高い電圧
    を印加することにより、フローティングゲートに電荷の
    蓄積を行う方法。
JP34399096A 1996-12-24 1996-12-24 不揮発性半導体記憶装置、製造方法及び電荷蓄積方法 Expired - Fee Related JP3388121B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP34399096A JP3388121B2 (ja) 1996-12-24 1996-12-24 不揮発性半導体記憶装置、製造方法及び電荷蓄積方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34399096A JP3388121B2 (ja) 1996-12-24 1996-12-24 不揮発性半導体記憶装置、製造方法及び電荷蓄積方法

Publications (2)

Publication Number Publication Date
JPH10189918A JPH10189918A (ja) 1998-07-21
JP3388121B2 true JP3388121B2 (ja) 2003-03-17

Family

ID=18365806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34399096A Expired - Fee Related JP3388121B2 (ja) 1996-12-24 1996-12-24 不揮発性半導体記憶装置、製造方法及び電荷蓄積方法

Country Status (1)

Country Link
JP (1) JP3388121B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358313A (ja) * 2000-06-14 2001-12-26 Hitachi Ltd 半導体装置
TWI231039B (en) * 2004-04-30 2005-04-11 Yield Microelectronics Corp Non-volatile memory and its operational method
JP4548603B2 (ja) * 2005-06-08 2010-09-22 セイコーエプソン株式会社 半導体装置
JP4622902B2 (ja) 2006-03-17 2011-02-02 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP5367977B2 (ja) 2007-12-12 2013-12-11 セイコーインスツル株式会社 不揮発性半導体記憶装置およびその書き込み方法と読み出し方法

Also Published As

Publication number Publication date
JPH10189918A (ja) 1998-07-21

Similar Documents

Publication Publication Date Title
US6337250B2 (en) Semiconductor device containing MOS elements and method of fabricating the same
US6777282B2 (en) Method of manufacturing a semiconductor memory device having a memory cell portion including MISFETs with a floating gate and a peripheral circuit portion with MISFETs
US5821591A (en) High density read only memory cell configuration and method for its production
US5929479A (en) Floating gate type non-volatile semiconductor memory for storing multi-value information
US6184093B1 (en) Method of implementing differential gate oxide thickness for flash EEPROM
EP0780902A1 (en) Nonvolatile semiconductor memory and method for fabricating the same
US6359303B1 (en) Split gate flash memory with virtual ground array structure and method of fabricating the same
US5510639A (en) Non-volatile semiconductor memory having a ring-shaped floating gate
US6194269B1 (en) Method to improve cell performance in split gate flash EEPROM
US6376295B1 (en) Method for manufacturing a semiconductor memory device with a fine structure
US6268247B1 (en) Memory cell of the EEPROM type having its threshold set by implantation, and fabrication method
JP2772020B2 (ja) Ｍｏｓ型半導体装置
JP3388121B2 (ja) 不揮発性半導体記憶装置、製造方法及び電荷蓄積方法
US5831304A (en) Semiconductor memory device that converges a floating gate threshold voltage to a predetermined positive value during data erasure
US20020020872A1 (en) Memory cell of the EEPROM type having its threshold adjusted by implantation
JP2643860B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US6414346B1 (en) Semiconductor memory and manufacturing method thereof
JP3025485B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP3430086B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP3398040B2 (ja) 不揮発性半導体記憶装置とその製造方法
JP3389003B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JPH11224909A (ja) 不揮発性半導体記憶装置及びその製造方法
JPS6145397B2 (ja)

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080110

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090110

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100110

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees