JPS6145397B2 - - Google Patents
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- JPS6145397B2 JPS6145397B2 JP3886177A JP3886177A JPS6145397B2 JP S6145397 B2 JPS6145397 B2 JP S6145397B2 JP 3886177 A JP3886177 A JP 3886177A JP 3886177 A JP3886177 A JP 3886177A JP S6145397 B2 JPS6145397 B2 JP S6145397B2
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- 238000003860 storage Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 6
- 238000007599 discharging Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000001066 destructive effect Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
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- Computer Hardware Design (AREA)
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、情報蓄積装置にかかり、特に絶縁ゲ
ート電界効果トランジスタを使用してなる2進記
憶素子に関するものである。
ート電界効果トランジスタを使用してなる2進記
憶素子に関するものである。
従来より絶縁ゲート電界効果トランジスタを使
用した情報蓄積装置に用いられる素子の開発は
種々に検討されてきた。当情報蓄積素子はその機
能面から大別して二つに分かれる。その第1はい
わゆるROMといわれるもので、情報の読み出し
だけ可能なものであり、情報は前もつて当素子に
書き込まれるか又はプログラムされくりこまれて
あり、各素子ごとに固有の情報が蓄積されている
型のものである。その第2はいわゆるRAMとい
われるもので、情報の読し出し、書き込み共に可
能なものである。
用した情報蓄積装置に用いられる素子の開発は
種々に検討されてきた。当情報蓄積素子はその機
能面から大別して二つに分かれる。その第1はい
わゆるROMといわれるもので、情報の読み出し
だけ可能なものであり、情報は前もつて当素子に
書き込まれるか又はプログラムされくりこまれて
あり、各素子ごとに固有の情報が蓄積されている
型のものである。その第2はいわゆるRAMとい
われるもので、情報の読し出し、書き込み共に可
能なものである。
前者は情報蓄積素子に一度プログラムされ書き
込まれた情報の消去の方法一破壊的方法と非破壊
的方法−によつて2別される。この中で非破壊的
方法で行えるものに、MNOS MAS等絶縁ゲート
のC−Vカーブに示されるヒステリシスを利用し
たもの又FLOATING GATEを使用したもの等が
ある。これ等は何れも、情報蓄積を1ビツト当り
1ケのトランジスタで行うことが可能である。
込まれた情報の消去の方法一破壊的方法と非破壊
的方法−によつて2別される。この中で非破壊的
方法で行えるものに、MNOS MAS等絶縁ゲート
のC−Vカーブに示されるヒステリシスを利用し
たもの又FLOATING GATEを使用したもの等が
ある。これ等は何れも、情報蓄積を1ビツト当り
1ケのトランジスタで行うことが可能である。
後者に関しては、数ケの絶縁ゲート電界効果ト
ランジスタをくみ合せた情報蓄積素子が一般的で
あり、最近では1セルの情報蓄積部に1ケのトラ
ンジスタと1ケの絶縁容量部を持つ素子が作られ
ている。特に後者に関しては情報蓄積の大容量化
及び素子の高集積化に向つて、検討され情報1ビ
ツト当りに使用される機能素子の縮少化及び機能
素子数の削減化は必須のものとなつている。この
ような傾向の中で、上述した1ケのトランジスタ
1ケの絶縁容量を持つ情報蓄積素子は現在有効な
ものの1つである。
ランジスタをくみ合せた情報蓄積素子が一般的で
あり、最近では1セルの情報蓄積部に1ケのトラ
ンジスタと1ケの絶縁容量部を持つ素子が作られ
ている。特に後者に関しては情報蓄積の大容量化
及び素子の高集積化に向つて、検討され情報1ビ
ツト当りに使用される機能素子の縮少化及び機能
素子数の削減化は必須のものとなつている。この
ような傾向の中で、上述した1ケのトランジスタ
1ケの絶縁容量を持つ情報蓄積素子は現在有効な
ものの1つである。
本発明は上述した情報の読み出し、書き込み共
に可能な情報蓄積素子において、情報蓄積を1ビ
ツト当り、1ケの絶縁ゲート電界効果トランジス
タで高速に行えることを可能にせんとするもので
ある。すなわち先述したFLOATING GATEを使
用した情報蓄積素子に於いて情報の消去を電気的
しかも高速に行うことを可能とし、ROM専用に
用いられていたこの素子をROM、RAM両者に用
いることを可能とするものである。
に可能な情報蓄積素子において、情報蓄積を1ビ
ツト当り、1ケの絶縁ゲート電界効果トランジス
タで高速に行えることを可能にせんとするもので
ある。すなわち先述したFLOATING GATEを使
用した情報蓄積素子に於いて情報の消去を電気的
しかも高速に行うことを可能とし、ROM専用に
用いられていたこの素子をROM、RAM両者に用
いることを可能とするものである。
これ迄はこの種の素子の情報消去は、紫外線或
はX線照射によつていたため、読み出しと書き込
みが連続的に行い難いという欠点を有していた
が、本発明により情報の消去を電気的に行うこと
が可能となり、情報の読み出し、情報の消去、情
報の書き込みが連続的に行えるようになつた。
はX線照射によつていたため、読み出しと書き込
みが連続的に行い難いという欠点を有していた
が、本発明により情報の消去を電気的に行うこと
が可能となり、情報の読み出し、情報の消去、情
報の書き込みが連続的に行えるようになつた。
このような本発明の情報蓄積装置は、ゲート電
極部にp−n接合を有したトランジスタを情報蓄
積素子として用いたことを特徴とする。
極部にp−n接合を有したトランジスタを情報蓄
積素子として用いたことを特徴とする。
以下実施例で以つて本発明の詳細な説明を行
う。第1図a乃至第1図fは本発明の一実施例の
製造を工程順に示した断面図であり、第2図は本
発明の一実施例の断面図である。
う。第1図a乃至第1図fは本発明の一実施例の
製造を工程順に示した断面図であり、第2図は本
発明の一実施例の断面図である。
初めにn型シリコン基体10の表面上に公知の
方法にて厚い熱酸化膜11を約1μmの厚さ形成
後、絶縁ゲート電界効果トランジスタのゲート膜
12を100Å〜2000Åの厚さ形成し(第1図a)、
ポリシリコン13を形成する(第1図b)。次に
公知のホトマスク技術及びエツチング技術をつか
つてポリシリコン13を局所的に蝕刻し、ゲート
電極となる領域13′を形成する(第1図c)。続
いてゲート電極となる領域13′に導電型がn型
の不純物をイオン注入又は不純物の熱拡散を行い
1015〜1021atoms/cm3の不純物を含ませてn型ゲー
ト電極13″とする。又は第1図bの段階にて、
n型不純物がドーブされたポリシリコンで領域1
3′を形成しても良い。次にn型ゲート電極1
3″の露出部を二酸化シリコン膜又は窒化膜等の
絶縁膜14で被覆した後p型不純物をイオン注
入、又は熱拡散してn型シリコン基体の表面にp
型シリコン領域15を形成する(第1図d)。こ
の領域が絶縁ゲート電界効果トランジスタのソー
ス、ドレインとなり12′がゲート膜、14が二
酸化シリコン膜又は窒化膜等の絶縁物である。電
極の取り出しは未だ行われていないが第1図d迄
で従来技術によるFLOATING GATE、トランジ
スタは形成される。
方法にて厚い熱酸化膜11を約1μmの厚さ形成
後、絶縁ゲート電界効果トランジスタのゲート膜
12を100Å〜2000Åの厚さ形成し(第1図a)、
ポリシリコン13を形成する(第1図b)。次に
公知のホトマスク技術及びエツチング技術をつか
つてポリシリコン13を局所的に蝕刻し、ゲート
電極となる領域13′を形成する(第1図c)。続
いてゲート電極となる領域13′に導電型がn型
の不純物をイオン注入又は不純物の熱拡散を行い
1015〜1021atoms/cm3の不純物を含ませてn型ゲー
ト電極13″とする。又は第1図bの段階にて、
n型不純物がドーブされたポリシリコンで領域1
3′を形成しても良い。次にn型ゲート電極1
3″の露出部を二酸化シリコン膜又は窒化膜等の
絶縁膜14で被覆した後p型不純物をイオン注
入、又は熱拡散してn型シリコン基体の表面にp
型シリコン領域15を形成する(第1図d)。こ
の領域が絶縁ゲート電界効果トランジスタのソー
ス、ドレインとなり12′がゲート膜、14が二
酸化シリコン膜又は窒化膜等の絶縁物である。電
極の取り出しは未だ行われていないが第1図d迄
で従来技術によるFLOATING GATE、トランジ
スタは形成される。
次に本発明では、n型ゲート電極13″上の絶
縁膜14上に公知のホトマスク技術、及びエツチ
ング技術を施し開孔16を形成し当開孔16を通
してp型不純物のイオン注入、又は熱拡散を行
い、導電型がp型の領域19をn型ポリシリコン
であるn型ゲート電極13″の表面に形成しp−
n接合領域を形成し(第1図e)、絶縁膜14に
コンタクト孔17を開孔する(第1図f)。
縁膜14上に公知のホトマスク技術、及びエツチ
ング技術を施し開孔16を形成し当開孔16を通
してp型不純物のイオン注入、又は熱拡散を行
い、導電型がp型の領域19をn型ポリシリコン
であるn型ゲート電極13″の表面に形成しp−
n接合領域を形成し(第1図e)、絶縁膜14に
コンタクト孔17を開孔する(第1図f)。
最後に当絶縁ゲート電界効果トランジスタの電
極18を金属の蒸着等で形成し、第2図で示され
る本発明一実施例の情報蓄積素子は完成する。
極18を金属の蒸着等で形成し、第2図で示され
る本発明一実施例の情報蓄積素子は完成する。
斯くして形成したゲート電極部にp−n接合を
有すフローテイングゲートMOSトランジスタの
等価回路を第3図に示す。当情報蓄積素子への情
報の書き込みは第3図の等価回路端子S−D間、
S−B間又はD−B間にアバランシエ型のブレー
クダウンを生起させるか生起させないかで、情報
1ビツトの蓄積を行うことができる。アバランシ
エ型ブレークダウンで情報を書き込む時に、当ア
バランシユ型のブレークダウンにより二酸化シリ
コン膜による高いポテンシヤル障壁をこえてホツ
トな電子がゲート電極領域に入り込む故に、本発
明では、第3図のG端子に、B端子に対し負の電
極を接続する。斯くすることにより、第4図aの
破線100で示す如く、ゲート電極のn型ゲート
電極部13″とp型領域19から形成されるp−
n接合部は逆バイアスされn型シリコン基体10
の表面(チヤンネル領域10′)より注入された
ホツトな電子はゲート電極内のn型ゲート電極部
13″に束縛される。
有すフローテイングゲートMOSトランジスタの
等価回路を第3図に示す。当情報蓄積素子への情
報の書き込みは第3図の等価回路端子S−D間、
S−B間又はD−B間にアバランシエ型のブレー
クダウンを生起させるか生起させないかで、情報
1ビツトの蓄積を行うことができる。アバランシ
エ型ブレークダウンで情報を書き込む時に、当ア
バランシユ型のブレークダウンにより二酸化シリ
コン膜による高いポテンシヤル障壁をこえてホツ
トな電子がゲート電極領域に入り込む故に、本発
明では、第3図のG端子に、B端子に対し負の電
極を接続する。斯くすることにより、第4図aの
破線100で示す如く、ゲート電極のn型ゲート
電極部13″とp型領域19から形成されるp−
n接合部は逆バイアスされn型シリコン基体10
の表面(チヤンネル領域10′)より注入された
ホツトな電子はゲート電極内のn型ゲート電極部
13″に束縛される。
次に斯くして書き込まれた情報の消去は当ゲー
ト電極のp−n接合部が順方向となるよう、G端
子にBに対し正の電極を接続する。例えばB端子
に負の電圧を印加し、一方G端子は正の電圧を印
加するかあるいは接地する。
ト電極のp−n接合部が順方向となるよう、G端
子にBに対し正の電極を接続する。例えばB端子
に負の電圧を印加し、一方G端子は正の電圧を印
加するかあるいは接地する。
斯くしてゲート電極に蓄積された電子を排出す
ることができる。この後、新しい情報を当絶縁ゲ
ート電界効果トランジスタに書き込む。次に蓄積
情報量の増大を行わんとすれば、かくの如き、ゲ
ート電極の一部をp−n接合で形成した絶縁ゲー
ト電界効果トランジスタを格子状に配列し、縦、
横の配線で当トランジスタの番地を決める方式を
採用すればよい。かくして、情報蓄積素子として
1ケの絶縁ゲート電界効果トランジスタだけを使
用した読み出し、書き込み共に可能な2進記憶素
子が可能となり、当記憶素子の高集積度化、大容
量化が容易となる。
ることができる。この後、新しい情報を当絶縁ゲ
ート電界効果トランジスタに書き込む。次に蓄積
情報量の増大を行わんとすれば、かくの如き、ゲ
ート電極の一部をp−n接合で形成した絶縁ゲー
ト電界効果トランジスタを格子状に配列し、縦、
横の配線で当トランジスタの番地を決める方式を
採用すればよい。かくして、情報蓄積素子として
1ケの絶縁ゲート電界効果トランジスタだけを使
用した読み出し、書き込み共に可能な2進記憶素
子が可能となり、当記憶素子の高集積度化、大容
量化が容易となる。
最後に当実施例の中でpチヤンネルトランジス
タを例にとつて述べたが、nチヤンネルトランジ
スタの場合でも即ち導電型がn型をp型に又p型
をn型に同順に入れかえてもその効果は変化しな
いことに付言しておく。
タを例にとつて述べたが、nチヤンネルトランジ
スタの場合でも即ち導電型がn型をp型に又p型
をn型に同順に入れかえてもその効果は変化しな
いことに付言しておく。
第1図a乃至第1図fは本発明の一実施例の製
造工程を示す断面図であり、第2図は本発明の一
実施例の断面図である。第3図は本発明の一実施
例の動作を説明するための回路図である。第4図
aは本発明一実施例の情報の書き込み、読み出し
時ならびに消去時におけるエネルギーレベルを示
した図であり、第4図bは、第4図aの横軸に対
応して、各領域を示した図である。 尚、図において、10……n型シリコン基体、
10′……チヤンネル領域、11……熱酸化膜、
12,12′……ゲート酸化膜、13,13′……
ポリシリコン、13″……n型ゲート電極、14
……絶縁物、15……ソースおよびドレイン領
域、16,17……開孔部、18……電極、19
……p型領域、S……ソース端子、D……ドレイ
ン端子、G……ゲート端子、B……基板端子、1
00……情報の書き込みおよび読み出し時のエネ
ルギーレベル、200……情報の消去時のエネル
ギーレベル、Ec……情報消去時の導伝帯端レベ
ル、Ev……情報消去時の価電子帯端レベル、Ef
……情報消去時のフエルミ レベル、Ec′……情
報の読みとり、書き込み時の導伝帯端レベル、E
v′……情報の読みとり、書き込み時の価電子帯端
レベル。
造工程を示す断面図であり、第2図は本発明の一
実施例の断面図である。第3図は本発明の一実施
例の動作を説明するための回路図である。第4図
aは本発明一実施例の情報の書き込み、読み出し
時ならびに消去時におけるエネルギーレベルを示
した図であり、第4図bは、第4図aの横軸に対
応して、各領域を示した図である。 尚、図において、10……n型シリコン基体、
10′……チヤンネル領域、11……熱酸化膜、
12,12′……ゲート酸化膜、13,13′……
ポリシリコン、13″……n型ゲート電極、14
……絶縁物、15……ソースおよびドレイン領
域、16,17……開孔部、18……電極、19
……p型領域、S……ソース端子、D……ドレイ
ン端子、G……ゲート端子、B……基板端子、1
00……情報の書き込みおよび読み出し時のエネ
ルギーレベル、200……情報の消去時のエネル
ギーレベル、Ec……情報消去時の導伝帯端レベ
ル、Ev……情報消去時の価電子帯端レベル、Ef
……情報消去時のフエルミ レベル、Ec′……情
報の読みとり、書き込み時の導伝帯端レベル、E
v′……情報の読みとり、書き込み時の価電子帯端
レベル。
Claims (1)
- 1 絶縁ゲート電界効果トランジスタを情報蓄積
素子とする情報蓄積装置において、前記トランジ
スタのゲート絶縁膜上に順次一導電型のシリコン
領域および逆導電型のシリコン領域が積層形成さ
れ、上記逆導電型のシリコン層を外部ゲート配線
に接続し、上記2つのシリコン層によつてゲート
電極部を構成し、2進情報の一方の書き込みを半
導体基板から上記ゲート絶縁膜を介して上記一導
電型のシリコン領域へ電荷を注入し、2進情報の
他方の書き込みを上記一導電型シリコン領域から
逆導電型シリコン領域へ電荷を放出することによ
つて行なうことを特徴とする情報蓄積装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3886177A JPS53123682A (en) | 1977-04-04 | 1977-04-04 | Information storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3886177A JPS53123682A (en) | 1977-04-04 | 1977-04-04 | Information storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53123682A JPS53123682A (en) | 1978-10-28 |
JPS6145397B2 true JPS6145397B2 (ja) | 1986-10-07 |
Family
ID=12536975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3886177A Granted JPS53123682A (en) | 1977-04-04 | 1977-04-04 | Information storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS53123682A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5371396A (en) * | 1993-07-02 | 1994-12-06 | Thunderbird Technologies, Inc. | Field effect transistor having polycrystalline silicon gate junction |
-
1977
- 1977-04-04 JP JP3886177A patent/JPS53123682A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS53123682A (en) | 1978-10-28 |
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