JPS60200566A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、読み出し専用の記憶機能を備
えた半導体集積回路装置（以下、メモリＩＣという）に
適用して有効な技術に関するものである。

［背景技術］ マスクＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）
　、　Ｅ　ＰＲＯＭ　（Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐ
ｒｏｇｒａｍａｂｌｅ　ＲＯＭ）等のメモリＩＣは、大
容量化を図るために、高集積化の傾向にある。

メモリＩＣのメモリセルは、一般的に、絶縁ゲート型電
界効果トランジスタ（以下、ＭＩＳＦＥＴという）によ
って構成されており、一つのメモリセルに１　［ｂｉシ
］の情報しか記憶することができない。

従って、例えば、１　［Ｍｂｉシ１程度の大容量化を図
るためには、製造プロセスにおける最小加工寸法が１［
μｍ］程度以下の超微細加工技術が要求される。

しかしながら、本発明者の検討の結果、光の分解能力に
よるフォトリソグラフィ技術の限界、実効チャネル長が
２［μｍ］程度になると誘発される短チャンネル効果等
により、超微細加工を施すことができないので、高集積
化には限界があり、メモリＩＣの大容量化を図ることが
極で困難であるという問題点を見い出した。

［発明の目的コ 本発明の目的は、メモリＩＣの大容量化を図ることが可
能な技術手段を提供することにある。

本発明の他の目的は、メモリＩＣを構成する一つのメモ
リセルに複数の情報を書き込むことが可能な技術手段を
提供することにある。

本発明の他の目的は、メモリＩＣを構成する一つのメモ
リセルに複数の情報を書き込むことが可能で、かつ、そ
の情報を安定に保持することが可能な技術手段を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付した図面によって明らかになるで
あろう。

［発明の概要］ 本願によって開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、メモリセルとなるＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの
ソース領域側またはドレイン領域側あるいはそれら両側
部のゲート絶縁膜内部に、ホットキャリアを注入するか
否かによって、一つのメモリセルで複数の情報を保持す
ることができるので、メモリＩＣの大容量化を図ること
ができる。

以下、本発明の構成について、実施例とともに説明する
。

［実施例１］ まず１本発明の原理について、その説明をする。

第１図及び第２図は、本発明の詳細な説明するためのメ
モリセルを構成する概略的なＭＩＳＦＥＴの要部断面図
である。

第１図及び第２図において、ｓｕｂはｐ型の半導体基板
、Ｄはｎ型のドレイン領域、Ｓはｎ型のソース領域であ
る。Ｇは図示されていないゲート絶縁膜を介して半導体
基板上に設けられたゲート電極である。ＤＬはドレイン
領域りに接続されたデータ線、ＳＬはソース領域に接続
されたセレン１〜線である。ｄｉはドレイン領域り及び
ソース領域Ｓから半導体基板ｓｕｂ内部に形成される空
乏層、ｃ　ｈはグー１〜電極によってソース領域Ｓ側に
形成されるチャネル領域である。ｅ−はドレイン領域り
側またはソース領域Ｓ側のゲート絶縁膜内部に注入され
たホットキャリアであり、メモリセルに情報を複数保持
するためのものである。

いま、グー１〜電極ＧをＨｉｇｈレベルの電位（以下、
１ルベルという）、データ線ＤＬを１］レベル。

セレン１〜線ＳＬをＬｏｗレベルの電位（以下、Ｌレベ
ルという）にする。すると、第１図では、ソース領域Ｓ
側のゲート絶縁膜内部に予めホットキャリアｅ−が存在
した状態にある。このため、チャネル領域ｃ　ｈが形成
されるべき領域のしきい値電圧（Ｖｔ＋＋）は、ホット
キャリアが注入される前より高められている。従って−
ＭＩＳＦＥＴはゲート電極ＧがＨレベルでも導通せず、
データ線ＤＬは、Ｈレベルで保持される。

次に、第２図に示すように、データ線ＤＬとセレクト線
ＳＬとを入れ替える。すると、ソース領域Ｓ側のゲート
絶縁膜内部にはホットキャリアｅ−が存在しない状態に
あり、チャネル領域Ｃｈが形成されるべき領域のしきい
値電圧（ｖｔ、ｈ）の変動はない。従って、ＭＩＳＦＥ
ＴはＯＮ状態にあり、データ線ＤＬが１４レベルからほ
ぼセレクト線ＳＬのレベル、つまりＬレベルに変化する
。

すなわち、第１図のデータ線ＤＬがＨレベルの状態を情
報ｌ、第２図のデータ線ＤＬがＬレベルの状態を情報０
とすると、一つのメモリセルで２［ｂｉｔ　］の情報を
保持することができる。

この原理にもとづき、メモリセルへの情報の書き込み及
び情報の読み出しについて、その組合せを表わすと、第
３図（Ａ）乃至第３図（Ｄ）及び表１に示すようになる
。

第３図（Ａ）乃至第３図（Ｄ）及び表１において、第３
図（Ａ）に示すＭＩＳＦＥＴでは、図中右側のＴＩ型半
導体領域をドレイン領域りにしても、左側をドレイン領
域りにしても、データ線ＤＬはＬレベルに保持され、情
報０，０を読み出すことができる。第３図（Ｂ）に示す
Ｍ　Ｉ　Ｓ　ＦＥＴでは、図中右側をドレイン領域りに
するとデータ線ＤＬはｔｌレベルに保持され、左側をド
レイン領域りにするとデータ線ＤＬはＨレベルからＬレ
ベルに変化し、情報ｌ、０を読み出すことができる。第
３図（Ｃ）に示すＭＩＳＦＥＴでは、図中右側をドレイ
ン領域りにするとデータ線ＤＬはｌ−ルベルからＬレベ
ルに変化し、左側をドレイン領域りにするとデータ線Ｄ
ＬはＨレベルに保持され、情報０゜１を読み出すことが
できる。第３図（Ｄ）に示すＭＩＳＦＥＴでは、図中右
側をドレイン領域りに、左側をドレイン領域りにしても
、データ線ＤＬはＨレベルに保持され、情報１．１を読
み出すことができる。

次に、本発明の実施例Ｉの具体的な構成について、その
説明する。

第４図は、本発明の実施例１を説明するためのメモリＩ
Ｃのシステムを示す概略的なブロック構成図である。

なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。

第４図において、■はメモリセルが行列状に複数配置さ
れて構成されたメモリセルアレイであり、情報を保持す
るためのものである。２はＸデコーダであり、メモリセ
ルアレイｌを行方向に複数延在する所定のワード線（以
下、ワード線の延在する方向を行方向という）を選択す
るためのものである。３はＹデコーダであり、メモリセ
ルアレイｌを列方向に複数延在する所定の一対のデータ
線（以下、データ線の延在する方向を列方向という）を
選択するためのものである。４はデータ線切替スイッチ
ング回路であり、Ｙデコーダ３で選択された一対のデー
タ線のうち一方をセレクト線にするためのものである。

５はアドレスバッファ回路であり、アドレス信号Ａ。−
ＡｔによってＹデコーダ３及びデータ線切替スイッチン
グ回路４のデータ線またはセレクト線の番地指定をする
ためのものである。アドレス信号Ａｏ乃至Ａｉのうちの
一つ、たとえば、最上位信号Ａ。によって、メモリセル
に接続される配線をデータ線として用いるか、セレクト
線として用いるかを決定するのが良い。信号Ａ。は続出
しサイクル毎にＨレベルまたはＬレベルをとる交番信号
にしても良いし、一定期間、たとえば、４，８．１６ま
たは３２サイクル毎にＨレベルをとるようにしてもよい
。たとえば、信号Ａ。がＨレベルのときとＬレベルのと
きあるアドレスに対応するメモリセルは、第１図の状態
と第２図の状態に夫々おかれる。一定期間毎に信号Ａ。

が変化するようにした場合、情報の書込みは同一のデー
タ線またはセレクト線に接続され、かつ隣接するメモリ
セルに連続して、読出しサイクル分、たとえば、４サイ
クルのときは４ビット分を書込むのが良い。これは読出
し時間を短縮するのに有効である。６はアドレスバッフ
ァ回路であり、アドレス信号Ａ　ｊ　”　Ａ　ｎによっ
てＸデコーダ２のワード線の番地指定をするためのもの
である。７は書き込み専用回路であり、選択されたメモ
リセルにＶＰＰ電圧によってホットキャリアを注入し、
情報を書き込むためのものである。

８はセンスアンプであり、選択されたメモリセルの微小
なｌ、０情報を判定し、増幅するためのものである。９
はアウトプットバッファ回路であり、アドレス信号６゜
〜６ｘによって情報を読み出すメモリセルの番地指定を
するためのものである。

また、選択されたメモリセルの情報の書き込み及び読み
出しは、選択されたデータ線とセレクト線とで一度読み
出した後、それらを入れ替え再度書き込み及び読み出し
を行なうようになっている。

次に、メモリセルアレイの具体的な構成について説明す
る。

第５図は、本発明の実施例Ｉを説明するためのメモリセ
ルアレイの要部平面図、第６図は、第５図のＶｌ−Ｖｌ
切断線における断面図である。なお、第５図において、
その図面を見易くするために、各導電層間に設けられる
絶縁膜は図示しない。

第５図及び第６図において、９は単結晶シリコンからな
るＰ−型の半導体基板であり、メモリ■Ｃを構成するた
めのものである。１０は半導体素子が形成されるべき領
域間の半導体基板９主面上部に設けられたフィールド絶
縁膜であり、それらを電気的に分離するためのものであ
る。１１は半導体素子が形成されるべき領域の半導体基
板９主面上部に設けられた絶縁膜であり、主として、Ｍ
ＩＳＦＥＴのゲート絶縁膜を構成するためのものである
。ＭＩＳＦＥＴのソース領域Ｓ側またはドレイン領域り
側あるいはそれら両側部の絶縁膜１１内部には、ホット
キャリアを注入することができるようになっている。１
２は所定の絶縁膜１１上部に設けられた導電層であり、
Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極を構成するためのもの
である。１３は行方向の近接する導電層１２と電気的に
接続されフィールド絶縁膜１０上部に設けられた導電層
であり、ワード線ＷＬを構成するためのものである。１
４は導電層１２両側部の絶縁膜１１を介した半導体基板
９主面部に設けられたｎ＋型の半導体領域であり、ソー
ス領域Ｓまたはドレイン領域りとして使用されるもので
、ＭＩＳＦＥＴｆ＆構成するためのものである。メモリ
セルを構成するＭＩＳＦＥＴは、主として、半導体基板
９．絶縁膜１１．導電層１２．一対の半導体領域１４に
よって構成されている。１５は半導体素子を覆ように設
けられた絶縁膜であり、その上部に設けられる導電層と
の電気的な分離をするためのものである。１６は所定の
半導体領域１４上部の絶縁膜１１．１５を選択的に除去
して設けられた接続孔であり、絶縁膜１５上部に設けら
れる導電層との電気的な接続をするためのものである。

１７は接続孔１６を介して半導体領域１４と電気的に接
続し絶縁膜１５上部を列方向に延在して設けられた導電
層であり、データ線ＤＬまたはセレクト線ＳＬとして使
用されるものであるヵ 次に、本実施例の具体的な動作について、第４図乃至第
６図を用い、簡単に説明する。

まず、メモリセルとなるＭＩＳＦＥＴに情報ｌ。

ｌを書き込む動作について説明する。

アドレス信号Ａ　ｊ　＝　Ａ　ｎがアドレスバッファ回
路６に入力され、Ｘデコーダ２によって選択されたワー
ド線ＷＬ（導電層１３）がＨレベル（例えば、５［ｖ］
程度）に印加され、該ワード線ＷＬに接続されたＭＩＳ
ＦＥＴがＯＮする。次に、アドレス信号Ａ。−Ａｉがア
ドレスバッファ回路５に入力され、Ｙデコーダ３によっ
て一対のデータ線ＤＬが選択され、この結果、一つのＭ
ＩＳＦＥＴが選択される。そして、選択された一対のデ
ータ線ＤＬのうち一方をセレクト線ＳＬにする。この後
、書き込み専用回路７によって、前記選択されたデータ
線ＤＬにＶｐｐ電圧（例えば、１７−２０　［Ｖ］程度
）を印加し、選択されたＭＩＳＦＥＴのドレイン領域Ｄ
（半導体領域１４）側部の絶縁膜１１内部にホットキャ
リアｅ−を注入する。次に、アドレス信号Ａ。−Ａｉに
よって、データ線ＤＬとセレクト線ＳＬとを入れ替え、
再び同一のＭＩＳＦＥＴを選択し、ドレイン領域り側部
の絶縁膜１１にホットキャリアｅ−を注入する。これに
よって、ＭＩＳＦＥＴに情報１．１が書き込まれる。

次に、メモリセルとなるＭ　Ｉ　Ｓ　ＦＥＴの情報１゜
ｌを読み出す動作について説明する。

アドレス信号Ａ。−Ａｔがアドレスバッファ回Ｎ５に入
力され、Ｙデコーダ３によって一対のデータ線ＤＬが選
択される。そして、選択された一対のデータ線ＤＬのう
ち一方をセレクト線ＳＬにする。この結果、選択された
データ線ＤＬには、Ｈレベルが印加される。次に、アド
レス信号Ａｊ〜Ａｎがアドレスバッファ回路６に入力さ
れ、Ｘデコーダ２によって選択されたワード線ＷＬがＨ
レベルに印加され、該ワード線ＷＬに接続され選択され
たＭＩＳＦＥＴがＯＮ状態になる。ところが、選択され
たＭ　Ｉ　Ｓ　ＦＥＴのソース領域Ｓ（半導体領域１４
）側部の絶縁膜１１内部にホットキャリアｅ−が注入さ
れているので、しきい値電圧の上昇でＭ　Ｉ　Ｓ　ＦＥ
ＴはＯＮＬ、ない。従って、データ＠ＤＬはＨレベルで
保持され、これがセンスアンプ８によって読み出される
。次に、アドレス信号Ａ０〜Ａｉによって、データ線Ｄ
Ｌとセレクト線ＳＬとを入れ替え、再び同一のＭＩＳＦ
ＥＴを選択すると、ソース領域Ｓ側部の絶縁膜１１にホ
ットキャリアｅ−が注入されているので、前記と同様に
データ線ＤＬがＨレベルに保持される。これによって、
Ｍ　Ｉ　Ｓ　ＦＥＴの情報１．１が読み出される。

以上、説明したように、本実施例によれば、メモリＩＣ
のメモリセルを構成するＭＩＳＦＥＴのソース領域側ま
たはドレイン領域側あるいはそれら両側部のゲート絶縁
膜内部に、ホットキャリアを注入し、データ線とセレク
ト線とを交互に入Ｊｙ替えて情報の書き込みを施すこと
により、一つのＭ　Ｉ　Ｓ　ＦＥＴで２　［ｂｉｔｌの
情報を保持することができる。

また、一つのＭＩＳＦＥＴで２　［ｂｉｔ］の情報を保
持することができるので、著しくメモリＩＣの大容量化
を図ることができる。

［実施例■］ 次に、本発明の実施例Ｈの具体的な構成について説明す
る。

本実施例及び後述する実施例ｍは、ＭＩＳＦＥＴのソー
ス領域側またはドレイン領域側あるいはそれら両側部の
ゲート絶縁膜に注入されるホットキャリアを、安定に保
持するためのものである。

第７図は、本発明の実施例■を説明するためのメモリセ
ルアレイの要部平面図、第８図は、第７図の■−■切断
線における断面図である。なお、第７図において、その
図面を見易くするために、各導電層間に設けられる絶縁
膜は図示しない。

第７図及び第８図において、１８は半導体領域１４間（
ソース領域Ｓとドレイン領域りとの間部）中央部の絶縁
膜１１上部に設けられた絶縁膜であり、注入されるホッ
トキャリアｅ−をＭＩＳＦＥＴのソース領域Ｓ側または
ドレイン領域り側あるいはそれら両側部のゲート絶縁膜
内部に安定に保持するためのものである。すなわち、絶
縁膜１１の半導体領域１４間中央部の膜厚を絶縁膜１８
によって実質的に厚くし、例えば、外部環境等により、
ソース領域Ｓ側に注入されたホットキャリアｅ−がドレ
イン領域り側に移動することによって誘発されるソフト
エラーを防止するためのものである。１９はゲート絶縁
膜となる絶縁膜１１及び絶縁膜１８上部に設けら絶縁膜
であり、ゲート絶縁膜を構成するためのものである。Ｍ
ＩＳＦＥＴのゲート絶縁膜は、絶縁膜１１．１８．１９
とによって構成されており、ホットキャリアｅ−は、絶
縁膜１１と絶縁膜１９との介在部分に保持されるように
なっている。

次に、本実施例の具体的な製造方法について説明する。

第９図乃至第１３図は１本発明の実施例ＩＩの製造方法
を説明するための各製造工程におけるメモリセルアレイ
の要部断面図である。

まず、Ｐ−型の半導体基板９を用意する。そして、フィ
ールド絶縁膜】０を形成した後、絶縁膜１１を形成する
。絶縁膜１１は、例えば、熱酸化技術による酸化シリコ
ン膜を用い、その膜厚を１５０〜２５０［Ａ］程度に形
成すればよい。次に、絶縁膜１８を形成するために、多
結晶シリコン［２０を形成し、ホトレジスト膜２１を耐
エツチングマスクとして用い、第９図に示すように、そ
の端部がソース領域Ｓ、ドレイン領域り間中央部に位置
するように、多結晶シリコン膜２０をパターンニングす
る。

第９図に示す工程の後に、第１０図に示すように、全面
に絶縁膜１８Ａを形成する。絶縁膜１８Ａは、例えば、
高温度、低圧力で形成する酸化シリコン膜を用い、その
膜厚を０．３〜０．６［μｍ］程度で形成すればよい。

第１Ｏ図に示す工程の後に、全面に異方性エツチングを
施し、多結晶シリコン膜２０の端部にセルフアライメン
トで絶縁膜１８を形成する。そして、第１１図に示すよ
うに、多結晶シリコン膜２０を選択的に除去する。絶縁
膜１８は、その高さを０．３〜０．６［μｍ］程度、そ
の幅を０．１〜０．２［μｍ］程度に形成すればよい。

第１１図に示す工程の後に、全面にゲート絶縁膜を構成
し得るような絶縁膜を形成する。絶縁膜は、例えば、化
学的気相析出（以下、ＣＶＤという）技術による窒化シ
リコン膜を用い、その膜厚を１０００〜２０００［Ａ］
程度で形成すればよい。そして、全面にワード線ＷＬ及
びゲート電極を構成し得るような導電層を形成する。導
電層は、例えば、ＣＶＤ技術による多結晶シリコン膜を
用い、その膜厚を２０００〜３ｏｏｏｃＡ：＋程度に形
成すればよい。この後、前記絶縁膜及び導電層を選択的
にパターンニングし、第１２図に示すように、絶縁膜１
９．導電層１２及び図されていないが導電層１３を形成
する。

なお、導電層１２．１３は、多結晶シリコン膜に限定さ
れるものではなく、モリブデン、タングステン等の高融
点金属層または高融点金属層とシリコンとの化合物であ
るシリサイド層または多結晶シリコン膜と高融点金属の
シリサイド層の２層構造を用いてもよい。

第１２図に示す工程の後に、導電層１２を耐不純物導入
のためのマスクとして用い、第１３図に示すように、絶
縁［１１を介した半導体基板９主面部にｎ１型の半導体
領域１４を形成する。半導体領域１４は、例えば、イオ
ン注入技術によって形成すればよい。

第１３図に示す工程の後に、前記第８図に示すように、
絶縁膜１５．接続孔１６及び導電層１７を形成する。前
記絶縁膜１５は、例えば、フォスフオシリケードガラス
膜を用い、導電層１７は、例えば、アルミニウム膜を用
いればよい。これら一連の製造工程によって、本実施例
のメモリＩＣは完成する。

なお、この後、保護膜等の処理を施してもよい。

また、導電層１７上部に絶縁膜を介して例えばアルミニ
ウムからなる導電層を設け、導電層１３と電気的に接続
させて同一方向に延在させ、導電層１３の抵抗値を低減
してもよい。

以上説明したように、本実施例によれば、前記実施例１
と同様の効果を得ることができる。

さらに、ソース領域とドレイン領域間中央部に厚い絶縁
膜を設けることによって、注入されるホットキャリアを
Ｍ　Ｉ　Ｓ　ＦＥＴのソース領域側またはトレイン領域
側あるいはそれら両側部のゲート絶縁膜内部に安定に保
持することができる。

［実施例■］ 次に、本発明の実施例■の具体的な構成について説明す
る。

第１４図は、本発明の実施例■を説明するためのメモリ
セルアレイの要部平面図、第１５図は、第１４図のｘｖ
−ｘｖ切断線における断面図である。なお、第１４図に
おいて、その図面を見易くするために、各導電層間に設
けられる絶縁膜は図示しない。

第１４図及び第１５図において、１２Ａは絶縁膜１８両
側部にそれに対してセルフアライメントで絶縁膜１１上
部に設けられた導電層であり、Ｍ　Ｉ　Ｓ　ＦＥＴのフ
ローティングゲート電極を構成するためのものである。

２２は導電層１２Ａ上部を覆うように設けられた絶縁膜
であり、フローティングゲート電極とコントロールゲー
ト電極との層間絶縁膜を構成するためのものである。１
２Ｂは絶縁膜２２を覆うように設けられた導電層であり
、ＭＩＳＦＥＴのコントロールグーｌ−電極を構成する
ためのものである。１３Ａは行方向の近接する導電層１
２Ｂと電気的に接続されフィールド絶縁膜１０上部に設
けられた導電層であり、ワード線ＷＬを構成するための
ものである。

次に、本実施例の具体的な製造方法について説明する。

第１６図及び第１７図は、本発明の実施例■の製造方法
を説明するための各製造工程におけるメモリセルアレイ
の要部断面図である。

まず、半導体基板９主面上部にフィールド絶縁膜１０を
形成した後、０．３〜０．６［μｍ］程度の絶縁膜を形
成する。そして、ホトリソ技術及び異方性エツチングに
よって前記絶縁膜をパターンニングし１、ソース領域Ｓ
、ドレイン領域り間中央部に絶縁膜１８を形成する。こ
の後、第１６図に示すように、熱酸化技術によって、絶
縁膜１８以外の半導体基板９主面上部に絶縁膜１１を形
成する。

第１６図に示す工程の後に、第１７図に示すように、導
電層１２Ａを形成する。導電層］、２Ａは１例えば、多
結晶シリコン膜を用い、前記実施例■における絶縁膜１
８の形成工程と同様な技術によって形成すればよい。

第１７図に示す工程の後に、熱酸化技術によって絶縁膜
１２Ａを形成し、その上部に導電層１２Ｂ及び導電層１
３Ａを形成する。そして、前記実施例■と同様な工程を
施すことによって、前記第１５図に示すように、本実施
例のメモリＩＣは完成する。

以上説明したように、本実施例によれば、前記実施例Ｉ
、ＩＩと同様の効果を得ることができる。

［効果］ 以上説明したように１本願によって開示された新規な技
術手段によれば、以下に述るような効果を得ることがで
きる。

（］）、メモリＩＣのメモリセルを構成するＭＩＳＦＥ
Ｔのソース領域側またはドレイン領域側あるいはそれら
両側部のゲート絶縁膜内部に、ホットキャリアを注入し
、データ線とセレクト線とを交互に入れ替えて情報の書
き込みを施すことにより、一つのＭ　Ｉ　Ｓ　ＦＥＴで
２　［ｂｉｔ］の情報を保持することができる。

（２）、前記（１）により、一つのＭ　Ｉ　Ｓ　ＦＥＴ
で２　［ｂｉｔ］の情報を保持することができるので。

著しくメモリＩＣの大容量化を図ることができる。

（３）、ソース領域とドレイン領域間中央部に厚い絶縁
膜を設けることによって、注入されるホットキャリアを
Ｍ　Ｉ　Ｓ　ＦＥＴのソース領域側またはドレイン領域
側あるいはそれら両側部のゲート絶縁膜内部に安定に保
持することができる。

（４）、前記（３）により、注入されるホットキャリア
をＭＩＳＦＥＴのソース領域側またはドレイン領域側あ
るいはそれら両側部のゲート絶縁膜内部に安定に保持す
ることができるので、メモリＩＣの情報の書き込み動作
及び読み出し動作における信頼性を向上することができ
る。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
、種々変形し得ることは勿論である。

〈　表１　〉

【図面の簡単な説明】

第１図及び第２図は、本発明の詳細な説明するためのメ
モリセルを構成する概略的なＭＩＳＦＥ１゛の要部断面
図、 第３図（Ａ）乃至第３図ＣＤ）は、本発明の原理の組合
せを説明するためのメモリセルを構成する概略的なＭＩ
ＳＦＥＴの要部断面図、第４図は、本発明の実施例■を
説明するためのメモリＩＣのシステムを示す概略的なブ
ロック構成図、 第５図は、本発明の実施例Ｉを説明するためのメモリセ
ルアレイの要部平面図、 第６図は、第５図のＶｌ−Ｖｌ切断線における断面図、 第７図は、本発明の実施例■を説明するためのメモリセ
ルアレイの要部平面図、 第８図は、第７図の■−■切断線における断面図、 第９図乃至第１３図は、本発明の実施例Ｈの製造方法を
説明するための各製造工程におけるメモリセルアレイの
要部断面図、 第１４図は、本発明の実施例■を説明するためのメモリ
セルアレイの要部平面図、 第１５図は、第１４図のｘｖ−ｘｖ切断線における断面
図、 第１６図及び第１７図は、本発明の実施例■の製造方法
を説明するための各製造工程におけるメモリセルアレイ
の要部断面図である。 図中、ｓｕｂ、９・・・半導体基板、Ｄ・・・ドレイン
領域、Ｓ・・・ソース領域、Ｇ・・・ゲート電極、ＤＬ
・・・データ線、ＳＬ・・・セレノ１〜線、ｄｉ・・・
空乏層、Ｃｈ・・・チャネル領域、ｅ−・・・ホットキ
ャリア、■・・・メモリセルアレイ、２・・・Ｘデコー
ダ、３・・・Ｙデコーダ、４・・・データ線切替スイッ
チング回路、５゜６・・アドレスバッファ回路、７・・
・書き込み専用回路、８・・・アウトプットバッファ回
路、１０・・・フィールド絶縁膜、ｉｌ、　１５．　ｔ
ｇ、　１８Ａ、　１９．２２・・・絶縁膜、１２、１２
Ａ、　１２Ｂ　、　１３．１３Ａ、　１７・・・導電層
、１４・・・半導体領域、１６・・・接続孔、２０・・
・多結晶シリコン膜、２１・・・ホトレジスト膜である
。 第　１　図 第　３　図　第　３．１ （Ａ）’（ｇン 第　３　図　第　３　図 （ｃ＞　（ｆ））

Claims (1)

1. 【特許請求の範囲】 １、他の領域と電気的に分離された第１導電型の第１の
   半導体領域主面部に、互いに離隔して一対゛に設けられ
   た第２導電型の第２の半導体領域と、該第２の半導体領
   域間部の前記第１の半導体領域主面上部に設けられた第
   １の絶縁膜と、該第１の絶縁膜上部に設けられた導電層
   とによって構成される絶縁ゲート型電界効果トランジス
   タを備え、前記第２の半導体領域のそれぞれの領域から
   情報を書き込む手段を具備したことを特徴とする半導体
   集積回路装置。 ２、他の領域と電気的に分離された第１導電型の第１の
   半導体領域主面部に、互いに離隔して一対に設けられた
   第２導電型の第２の半導体領域と、該第２の半導体領域
   間部の前記第１の半導体領域主面上部に設けられた第１
   の絶縁膜と、該第１の絶縁膜中央部にそれよりも厚い膜
   厚でその上部に設けられた第２の絶縁膜と、前記第１の
   絶縁膜及び第２の絶縁膜上部に設けられた導電層とによ
   って構成される絶縁ゲート型電界効果トランジスタを備
   え、前記第２の半導体領域のそれぞれの領域から情報を
   書き込む手段を具備したことを特徴とする半導体集積回
   路装置。 ３、他の領域と電気的に分離された第１導電型の第１の
   半導体領域主面部に、互いに離隔して一対に設けられた
   第２導電型の第２の半導体領域と、該第２の半導体領域
   間部の前記第１の半導体領域主面上部に設けられた第１
   の絶縁膜と、該第１の絶縁膜上部に設けられた導電層と
   によって構成される絶縁ゲート型電界効果トランジスタ
   が、行列状に複数配置されて備えられ、前記第２の半導
   体領域のそれぞれの領域から情報を書き込む手段を具備
   したことを特徴とする半導体集積回路装置。 ４、前記第１の絶縁膜は、酸化シリコン膜とその上部に
   被着して設けられた窒化シリコン膜とによって構成され
   てなることを特徴とする特許請求の範囲雰字香井訃第３
   項記載のそれぞれの半導体集積回路装置。 ５、前記導電層は、第１の絶縁膜上部又は第１の絶縁膜
   及び第２の絶縁膜上部に設けられた第１の導電層と、該
   第１の導電層上部に第３の絶縁膜を介して設けられた第
   ２の導電層とによって構成さ６、前記絶縁グー１〜型電
   界効果トランジスタは、読み出し専用の記憶機能を構成
   するメモリセルであることを特徴とする特許請求の範囲
   第４項乃至第５項記載のそれぞれの半導体集積回路装置
   。 ７、前記絶縁ゲート型電界効果トランジスタは、紫外線
   で情報を消去することが可能な読み出し専用の記憶機能
   を構成するメモリセルであることを特徴とする特許請求
   の範囲第４項乃至第６項記載のそれぞれの半導体集積回
   路装置。 ８、前記絶縁ゲート型電界効果トランジスタは、電気的
   に情報を消去することが可能な読み出し専のそれぞれの
   半導体集積回路装置。