JP2585627B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関するものであり、特
に、メモリセルがフローティングゲート電極とコントロ
ールゲート電極を有するMISFETからなり、情報の書込み
がフローティングゲート電極へのキャリアの注入によっ
て行われる半導体記憶装置に適用して有効なものであ
る。
に、メモリセルがフローティングゲート電極とコントロ
ールゲート電極を有するMISFETからなり、情報の書込み
がフローティングゲート電極へのキャリアの注入によっ
て行われる半導体記憶装置に適用して有効なものであ
る。
不揮発性メモリの一つとして、EEPROM（Electrically
Erasable and Programmable ROM）があり、これのメモ
リセルを、フローティングゲート電極とコントロールゲ
ート電極を有する１個のMISFETで構成した技術が、1985
年 アイ イー ディ エム，テクニカル ダイジェス
ト p468〜471（IEDM Tech.Digest 1985 pp468〜47
1）に記載されている。このメモリセルの情報の書込み
は、コントロールゲート電極に12.5V、ドレインに8V、
ソースに0Vを印加し、ドレイン電流を例えば500μＡ程
度流すことにより、ドレイン端でホットエレクトロンを
発生させ、このホットエレクトロンをフローティングゲ
ート電極に注入して行う。一方、情報の消去は、ソース
に12.5V、ドレイン及びコントロールゲート電極のそれ
ぞれに0Vを印加して、フローティングゲート電極中のエ
レクトロンを基板中に放出することにより行う。
Erasable and Programmable ROM）があり、これのメモ
リセルを、フローティングゲート電極とコントロールゲ
ート電極を有する１個のMISFETで構成した技術が、1985
年 アイ イー ディ エム，テクニカル ダイジェス
ト p468〜471（IEDM Tech.Digest 1985 pp468〜47
1）に記載されている。このメモリセルの情報の書込み
は、コントロールゲート電極に12.5V、ドレインに8V、
ソースに0Vを印加し、ドレイン電流を例えば500μＡ程
度流すことにより、ドレイン端でホットエレクトロンを
発生させ、このホットエレクトロンをフローティングゲ
ート電極に注入して行う。一方、情報の消去は、ソース
に12.5V、ドレイン及びコントロールゲート電極のそれ
ぞれに0Vを印加して、フローティングゲート電極中のエ
レクトロンを基板中に放出することにより行う。
しかし、近年、ユーザの要望から半導体記憶装置の単
一電源化すなわち半導体チップ内に供給する電源を複数
種でなく、例えば5Vのみとするようになってきており、
前記12.5Vや8Vといった高電圧は半導体チップ内に昇圧
回路を設け、これで形成するようになってきている。と
ころが、昇圧回路はダイオードとコンデンサとで構成さ
れるため、電流容量を大きくしようとすると、大きな面
積が必要となり、通常、電流容量が100μＡ程度と小さ
い。このため、書込み時のドレイン電流を十分供給でき
ず良好な書き込み特性を得ることが難しい。
一電源化すなわち半導体チップ内に供給する電源を複数
種でなく、例えば5Vのみとするようになってきており、
前記12.5Vや8Vといった高電圧は半導体チップ内に昇圧
回路を設け、これで形成するようになってきている。と
ころが、昇圧回路はダイオードとコンデンサとで構成さ
れるため、電流容量を大きくしようとすると、大きな面
積が必要となり、通常、電流容量が100μＡ程度と小さ
い。このため、書込み時のドレイン電流を十分供給でき
ず良好な書き込み特性を得ることが難しい。
また、消去時にはソースに12.5Vもの高電圧を印加す
る必要があるが、ソースと基板の間の接合耐圧が小さい
ため、基板へのリークが大きく、ソースに12.5Vもの高
電圧を印加するのは困難であった。
る必要があるが、ソースと基板の間の接合耐圧が小さい
ため、基板へのリークが大きく、ソースに12.5Vもの高
電圧を印加するのは困難であった。
そこで、本出願人は、ドレインに接して、これを取囲
むようにをp+層を設けて書き込み特性の向上を図り、ま
たソースはn+層の外側にｎ層を設けてソースと基板の間
の接合耐圧を高くした半導体記憶装置を提案した（特願
昭61−119215号）。このように、ドレインをp+層の中に
設けることにより、書き込み時におけるドレインのチャ
ネル側の端部の電界が強くなり、ホットエレクトロンの
発生効率が高くなるので、書き込み特性を高めることが
できる。一方、ソースにおいては、基板との間の接合耐
圧が高くなるので、12.5V程度の高電圧を印加して情報
の消去を行うことにより、消去特性を向上することがで
きる。
むようにをp+層を設けて書き込み特性の向上を図り、ま
たソースはn+層の外側にｎ層を設けてソースと基板の間
の接合耐圧を高くした半導体記憶装置を提案した（特願
昭61−119215号）。このように、ドレインをp+層の中に
設けることにより、書き込み時におけるドレインのチャ
ネル側の端部の電界が強くなり、ホットエレクトロンの
発生効率が高くなるので、書き込み特性を高めることが
できる。一方、ソースにおいては、基板との間の接合耐
圧が高くなるので、12.5V程度の高電圧を印加して情報
の消去を行うことにより、消去特性を向上することがで
きる。
しかしながら、前記本出願人によって出願された半導
体記憶装置において、ドレインをp+層の中に設けた構造
では、書込みをドレイン端で発生したホットエレクトロ
ンにより、消去をソースにエレクトロンのトンネル放出
により行う場合、次の問題点がある。
体記憶装置において、ドレインをp+層の中に設けた構造
では、書込みをドレイン端で発生したホットエレクトロ
ンにより、消去をソースにエレクトロンのトンネル放出
により行う場合、次の問題点がある。
まず、ドレインがp+層に接して設けられているため、
ドレインの接合容量が大きく、情報の読み出しのスピー
ドが低下する。
ドレインの接合容量が大きく、情報の読み出しのスピー
ドが低下する。
一方、ソースと基板の間の接合耐圧は高められたが、
消去スピードを速くするため、フローティングゲート下
のゲート酸化膜を100Å以下に薄くすると例えば12.5Vの
消去電圧を印加すると、メモリセル１ビットあたり、10
-9A程度のリークがあることが判明した。メモリ容量が
例えば１メガビットのもので一括消去を行う場合には、
消去時のリークが10-3Aにもなり、半導体チップ内の昇
圧回路によって情報の消去を行うことは困難である。
消去スピードを速くするため、フローティングゲート下
のゲート酸化膜を100Å以下に薄くすると例えば12.5Vの
消去電圧を印加すると、メモリセル１ビットあたり、10
-9A程度のリークがあることが判明した。メモリ容量が
例えば１メガビットのもので一括消去を行う場合には、
消去時のリークが10-3Aにもなり、半導体チップ内の昇
圧回路によって情報の消去を行うことは困難である。
本発明の目的は、情報の読み出し速度の高速化を図る
技術を提供することにある。
技術を提供することにある。
本発明の他の目的は、書き込み特性の向上を図ること
にある。
にある。
本発明の他の目的は、半導体チップ内の昇圧回路で良
好な書き込み及び消去を行うことができる技術を提供す
ることにある。
好な書き込み及び消去を行うことができる技術を提供す
ることにある。
本発明の他の目的は、書き込まれた情報の消去動作の
向上を図る技術を提供することにある。
向上を図る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルが、フローティングゲート電極
とコントロールゲート電極を有するMISFETからなり、情
報の書き込みが基板側からゲート絶縁膜を通して前記フ
ローティングゲート電極中にエレクトロンを注入するこ
とによって行われる半導体記憶装置において、書き込み
は、接地線が接続している第２半導体領域に所定の高電
位、データ線が接続している第１半導体領域に所定の低
電位、コントロールゲート電極に所定の高電位をそれぞ
れ印加して行い、情報の消去は、データ線が接続してい
る第１半導体領域に所定の高電位、接地線が接続してい
る第２半導体領域に所定の低電位、コントロールゲート
電極に所定の低電位をそれぞれ印加して行い、情報の読
み出しは、データ線が接続している第１半導体領域をド
レイン、接地線が接続している第２半導体領域をソース
とし、コントロールゲート電極に所定の電位を印加する
ことによって行うものである。
とコントロールゲート電極を有するMISFETからなり、情
報の書き込みが基板側からゲート絶縁膜を通して前記フ
ローティングゲート電極中にエレクトロンを注入するこ
とによって行われる半導体記憶装置において、書き込み
は、接地線が接続している第２半導体領域に所定の高電
位、データ線が接続している第１半導体領域に所定の低
電位、コントロールゲート電極に所定の高電位をそれぞ
れ印加して行い、情報の消去は、データ線が接続してい
る第１半導体領域に所定の高電位、接地線が接続してい
る第２半導体領域に所定の低電位、コントロールゲート
電極に所定の低電位をそれぞれ印加して行い、情報の読
み出しは、データ線が接続している第１半導体領域をド
レイン、接地線が接続している第２半導体領域をソース
とし、コントロールゲート電極に所定の電位を印加する
ことによって行うものである。
また、前記接地線が接続している第２半導体領域の少
くともチャネル側の端部に反対導電型の半導体領域を設
け、前記データ線が接続している第１半導体領域は、低
濃度層の中に高濃度層を設けた２重構造としたものであ
る。
くともチャネル側の端部に反対導電型の半導体領域を設
け、前記データ線が接続している第１半導体領域は、低
濃度層の中に高濃度層を設けた２重構造としたものであ
る。
上述した手段によれば、データ線を接続している第１
半導体領域と基板の間の接合容量が小さくなるので、情
報の読み出し速度を速くすることができる。
半導体領域と基板の間の接合容量が小さくなるので、情
報の読み出し速度を速くすることができる。
また、前記のように、ホットエレクトロンの発生率が
高くなることから、書き込み特性を高めることができ
る。
高くなることから、書き込み特性を高めることができ
る。
また、情報の消去がデータ線ごとになされるため、１
度に消去されるメモリセルの数が少く、したがってリー
ク電流が少くなるので、半導体チップに内蔵している昇
圧回路で形成した電圧で消去を行うことができる。
度に消去されるメモリセルの数が少く、したがってリー
ク電流が少くなるので、半導体チップに内蔵している昇
圧回路で形成した電圧で消去を行うことができる。
また、書き込み時に所定の高電位が印加される第２半
導体領域のチャネル側の端部に反対導電型の半導体領域
があることにより、ホットエレクトロンの発生率が高く
なり、書き込み電圧を下げることができるので、半導体
チップ内の昇圧回路によって書き込みを行うことができ
る。
導体領域のチャネル側の端部に反対導電型の半導体領域
があることにより、ホットエレクトロンの発生率が高く
なり、書き込み電圧を下げることができるので、半導体
チップ内の昇圧回路によって書き込みを行うことができ
る。
また、情報の消去時に所定の高電位が印加される第１
半導体領域が低濃度層の中に高濃度層を設けた２重構造
となっているため、基板との接合耐圧が高くなるので、
高電位を印加することができ、したがって、消去特性を
向上することができる。
半導体領域が低濃度層の中に高濃度層を設けた２重構造
となっているため、基板との接合耐圧が高くなるので、
高電位を印加することができ、したがって、消去特性を
向上することができる。
以下、本発明の実施例Ｉを説明する。
まず、第１図を用いて、メモリセルアレイの回路構成
を説明する。
を説明する。
第１図は、EEPROMのメモリセルアレイの回路図であ
る。
る。
第１図において、16はＸデコーダ、17はＹデコーダ、
23は書き込み・消去コントロール回路、24は書き込み消
去回路、25はセンスアンプである。Ｘデコーダ16からは
ワード線WLが、Ｙデコーダ17からはデータ線DLがそれぞ
れ延びている。Qmはメモリセルであり、フローティング
ゲート電極５とコントロールゲート電極７を有するMISF
ETからなっている。メモリセルQmは、それぞれのワード
線WLとデータ線DLの交差部に配置され、図示したように
接続してある。SLは接地線であり、ワード線WLと同一方
向に延在している。Qsは書き込み電圧印加用ソースMISF
ETであり、情報の書き込み時に接地線SLにVCC例えば5V
を印加する。
23は書き込み・消去コントロール回路、24は書き込み消
去回路、25はセンスアンプである。Ｘデコーダ16からは
ワード線WLが、Ｙデコーダ17からはデータ線DLがそれぞ
れ延びている。Qmはメモリセルであり、フローティング
ゲート電極５とコントロールゲート電極７を有するMISF
ETからなっている。メモリセルQmは、それぞれのワード
線WLとデータ線DLの交差部に配置され、図示したように
接続してある。SLは接地線であり、ワード線WLと同一方
向に延在している。Qsは書き込み電圧印加用ソースMISF
ETであり、情報の書き込み時に接地線SLにVCC例えば5V
を印加する。
１メガビットのEEPROMでは、１本のデータ線DLに例え
ば1024ビットのメモリセルQmが接続されている。
ば1024ビットのメモリセルQmが接続されている。
次に、第２図を使って、メモリセルQmの情報の読み出
し動作、書き込み動作、消去動作を説明する。
し動作、書き込み動作、消去動作を説明する。
第２図は、メモリセルQmの情報の読み出し動作、書き
込み動作、消去動作を説明するための図であり、メモリ
セルQmを４個のみ示している。
込み動作、消去動作を説明するための図であり、メモリ
セルQmを４個のみ示している。
第２図において、Qw1はＰチャネルMISFETであり、
QD1、QD2、Qw2、Qw3、Qw4、Qw5、Qe1、Qe2、Qe3、Qy1、
Qy2は、ＮチャネルMISFETである。MISFETQw1、Qw2、Q
w3、Qe1、Qe2は、書込み・消去コントロール回路23の中
に設けられ、MISFETQe3、Qy1、Qy2、Qw4、Qw5は、書込
み・消去回路24の中に設けられている。なお、QS1、QS2
はデプレッションタイプのＮチャネルMISFETで構成され
ている。VCC、VPP、VPE、W1、W2、W3、E1、E2、は、
それぞれ端子である。端子には情報の書き込み時にデ
ータ入力信号が印加される。
QD1、QD2、Qw2、Qw3、Qw4、Qw5、Qe1、Qe2、Qe3、Qy1、
Qy2は、ＮチャネルMISFETである。MISFETQw1、Qw2、Q
w3、Qe1、Qe2は、書込み・消去コントロール回路23の中
に設けられ、MISFETQe3、Qy1、Qy2、Qw4、Qw5は、書込
み・消去回路24の中に設けられている。なお、QS1、QS2
はデプレッションタイプのＮチャネルMISFETで構成され
ている。VCC、VPP、VPE、W1、W2、W3、E1、E2、は、
それぞれ端子である。端子には情報の書き込み時にデ
ータ入力信号が印加される。
以下の動作説明では、４個のメモリセルQm1〜Qm4のう
ち、メモリセルQm1がＸデコーダ17とＹデコーダ16によ
って選択された状態にあり、その他のメモリセルQm2〜Q
m4が非選択状態にあるものとして説明する。
ち、メモリセルQm1がＸデコーダ17とＹデコーダ16によ
って選択された状態にあり、その他のメモリセルQm2〜Q
m4が非選択状態にあるものとして説明する。
端子VCC、VPP及びVPEには電源電圧例えば5Vを印加す
る。Ｘデコータ17によりワード線WL1が例えば5Vに、ワ
ード線WL2が例えば0Vにされている。また、Ｙデコータ1
6によってMISFETQy1がON状態に、MISFETQy2がOFF状態に
されている。また、端子WDは例えば0Vに、端子W1〜W3は
例えば5Vに、端子E1及びE2は例えば0Vにされる。これに
より、MISFETQD1、MISFETQD2、MISFETQw1はOFF、MISFET
Qw2、Qw3、Qw4はON、MISFETQe1、Qe3はOFFとなる。な
お、読み出し時には端子は0Vにされるので、MISFETQw
5はOFFである。このとき、MISFETQs1、Qw3がONとなって
いるため、接地線SL1が例えば0Vになる。このため、デ
ータ線DL1の電位が、メモリセルQm1に書き込まれた情報
に応じて変化し、これをセンスアンプSAで判定する。
る。Ｘデコータ17によりワード線WL1が例えば5Vに、ワ
ード線WL2が例えば0Vにされている。また、Ｙデコータ1
6によってMISFETQy1がON状態に、MISFETQy2がOFF状態に
されている。また、端子WDは例えば0Vに、端子W1〜W3は
例えば5Vに、端子E1及びE2は例えば0Vにされる。これに
より、MISFETQD1、MISFETQD2、MISFETQw1はOFF、MISFET
Qw2、Qw3、Qw4はON、MISFETQe1、Qe3はOFFとなる。な
お、読み出し時には端子は0Vにされるので、MISFETQw
5はOFFである。このとき、MISFETQs1、Qw3がONとなって
いるため、接地線SL1が例えば0Vになる。このため、デ
ータ線DL1の電位が、メモリセルQm1に書き込まれた情報
に応じて変化し、これをセンスアンプSAで判定する。
端子VPPに5Vが印加される。Ｘデコーダ17によってワ
ード線WL1に昇圧電圧例えば12.5Vが印加され、ワード線
WL2に例えば0Vが印加されている。一方、Ｙデコーダ16
により、MISFETQy1がON、MISFETQy2がOFFになってい
る。また、端子WDが例えば5V、端子W1が例えば0V、W2が
例えば12.5V、W3が例えば5V、E1及びE2が例えば0Vにさ
れる。これにより、MISFETQD1、QD2及びMISFETQw1、Qw2
がON、Qw3がOFFとなる。また、MISFETQe1、Qe3はそれぞ
れOFFである。また、MISFETQw4は、ONである。ここで、
書き込みを行うためにデータ入力端子Ｄにデータ入力信
号例えば5Vを印加して、MISFETQw5をONにする。このと
き、MISFETQy1とQw4がONになっているので、全てのデー
タ線DLのうちのDL1のみが例えば0Vになる。一方、ワー
ド線WL1が例えば12.5Vにされていることから、MISFETQs
1がONとなり、MISFETQw1、QW2、Qs1を通して接地線SL1
に例えば5Vが印加される。これにより、メモリセルQm1
の情報の書き込み時におけるドレイン（読み出し時にお
けるソース）からソース（読み出し時のドレイン）へ電
流が流れ、書き込みが行われる。なお、データ線DL2に
はMISFETQD2がON、Qy2がOFFとなっているため、例えば
3.5Vが印加されている。これにより非選択データ線が書
き込み動作時にONされることはないので、非選択メモリ
セルQm2が誤って書き込まれることはない。
ード線WL1に昇圧電圧例えば12.5Vが印加され、ワード線
WL2に例えば0Vが印加されている。一方、Ｙデコーダ16
により、MISFETQy1がON、MISFETQy2がOFFになってい
る。また、端子WDが例えば5V、端子W1が例えば0V、W2が
例えば12.5V、W3が例えば5V、E1及びE2が例えば0Vにさ
れる。これにより、MISFETQD1、QD2及びMISFETQw1、Qw2
がON、Qw3がOFFとなる。また、MISFETQe1、Qe3はそれぞ
れOFFである。また、MISFETQw4は、ONである。ここで、
書き込みを行うためにデータ入力端子Ｄにデータ入力信
号例えば5Vを印加して、MISFETQw5をONにする。このと
き、MISFETQy1とQw4がONになっているので、全てのデー
タ線DLのうちのDL1のみが例えば0Vになる。一方、ワー
ド線WL1が例えば12.5Vにされていることから、MISFETQs
1がONとなり、MISFETQw1、QW2、Qs1を通して接地線SL1
に例えば5Vが印加される。これにより、メモリセルQm1
の情報の書き込み時におけるドレイン（読み出し時にお
けるソース）からソース（読み出し時のドレイン）へ電
流が流れ、書き込みが行われる。なお、データ線DL2に
はMISFETQD2がON、Qy2がOFFとなっているため、例えば
3.5Vが印加されている。これにより非選択データ線が書
き込み動作時にONされることはないので、非選択メモリ
セルQm2が誤って書き込まれることはない。
端子VPEに所定の昇圧電位例えば12.5Vが印加される。
Ｘデコーダ17により全てのワード線WL1、WL2が例えば0V
にされる。また、Ｙデコーダ16によりMISFETQy1のゲー
ト電極に例えば12.5Vが印加され、MISFETQy2のゲート電
極に例えば0Vが印加される。また、端子VPP、VCCには例
えば5Vが印加され、端子WD、W1〜W3は、0Vにされる。ま
た、端子E1に例えば5V、端子E2に例えば12.5Vを印加す
る。このとき、MISFETQw4とQw5はOFFになっており、ま
た、MISFETQy1、Qy2のうちのQy1のみがONになっている
ので、データ線DL1、DL2のうちのDL1のみに所定の高電
位例えば12.5Vが印加され、このデータ線DL1に接続して
いるメモリセルQm1、Qm3のみの情報の消去がなされる。
なお、他のデータ線DL2に接続しているメモリセルQm2、
Qm4の情報の消去は、Ｙデコーダ16でMISFETQy2を選択す
ることにより、前記と同様に行われる。また、Qm1〜Qm4
を同時に消去する場合には、Ｙデコーダ16でMISFETQ
y1、Qy2を同時に選択する。以上の説明では、端子VPPは
VCC例えば5Vと同電圧とし、書き込み・消去時の高電圧
は内部回路による昇圧電気としたが、外部から印加する
ことが可能である。この場合、端子VPPは例えば12.5Vが
印加される。
Ｘデコーダ17により全てのワード線WL1、WL2が例えば0V
にされる。また、Ｙデコーダ16によりMISFETQy1のゲー
ト電極に例えば12.5Vが印加され、MISFETQy2のゲート電
極に例えば0Vが印加される。また、端子VPP、VCCには例
えば5Vが印加され、端子WD、W1〜W3は、0Vにされる。ま
た、端子E1に例えば5V、端子E2に例えば12.5Vを印加す
る。このとき、MISFETQw4とQw5はOFFになっており、ま
た、MISFETQy1、Qy2のうちのQy1のみがONになっている
ので、データ線DL1、DL2のうちのDL1のみに所定の高電
位例えば12.5Vが印加され、このデータ線DL1に接続して
いるメモリセルQm1、Qm3のみの情報の消去がなされる。
なお、他のデータ線DL2に接続しているメモリセルQm2、
Qm4の情報の消去は、Ｙデコーダ16でMISFETQy2を選択す
ることにより、前記と同様に行われる。また、Qm1〜Qm4
を同時に消去する場合には、Ｙデコーダ16でMISFETQ
y1、Qy2を同時に選択する。以上の説明では、端子VPPは
VCC例えば5Vと同電圧とし、書き込み・消去時の高電圧
は内部回路による昇圧電気としたが、外部から印加する
ことが可能である。この場合、端子VPPは例えば12.5Vが
印加される。
次に、本実施例Ｉのメモリセルの構造を説明する。
第３図は、メモリセルアレイの一部の平面図であり、 第４図は、第３図のＡ−Ａ切断線における断面図であ
る。なお、第３図は、メモリセルの構造を解り易くする
ため、フィールド絶縁膜以外の絶縁膜を図示していな
い。
る。なお、第３図は、メモリセルの構造を解り易くする
ため、フィールド絶縁膜以外の絶縁膜を図示していな
い。
第３図及び第４図において、１は単結晶シリコンから
なる基板であり、２はフィールド絶縁膜、３はＰ型チャ
ネルストッパである。
なる基板であり、２はフィールド絶縁膜、３はＰ型チャ
ネルストッパである。
１個のメモリセルを構成しているMISFETは、100Å程
度の膜厚を有する第１ゲート絶縁膜４、フローティング
ゲート電極５、250Å程度の膜厚を有する第２ゲート絶
縁膜６、コントロールゲート電極７、ソース、ドレイン
となるn+型半導体領域９、n+型半導体領域10、ｎ型半導
体領域12とで構成してある。前記第１ゲート絶縁膜４及
び第２ゲート絶縁膜６は、酸化シリコン膜からなってい
る。フローティングゲート電極５は、例えば多結晶シリ
コン膜からなっている。コントロールゲート電極７は、
例えば多結晶シリコン膜の上に例えばWSi2等の高融点金
属シリサイド膜を積層した２層膜からなっている。ま
た、コントロールゲート電極７は、ワード線WLと一体形
成になっている。
度の膜厚を有する第１ゲート絶縁膜４、フローティング
ゲート電極５、250Å程度の膜厚を有する第２ゲート絶
縁膜６、コントロールゲート電極７、ソース、ドレイン
となるn+型半導体領域９、n+型半導体領域10、ｎ型半導
体領域12とで構成してある。前記第１ゲート絶縁膜４及
び第２ゲート絶縁膜６は、酸化シリコン膜からなってい
る。フローティングゲート電極５は、例えば多結晶シリ
コン膜からなっている。コントロールゲート電極７は、
例えば多結晶シリコン膜の上に例えばWSi2等の高融点金
属シリサイド膜を積層した２層膜からなっている。ま
た、コントロールゲート電極７は、ワード線WLと一体形
成になっている。
ゲート電極５、７の両側部のn+型半導体領域９、10の
うち、データ線DLが接続孔15を通して接続している方の
n+型半導体領域９、10は、データ線DLが延在している方
向における端部が、ゲート電極５、７で規定されている
か、又は酸化シリコン膜からなるサイドウォール13によ
って規定されている。そして、ワード線WLが延在してい
る方向における端部は、フィールド絶縁膜２によって規
定されている。このように、接続孔15の下の部分のn+型
半導体領域９、10は、その接続孔15ごとに分けて設けら
れている。また、この接続孔15の下のn+型半導体領域
９、10は、ｎ型半導体領域（低濃度層）12の中に設けら
れている。したがって、ｎ型半導体領域12も、前記n+型
半導体領域９、10と同様に、接続孔15の両側部のゲート
電極５、７とフィールド絶縁膜２で囲れた領域ごとに設
けてある。データ線DLが接続しているn+型半導体９、10
及びｎ型半導体領域12は、情報の読み出し時及び消去時
にドレインとなり、情報の書き込み時にはソースとして
使用する。また、n+型半導体領域10とｎ型半導体領域12
は、１つの接続孔15を通して同一のデータ線DLに接続し
ている２つのメモリセルが共有している。そして、デー
タ線DLが接続しているn+型半導体領域10の両端には、２
つのメモリセルのそれぞれのフローティングゲート電極
５の下に入り込くように、n+型半導体領域９を設けてい
る。
うち、データ線DLが接続孔15を通して接続している方の
n+型半導体領域９、10は、データ線DLが延在している方
向における端部が、ゲート電極５、７で規定されている
か、又は酸化シリコン膜からなるサイドウォール13によ
って規定されている。そして、ワード線WLが延在してい
る方向における端部は、フィールド絶縁膜２によって規
定されている。このように、接続孔15の下の部分のn+型
半導体領域９、10は、その接続孔15ごとに分けて設けら
れている。また、この接続孔15の下のn+型半導体領域
９、10は、ｎ型半導体領域（低濃度層）12の中に設けら
れている。したがって、ｎ型半導体領域12も、前記n+型
半導体領域９、10と同様に、接続孔15の両側部のゲート
電極５、７とフィールド絶縁膜２で囲れた領域ごとに設
けてある。データ線DLが接続しているn+型半導体９、10
及びｎ型半導体領域12は、情報の読み出し時及び消去時
にドレインとなり、情報の書き込み時にはソースとして
使用する。また、n+型半導体領域10とｎ型半導体領域12
は、１つの接続孔15を通して同一のデータ線DLに接続し
ている２つのメモリセルが共有している。そして、デー
タ線DLが接続しているn+型半導体領域10の両端には、２
つのメモリセルのそれぞれのフローティングゲート電極
５の下に入り込くように、n+型半導体領域９を設けてい
る。
一方、ゲート電極５、７のデータ線DLが接続している
方と反対側のn+型半導体領域９、10は、情報の読み出し
時にはソースとなり、情報の書き込み時にはドレインと
して使用する。情報の消去時には、所定の低電位例えば
0Vを印加するが、ソースとして使用するものではない。
この読み出し時にソースとなるn+型半導体領域９、10の
うち、n+型半導体領域９はそれぞれのメモリセルごとに
サイドウォール13の下に設けられ、またフローティング
ゲート電極５の下に少し入り込んでいる。しかし、n+型
半導体領域10は、基板１の表面をワード線WLが延在して
いる方向に延在し、この両側部の複数のメモリセルのn+
型半導体領域10を一体に形成した構造となっている。そ
して、このワード線WLと同じ方向に延在しているn+型半
導体領域10と、サイドウォール13の下に設けてあるn+型
半導体領域９とで接地線SLを構成している。この接地線
SLを構成するn+型半導体領域９、10の周囲及び底部を囲
むように、P+型半導体領域11を設けている。したがっ
て、P+型半導体領域11もワード線WLが延在している方向
に延在している。しかし、p+型半導体領域11は、必ずし
もn+型半導体領域９、10の底部全域に設ける必要はな
く、n+型半導体領域９のチャネル側の端部に設けてあれ
ばよい。
方と反対側のn+型半導体領域９、10は、情報の読み出し
時にはソースとなり、情報の書き込み時にはドレインと
して使用する。情報の消去時には、所定の低電位例えば
0Vを印加するが、ソースとして使用するものではない。
この読み出し時にソースとなるn+型半導体領域９、10の
うち、n+型半導体領域９はそれぞれのメモリセルごとに
サイドウォール13の下に設けられ、またフローティング
ゲート電極５の下に少し入り込んでいる。しかし、n+型
半導体領域10は、基板１の表面をワード線WLが延在して
いる方向に延在し、この両側部の複数のメモリセルのn+
型半導体領域10を一体に形成した構造となっている。そ
して、このワード線WLと同じ方向に延在しているn+型半
導体領域10と、サイドウォール13の下に設けてあるn+型
半導体領域９とで接地線SLを構成している。この接地線
SLを構成するn+型半導体領域９、10の周囲及び底部を囲
むように、P+型半導体領域11を設けている。したがっ
て、P+型半導体領域11もワード線WLが延在している方向
に延在している。しかし、p+型半導体領域11は、必ずし
もn+型半導体領域９、10の底部全域に設ける必要はな
く、n+型半導体領域９のチャネル側の端部に設けてあれ
ばよい。
前記n+型半導体領域９の上面から底部までの深さ（以
下、接合深さという）は0.1〜0.2μｍ程度、n+型半導体
領域10の接合深さは0.2〜0.3μｍ程度、ｎ型半導体領域
12及びp+型半導体領域11の接合深さは0.4〜0.6μｍ程度
である。
下、接合深さという）は0.1〜0.2μｍ程度、n+型半導体
領域10の接合深さは0.2〜0.3μｍ程度、ｎ型半導体領域
12及びp+型半導体領域11の接合深さは0.4〜0.6μｍ程度
である。
フローティングゲート電極５の側面及びコントロール
ゲート電極７の側面及び上面は、薄い酸化シリコン膜８
が覆っている。14は例えば酸化シリコン膜の上にリンシ
リケートガラス（PSG）膜を積層して構成した層間絶縁
膜である。データ線DLはアルミニウム膜からなってい
る。
ゲート電極７の側面及び上面は、薄い酸化シリコン膜８
が覆っている。14は例えば酸化シリコン膜の上にリンシ
リケートガラス（PSG）膜を積層して構成した層間絶縁
膜である。データ線DLはアルミニウム膜からなってい
る。
なお、情報の読み出し時におけるドレインと基板１の
間の接合容量を少くする上では、前記読み出し時のドレ
インをｎ型半導体領域12のみで構成することもできる。
一方、接地線SLを構成するn+型半導体領域９、10の方
は、p+型半導体領域11の中に設けているが、このp+型半
導体領域11を設けないようにして、n+型半導体領域９、
10のみで接地線SLを構成することもできる。しかし、こ
の実施例Ｉでは、情報の書き込み効率を高めるため、p+
型半導体領域11を設けている。
間の接合容量を少くする上では、前記読み出し時のドレ
インをｎ型半導体領域12のみで構成することもできる。
一方、接地線SLを構成するn+型半導体領域９、10の方
は、p+型半導体領域11の中に設けているが、このp+型半
導体領域11を設けないようにして、n+型半導体領域９、
10のみで接地線SLを構成することもできる。しかし、こ
の実施例Ｉでは、情報の書き込み効率を高めるため、p+
型半導体領域11を設けている。
したがって、次の３種のメモリセルを構成することが
できる。
できる。
第１種のメモリセルは、データ線DLが接続する半導体
領域すなわち読み出し時のドレインをｎ型半導体領域12
のみで形成し、一方、接地線SLとなっているn+型半導体
領域９、10を囲んでいるp+型半導体領域11を設けないよ
うにする。
領域すなわち読み出し時のドレインをｎ型半導体領域12
のみで形成し、一方、接地線SLとなっているn+型半導体
領域９、10を囲んでいるp+型半導体領域11を設けないよ
うにする。
第２種のメモリセルは、情報の読み出し時のドレイン
をn+型半導体領域９、10で構成し、ｎ型半導体領域12は
設けないようにする。また、接地線SLを構成しているn+
型半導体領域９、10の周囲にp+型半導体領域11を設け
る。
をn+型半導体領域９、10で構成し、ｎ型半導体領域12は
設けないようにする。また、接地線SLを構成しているn+
型半導体領域９、10の周囲にp+型半導体領域11を設け
る。
第３種のメモリセルは、情報の読み出し時のドレイン
をｎ型半導体領域12のみで構成し、一方、接地線SLを構
成しているn+型半導体領域９、10の周囲にp+型半導体領
域11を設ける。
をｎ型半導体領域12のみで構成し、一方、接地線SLを構
成しているn+型半導体領域９、10の周囲にp+型半導体領
域11を設ける。
なお、第３図及び第４図に示したメモリセルの構造
は、EEPROMだけでなく、EPROMにも適用できる。EPROMで
は、情報の消去をメモリセルのチャネル領域への紫外線
の照射によって行う。
は、EEPROMだけでなく、EPROMにも適用できる。EPROMで
は、情報の消去をメモリセルのチャネル領域への紫外線
の照射によって行う。
以上、説明したメモリセルの構成から以下の効果が得
られる。
られる。
まず、前記第１種のメモリセルの構造としたときの効
果を述べる。
果を述べる。
（１）メモリセルが、基板１上に重ねて設けられたフロ
ーティングゲート電極５とコントロールゲート電極７
と、基板１の表面の前記ゲート電極５、７のデータ線DL
が接続する側の側部に設けた第１半導体領域（ｎ層12）
と、接地線SLが接続する側の側部に設けた第２半導体領
域（これは、n+層９、10を合せて、単に第２半導体領域
としている。）とで構成したMISFETからなり、該MISFET
がそれぞれのデータ線DLとワード線WLの交差部に配置さ
れ、前記第１半導体領域（ｎ層12）は前記データ線DLに
接続し、前記第２半導体領域（n+層９、10）は前記接地
線SLに接続し、コントロールゲート電極７はワード線WL
に接続した半導体記憶装置であって、前記第１半導体領
域（ｎ層12）の不純物濃度を第２半導体領域（n+層９、
10）より低くくし、情報の書き込みは、前記接地線SLが
接続している第２半導体領域（n+層９、10）に所定の高
電位例えば5V、データ線DLが接続している第１半導体領
域（ｎ層12）に所定の低電位（例えば0V）、前記コント
ロールゲート電極７に所定の高電位例えば12.5Vを印加
して行い、情報の読み出しは、前記データ線DLが接続し
ている第１半導体領域（ｎ層12）をドレイン、前記接地
線SLが接続している第２半導体領域（n+層９、10）をソ
ースとし、前記コントロールゲート電極７に所定電位例
えば5Vを印加して行うことにより、書き込み時のドレイ
ンすなわち接地線SLのチャネル側の端部の電界が強くな
るので、書き込み特性を高めることができる。また、読
み出し時のドレインすなわちｎ型半導体領域12と基板１
間の接合容量が小さくなるので、読み出しの高速化を図
ることができる。
ーティングゲート電極５とコントロールゲート電極７
と、基板１の表面の前記ゲート電極５、７のデータ線DL
が接続する側の側部に設けた第１半導体領域（ｎ層12）
と、接地線SLが接続する側の側部に設けた第２半導体領
域（これは、n+層９、10を合せて、単に第２半導体領域
としている。）とで構成したMISFETからなり、該MISFET
がそれぞれのデータ線DLとワード線WLの交差部に配置さ
れ、前記第１半導体領域（ｎ層12）は前記データ線DLに
接続し、前記第２半導体領域（n+層９、10）は前記接地
線SLに接続し、コントロールゲート電極７はワード線WL
に接続した半導体記憶装置であって、前記第１半導体領
域（ｎ層12）の不純物濃度を第２半導体領域（n+層９、
10）より低くくし、情報の書き込みは、前記接地線SLが
接続している第２半導体領域（n+層９、10）に所定の高
電位例えば5V、データ線DLが接続している第１半導体領
域（ｎ層12）に所定の低電位（例えば0V）、前記コント
ロールゲート電極７に所定の高電位例えば12.5Vを印加
して行い、情報の読み出しは、前記データ線DLが接続し
ている第１半導体領域（ｎ層12）をドレイン、前記接地
線SLが接続している第２半導体領域（n+層９、10）をソ
ースとし、前記コントロールゲート電極７に所定電位例
えば5Vを印加して行うことにより、書き込み時のドレイ
ンすなわち接地線SLのチャネル側の端部の電界が強くな
るので、書き込み特性を高めることができる。また、読
み出し時のドレインすなわちｎ型半導体領域12と基板１
間の接合容量が小さくなるので、読み出しの高速化を図
ることができる。
次に、前記第２種のメモリセルの構造による効果を述
べる。
べる。
（２）メモリセルが、基板１上に重ねて設けられたフロ
ーティングゲート電極５とコントロールゲート電極７
と、基板１の表面の前記ゲート電極５、７のデータ線DL
が接続する側の側部に設けた第１半導体領域（これは、
n+層９、10を合せて単に第１半導体領域としている。）
と、接地線SLが接続する側の側部に設けた第２半導体領
域（これは、n+層９、10を合せて、単に第２半導体領域
としている。）とで構成したMISFETからなり、該MISFET
がそれぞれのデータ線DLとワード線WLの交差部に配置さ
れ、前記第１半導体領域（n+層９、10）は前記データ線
DLに接続し、前記第２半導体領域（n+層９、10）は前記
接地線SLに接続し、コントロールゲート電極７はワード
線WLに接続した半導体記憶装置であって、前記第２半導
体領域（n+層９、10）のチャネル側の端部に、前記第１
及び第２半導体領域と反対導電型の第６半導体領域（p+
層11）を設け、情報の書き込みは、前記接地線SLが接続
している第２半導体領域（n+層９、10）に所定の高電位
例えば5V、データ線DLが接続している第１半導体領域
（n+層９、10）に所定の低電位（例えば0V）、前記コン
トロールゲート電極７に所定の高電位例えば12.5Vを印
加して行い、情報の読み出しは、前記第１半導体領域
（n+層９、10）をドレイン、前記接地線SLが接続してい
る第２半導体領域（n+層９、10）をソースとし、前記コ
ントロールゲート電極７に所定電位例えば5Vを印加して
行うことにより、書き込み時のドレインすなわち接地線
SLのチャネル側の端部の電界が、p+層11を設けないとき
より非常に強くなるので、書き込み特性を高めることが
できる。また、読み出し時のドレインにはp+層11が接し
ていないので、基板１との間の接合容量が小さくなり、
読み出しの高速化を図ることができる。
ーティングゲート電極５とコントロールゲート電極７
と、基板１の表面の前記ゲート電極５、７のデータ線DL
が接続する側の側部に設けた第１半導体領域（これは、
n+層９、10を合せて単に第１半導体領域としている。）
と、接地線SLが接続する側の側部に設けた第２半導体領
域（これは、n+層９、10を合せて、単に第２半導体領域
としている。）とで構成したMISFETからなり、該MISFET
がそれぞれのデータ線DLとワード線WLの交差部に配置さ
れ、前記第１半導体領域（n+層９、10）は前記データ線
DLに接続し、前記第２半導体領域（n+層９、10）は前記
接地線SLに接続し、コントロールゲート電極７はワード
線WLに接続した半導体記憶装置であって、前記第２半導
体領域（n+層９、10）のチャネル側の端部に、前記第１
及び第２半導体領域と反対導電型の第６半導体領域（p+
層11）を設け、情報の書き込みは、前記接地線SLが接続
している第２半導体領域（n+層９、10）に所定の高電位
例えば5V、データ線DLが接続している第１半導体領域
（n+層９、10）に所定の低電位（例えば0V）、前記コン
トロールゲート電極７に所定の高電位例えば12.5Vを印
加して行い、情報の読み出しは、前記第１半導体領域
（n+層９、10）をドレイン、前記接地線SLが接続してい
る第２半導体領域（n+層９、10）をソースとし、前記コ
ントロールゲート電極７に所定電位例えば5Vを印加して
行うことにより、書き込み時のドレインすなわち接地線
SLのチャネル側の端部の電界が、p+層11を設けないとき
より非常に強くなるので、書き込み特性を高めることが
できる。また、読み出し時のドレインにはp+層11が接し
ていないので、基板１との間の接合容量が小さくなり、
読み出しの高速化を図ることができる。
次に、前記第３種のメモリセルの構造における効果を
述べる。
述べる。
（３）メモリセルが、基板１上に重ねて設けられたフロ
ーティングゲート電極５とコントロールゲート電極７
と、基板１の表面の前記ゲート電極５、７のデータ線DL
が接続する側の側部に設けた第１半導体領域（これは、
n+層９、10を合せて単に第１半導体領域としている。）
と、接地線SLが接続する側の側部に設けた第２半導体領
域（これは、n+層９、10を合せて、単に第２半導体領域
としている。）とで構成したMISFETからなり、該MISFET
がそれぞれのデータ線DLとワード線WLの交差部に配置さ
れ、前記第１半導体領域（n+層９、10）は前記データ線
DLに接続し、前記第２半導体領域（n+層９、10）は前記
接地線SLに接続し、コントロールゲート電極７はワード
線WLに接続した半導体記憶装置であって、前記第２半導
体領域（n+層９、10）のチャネル側の端部に、前記第１
及び第２半導体領域と反対導電型の第６半導体領域（p+
層11）を設け、情報の書き込みは、前記接地線SLが接続
している第２半導体領域（n+層９、10）に所定の高電位
例えば5V、データ線DLが接続している第１半導体領域
（n+層９、10）に所定の低電位（例えば0V）、前記コン
トロールゲート電極７に所定の高電位例えば12.5Vを印
加して行い、情報の読み出しは、前記第１半導体領域
（n+層９、10）をドレイン、前記接地線SLが接続してい
る第２半導体領域（n+層９、10）をソースとし、前記コ
ントロールゲート電極７に所定電位例えば5Vを印加して
行うことにより、書き込み時のドレインすなわち接地線
SLのチャネル側の端部の電界が、p+層11を設けないとき
より非常に強くなるので、書き込み特性を高めることが
できる。また、読み出し時のドレインすなわちｎ型半導
体領域12と基板１間の接合容量が小さくなるので、読み
出しの高速化を図ることができる。
ーティングゲート電極５とコントロールゲート電極７
と、基板１の表面の前記ゲート電極５、７のデータ線DL
が接続する側の側部に設けた第１半導体領域（これは、
n+層９、10を合せて単に第１半導体領域としている。）
と、接地線SLが接続する側の側部に設けた第２半導体領
域（これは、n+層９、10を合せて、単に第２半導体領域
としている。）とで構成したMISFETからなり、該MISFET
がそれぞれのデータ線DLとワード線WLの交差部に配置さ
れ、前記第１半導体領域（n+層９、10）は前記データ線
DLに接続し、前記第２半導体領域（n+層９、10）は前記
接地線SLに接続し、コントロールゲート電極７はワード
線WLに接続した半導体記憶装置であって、前記第２半導
体領域（n+層９、10）のチャネル側の端部に、前記第１
及び第２半導体領域と反対導電型の第６半導体領域（p+
層11）を設け、情報の書き込みは、前記接地線SLが接続
している第２半導体領域（n+層９、10）に所定の高電位
例えば5V、データ線DLが接続している第１半導体領域
（n+層９、10）に所定の低電位（例えば0V）、前記コン
トロールゲート電極７に所定の高電位例えば12.5Vを印
加して行い、情報の読み出しは、前記第１半導体領域
（n+層９、10）をドレイン、前記接地線SLが接続してい
る第２半導体領域（n+層９、10）をソースとし、前記コ
ントロールゲート電極７に所定電位例えば5Vを印加して
行うことにより、書き込み時のドレインすなわち接地線
SLのチャネル側の端部の電界が、p+層11を設けないとき
より非常に強くなるので、書き込み特性を高めることが
できる。また、読み出し時のドレインすなわちｎ型半導
体領域12と基板１間の接合容量が小さくなるので、読み
出しの高速化を図ることができる。
次に、前記第１種〜第３種のメモリセルの前記以外の
効果を述べる。
効果を述べる。
情報の消去が、１本あるいは複数本のデータ線DLごと
に、そのデータ線DLが接続している複数のメモリセルの
それぞれのｎ型半導体領域12（又はn+層９、10）に所定
の高電位例えば12.5Vを印加して行うことにより、１回
の消去動作時に基板１中へリークするリーク電流が少く
なるので、半導体チップに内蔵した昇圧回路によって消
去を行うことができる。
に、そのデータ線DLが接続している複数のメモリセルの
それぞれのｎ型半導体領域12（又はn+層９、10）に所定
の高電位例えば12.5Vを印加して行うことにより、１回
の消去動作時に基板１中へリークするリーク電流が少く
なるので、半導体チップに内蔵した昇圧回路によって消
去を行うことができる。
また、消去動作時に所定の高電圧が印加される半導体
領域が、不純物濃度の低いｎ型半導体領域12であること
から、基板１との接合耐圧が高くなり、メモリセル１個
当りのリーク電流を少くすることができる。
領域が、不純物濃度の低いｎ型半導体領域12であること
から、基板１との接合耐圧が高くなり、メモリセル１個
当りのリーク電流を少くすることができる。
また、ｎ型半導体領域12の中にn+型半導体領域９、10
を設けていることにより、情報の読み出し時におけるド
レインの抵抗値を小さくできるので、読み出しの高速化
が図れる。さらに、EEPROMにおいては、情報の消去動作
も速くなる。
を設けていることにより、情報の読み出し時におけるド
レインの抵抗値を小さくできるので、読み出しの高速化
が図れる。さらに、EEPROMにおいては、情報の消去動作
も速くなる。
また、ゲート電極５、７の両側部のn+型半導体領域10
のチャネル側の端部に接合深さの浅いn+型半導体領域９
を設けていることにより、フローティングゲート電極５
下への回り込みが小さくなり、フローティングゲート電
極５との間の容量を少くできる。これにより、読み出し
速度の高速化が図れる。
のチャネル側の端部に接合深さの浅いn+型半導体領域９
を設けていることにより、フローティングゲート電極５
下への回り込みが小さくなり、フローティングゲート電
極５との間の容量を少くできる。これにより、読み出し
速度の高速化が図れる。
また、読み出し時のドレイン及び接地線SLの双方に接
合深さの深いn+型半導体領域10を設けていることによ
り、前記ドレイン及び接地線SLの抵抗値を下げることが
できる。これから、書き込み、読み出し、消去動作のそ
れぞれの高速化が図れる。
合深さの深いn+型半導体領域10を設けていることによ
り、前記ドレイン及び接地線SLの抵抗値を下げることが
できる。これから、書き込み、読み出し、消去動作のそ
れぞれの高速化が図れる。
次に、第３図及び第４図に示したメモリセルの製造方
法を説明する。
法を説明する。
第５図乃至第18図は、メモリセルの第４図と同一部分
の製造工程における断面図又は平面図である。
の製造工程における断面図又は平面図である。
まず、第５図に示すように、p-型半導体基板１の酸化
による酸化シリコン膜18と、熱酸化マスクとして例えば
CVDによる窒化シリコン膜19を用いて半導体基板１の所
定の表面を酸化することによってフィールド絶縁膜２を
形成する。ｐ型チャネルストッパ３は、フィールド絶縁
膜２を形成する以前にイオン打込によってｐ型不純物例
えばボロン（Ｂ）を導入しておくことによって形成す
る。フィールド絶縁膜２を形成した後に、窒化シリコン
膜19及び酸化シリコン膜18は除去する。
による酸化シリコン膜18と、熱酸化マスクとして例えば
CVDによる窒化シリコン膜19を用いて半導体基板１の所
定の表面を酸化することによってフィールド絶縁膜２を
形成する。ｐ型チャネルストッパ３は、フィールド絶縁
膜２を形成する以前にイオン打込によってｐ型不純物例
えばボロン（Ｂ）を導入しておくことによって形成す
る。フィールド絶縁膜２を形成した後に、窒化シリコン
膜19及び酸化シリコン膜18は除去する。
次に、第６図に示すように、基板１のフィールド絶縁
膜２から露出している表面を熱酸化して膜厚が100Å程
度の第１ゲート絶縁膜４を形成する。
膜２から露出している表面を熱酸化して膜厚が100Å程
度の第１ゲート絶縁膜４を形成する。
次に、第７図に示すように、フローティングゲート電
極５を形成するために、半導体基板１上の全面に例えば
CVDによって多結晶シリコン膜５を形成する。多結晶シ
リコン膜５には、熱拡散、イオン打込み等によってｎ型
不純物例えばリン（Ｐ）を導入する。
極５を形成するために、半導体基板１上の全面に例えば
CVDによって多結晶シリコン膜５を形成する。多結晶シ
リコン膜５には、熱拡散、イオン打込み等によってｎ型
不純物例えばリン（Ｐ）を導入する。
次に、第８図に示すように、多結晶シリコン膜５を、
レジスト膜を用いたエッチングによってフローティング
ゲート電極５の所定の幅で、データ線DLが延在する方向
に延在するようにパターニングする。つまり、このエッ
チング工程では、同一のデータ線DLに接続される複数の
メモリセルのフローティングゲート電極５を一体にした
パターンに多結晶シリコン膜５をパターニングする。多
結晶シリコン膜５をパターニングした後に、レジスト膜
からなるマスクは除去する。
レジスト膜を用いたエッチングによってフローティング
ゲート電極５の所定の幅で、データ線DLが延在する方向
に延在するようにパターニングする。つまり、このエッ
チング工程では、同一のデータ線DLに接続される複数の
メモリセルのフローティングゲート電極５を一体にした
パターンに多結晶シリコン膜５をパターニングする。多
結晶シリコン膜５をパターニングした後に、レジスト膜
からなるマスクは除去する。
次に、第９図に示すように、多結晶シリコン膜５の表
面を酸化して酸化シリコン膜からなる第２ゲート絶縁膜
６を形成する。膜厚は200〜250Å程度にする。この酸化
工程でバッファ回路、デコーダ回路、センスアップ等の
周辺回路を構成するMISFETのゲート絶縁膜を形成するよ
うにする。次に、コントロールゲート電極７及びワード
線WLを形成するために例えばCVDによって半導体基板１
上の全面に多結晶シリコン膜７を形成する。多結晶シリ
コン膜７には熱拡散、イオン打込み等によってｎ型不純
物例えばリン（Ｐ）を導入する。
面を酸化して酸化シリコン膜からなる第２ゲート絶縁膜
６を形成する。膜厚は200〜250Å程度にする。この酸化
工程でバッファ回路、デコーダ回路、センスアップ等の
周辺回路を構成するMISFETのゲート絶縁膜を形成するよ
うにする。次に、コントロールゲート電極７及びワード
線WLを形成するために例えばCVDによって半導体基板１
上の全面に多結晶シリコン膜７を形成する。多結晶シリ
コン膜７には熱拡散、イオン打込み等によってｎ型不純
物例えばリン（Ｐ）を導入する。
次に、第10図に示すように、レジスト膜からなるマス
クを用いたエッチングによって多結晶シリコン膜７をエ
ッチングしてコントロールゲート電極７及びワード線WL
を形成する。このエッチング工程で周辺回路のMISFETの
ゲート電極も形成する。前記エッチングに続いてフロー
ティングゲート電極７から露出している第２ゲート絶縁
膜６をエッチングする。さらに、多結晶シリコン膜５を
エッチングしてフローティングゲート電極５を形成す
る。この一連のエッチングの後に、レジスト膜からなる
マスクを除去する。なお、コントロールゲート電極７、
ワード線WL及び周辺回路のMISFETのゲート電極は、Mo、
Ｗ、Ta、Ti等の高融電金属膜又はそのシリサイド膜ある
いは多結晶シリコン膜の上に前記高融点金属膜又はシリ
サイド膜を積層した２層膜としてもよい。
クを用いたエッチングによって多結晶シリコン膜７をエ
ッチングしてコントロールゲート電極７及びワード線WL
を形成する。このエッチング工程で周辺回路のMISFETの
ゲート電極も形成する。前記エッチングに続いてフロー
ティングゲート電極７から露出している第２ゲート絶縁
膜６をエッチングする。さらに、多結晶シリコン膜５を
エッチングしてフローティングゲート電極５を形成す
る。この一連のエッチングの後に、レジスト膜からなる
マスクを除去する。なお、コントロールゲート電極７、
ワード線WL及び周辺回路のMISFETのゲート電極は、Mo、
Ｗ、Ta、Ti等の高融電金属膜又はそのシリサイド膜ある
いは多結晶シリコン膜の上に前記高融点金属膜又はシリ
サイド膜を積層した２層膜としてもよい。
次に、第11図に示すように、フローティングゲート電
極５及びコントロールゲート電極７（ワード線WL）の露
出している表面を酸化して酸化シリコン膜８を形成す
る。この酸化の際にフローティングゲート電極５、コン
トロールゲート電極７から露出している半導体基板１の
表面が酸化されて酸化シリコン膜８が形成される。
極５及びコントロールゲート電極７（ワード線WL）の露
出している表面を酸化して酸化シリコン膜８を形成す
る。この酸化の際にフローティングゲート電極５、コン
トロールゲート電極７から露出している半導体基板１の
表面が酸化されて酸化シリコン膜８が形成される。
次に、第12図に示すように、半導体基板１上に、p+型
半導体領域11形成用のレジスト膜からなるマスク20を形
成する。次に、イオン打込みによって半導体基板１の表
面部にｐ型不純物例えばボロン（Ｂ）を1013〜1014atom
s/cm2程度導入する。そして、マスク20を除去した後、
アニールによって0.4〜0.6μｍ程度の接合深さまで拡散
して、p+型半導体領域11を形成する。
半導体領域11形成用のレジスト膜からなるマスク20を形
成する。次に、イオン打込みによって半導体基板１の表
面部にｐ型不純物例えばボロン（Ｂ）を1013〜1014atom
s/cm2程度導入する。そして、マスク20を除去した後、
アニールによって0.4〜0.6μｍ程度の接合深さまで拡散
して、p+型半導体領域11を形成する。
次に、第13図に示すように、基板１上にｎ型半導体領
域12形成用のレジスト膜からなるマスクを形成する。次
に、イオン打込みによって基板１の表面にｎ型不純物例
えばリン（Ｐ）を1014atoms/cm2程度導入する。この
後、マスク20を除き、アニールによって0.4〜0.6μｍの
深さまで拡散してｎ型半導体領域12を形成する。
域12形成用のレジスト膜からなるマスクを形成する。次
に、イオン打込みによって基板１の表面にｎ型不純物例
えばリン（Ｐ）を1014atoms/cm2程度導入する。この
後、マスク20を除き、アニールによって0.4〜0.6μｍの
深さまで拡散してｎ型半導体領域12を形成する。
次に、第14図に示すように、フローティングゲート電
極５及びコントロールゲート電極７をマスクとして、イ
オン打込みによって半導体基板１の表面にｎ型不純物例
えばヒ素（As）を1015〜1016atoms/cm2程度導入してn+
型半導体領域９を形成する。なお、このイオン打込みの
際に周辺回路領域をレジスト膜からなるマスクで覆って
メモリセル領域のみにイオン打込みするようにし、さら
にメモリセル領域をレジスト膜からなるマスクで覆って
周辺回路領域にｎ型不純物例えばリン（Ｐ）を１×1013
atoms/cm2程度イオン打込みすることにより、周辺回路
を構成するＮチャネルMISFETのソース、ドレイン領域を
LDD（Lightlly Doped Drain）構造にすることもでき
る。この場合、周辺回路領域に設けられたレジスト膜か
らなるマスクは、イオンの打込みの後に除去する。
極５及びコントロールゲート電極７をマスクとして、イ
オン打込みによって半導体基板１の表面にｎ型不純物例
えばヒ素（As）を1015〜1016atoms/cm2程度導入してn+
型半導体領域９を形成する。なお、このイオン打込みの
際に周辺回路領域をレジスト膜からなるマスクで覆って
メモリセル領域のみにイオン打込みするようにし、さら
にメモリセル領域をレジスト膜からなるマスクで覆って
周辺回路領域にｎ型不純物例えばリン（Ｐ）を１×1013
atoms/cm2程度イオン打込みすることにより、周辺回路
を構成するＮチャネルMISFETのソース、ドレイン領域を
LDD（Lightlly Doped Drain）構造にすることもでき
る。この場合、周辺回路領域に設けられたレジスト膜か
らなるマスクは、イオンの打込みの後に除去する。
次に、第15図に示すように、半導体基板１上の全面
に、例えばCVDによってサイドウォール12形成用の酸化
シリコン膜12を形成する。
に、例えばCVDによってサイドウォール12形成用の酸化
シリコン膜12を形成する。
次に、第16図に示すように、反応性イオンエッチング
（RIE）によって酸化シリコン膜12を半導体基板１の表
面が露出するまでエッチングしてサイドウォール12を形
成する。周辺回路を構成するためのMISFETのゲート電極
の側部にもサイドウォール12が形成される。前記エッチ
ングによって露出した半導体基板１の表面を再度酸化し
て酸化シリコン膜８を形成する。
（RIE）によって酸化シリコン膜12を半導体基板１の表
面が露出するまでエッチングしてサイドウォール12を形
成する。周辺回路を構成するためのMISFETのゲート電極
の側部にもサイドウォール12が形成される。前記エッチ
ングによって露出した半導体基板１の表面を再度酸化し
て酸化シリコン膜８を形成する。
次に、第17図に示すように、フローティングゲート電
極５、コントロールゲート電極７及びサイドウォール12
をマスクとして、イオン打込みによってｎ型不純物例え
ばヒ素（As）を例えば５×1015〜１×1016atoms/cm2程
度導入してn+型半導体領域10を形成する。このイオン打
込み工程で周辺回路のＮチャネルMISFETのソース、ドレ
イン領域の高濃度層も形成する。なお、周辺回路のＰチ
ャネルMISFETが構成される領域は、レジスト膜からなる
マスクによって覆って前記ｎ型不純物が導入されないよ
うにする。このレジスト膜からなるマスクは、イオン打
込みの後に除去する。ＮチャネルMISFETを形成した後
に、図示していないが、周辺回路のＮチャネルMISFET領
域及びメモリセル領域をレジスト膜からなるマスクによ
って覆い、イオン打込みによって周辺回路のＰチャネル
MISFET領域にｐ型不純物例えばボロン（Ｂ）を導入して
ＰチャネルMISFETのソース、ドレイン領域を形成する。
ＮチャネルMISFET及びメモリセル領域を覆っていたレジ
スト膜からなるマスクは、Ｐ型不純物を導入した後に除
去する。
極５、コントロールゲート電極７及びサイドウォール12
をマスクとして、イオン打込みによってｎ型不純物例え
ばヒ素（As）を例えば５×1015〜１×1016atoms/cm2程
度導入してn+型半導体領域10を形成する。このイオン打
込み工程で周辺回路のＮチャネルMISFETのソース、ドレ
イン領域の高濃度層も形成する。なお、周辺回路のＰチ
ャネルMISFETが構成される領域は、レジスト膜からなる
マスクによって覆って前記ｎ型不純物が導入されないよ
うにする。このレジスト膜からなるマスクは、イオン打
込みの後に除去する。ＮチャネルMISFETを形成した後
に、図示していないが、周辺回路のＮチャネルMISFET領
域及びメモリセル領域をレジスト膜からなるマスクによ
って覆い、イオン打込みによって周辺回路のＰチャネル
MISFET領域にｐ型不純物例えばボロン（Ｂ）を導入して
ＰチャネルMISFETのソース、ドレイン領域を形成する。
ＮチャネルMISFET及びメモリセル領域を覆っていたレジ
スト膜からなるマスクは、Ｐ型不純物を導入した後に除
去する。
次に、第18図に示すように、半導体基板１上の全面に
例えばCVDによってPSG膜からなる絶縁膜13を形成する。
この後、第１図及び第２図に示した接続孔14、アルミニ
ウム膜からなるデータ線DL、図示していない最終保護膜
を形成する。
例えばCVDによってPSG膜からなる絶縁膜13を形成する。
この後、第１図及び第２図に示した接続孔14、アルミニ
ウム膜からなるデータ線DL、図示していない最終保護膜
を形成する。
以上、説明したように、本実施例の製造方法によれ
ば、アドレスバッファ回路、デコーダ回路、センスアッ
プ回路等の周辺回路を構成するＮチャネルMISFETと略同
一工程でメモリセルを形成することができる。
ば、アドレスバッファ回路、デコーダ回路、センスアッ
プ回路等の周辺回路を構成するＮチャネルMISFETと略同
一工程でメモリセルを形成することができる。
本実施例IIにおけるメモリセルは、第19図に示すよう
に、情報の読み出し時のドレインをn+型半導体領域10と
ｎ型半導体領域12とで構成したものである。ｎ型半導体
領域12の不純物（リン）の濃度は、1019〜1020atoms/cm
3程度になっている。これにより、読み出し時のドレイ
ンの不純物の濃度勾配を非常に緩くすることができドレ
イン接合耐圧を高めることができる。なお、各半導体領
域の接合深さ及びその他の構造は、実施例Ｉと同じであ
る。
に、情報の読み出し時のドレインをn+型半導体領域10と
ｎ型半導体領域12とで構成したものである。ｎ型半導体
領域12の不純物（リン）の濃度は、1019〜1020atoms/cm
3程度になっている。これにより、読み出し時のドレイ
ンの不純物の濃度勾配を非常に緩くすることができドレ
イン接合耐圧を高めることができる。なお、各半導体領
域の接合深さ及びその他の構造は、実施例Ｉと同じであ
る。
本実施例IIIにおけるメモリセルは、第20図に示すよ
うに、接地線SLを構成するn+型半導体領域９、10の下部
に設けられていたp+型半導体領域11をなくし、チャネル
領域にp+型半導体領域22を設けたものである。p+型半導
体領域22は、読み出し時のドレインを成すｎ型半導体領
域12に接し、また接地線SLを成すn+型半導体領域９に接
して設けてある。p+型半導体領域22の不純物（ボロン）
の濃度は、1012〜1013atoms/cm2程度である。この構成
により、接地線SLの接合容量を非常に小さくすることが
できる。
うに、接地線SLを構成するn+型半導体領域９、10の下部
に設けられていたp+型半導体領域11をなくし、チャネル
領域にp+型半導体領域22を設けたものである。p+型半導
体領域22は、読み出し時のドレインを成すｎ型半導体領
域12に接し、また接地線SLを成すn+型半導体領域９に接
して設けてある。p+型半導体領域22の不純物（ボロン）
の濃度は、1012〜1013atoms/cm2程度である。この構成
により、接地線SLの接合容量を非常に小さくすることが
できる。
本実施例IVにおけるメモリセルは、第21図に示すよう
に、読み出し時のドレインをn+型半導体領域10とｎ型半
導体領域12のみで構成し、また接地線SL（ソース）をn+
型半導体領域10のみで構成したものである。ドレイン及
び接地線SLのn+型半導体領域10の接合深さは、0.3μｍ
程度に深くして、確実にフローティングゲート電極５の
下に回り込むようにしている。これにより、フローティ
ングゲート電極５とのオーバラップ量が安定になり、情
報の書き込み特性及び消去特性を向上することができ
る。接地線SLを構成するn+型半導体領域10は、p+型半導
体領域11の中に設けて、書き込み効率を高くしている。
に、読み出し時のドレインをn+型半導体領域10とｎ型半
導体領域12のみで構成し、また接地線SL（ソース）をn+
型半導体領域10のみで構成したものである。ドレイン及
び接地線SLのn+型半導体領域10の接合深さは、0.3μｍ
程度に深くして、確実にフローティングゲート電極５の
下に回り込むようにしている。これにより、フローティ
ングゲート電極５とのオーバラップ量が安定になり、情
報の書き込み特性及び消去特性を向上することができ
る。接地線SLを構成するn+型半導体領域10は、p+型半導
体領域11の中に設けて、書き込み効率を高くしている。
本実施例Ｖにおけるメモリセルは、第22図に示すよう
に、読み出し時のドレインをｎ型半導体領域12のみで構
成して、フローティングゲート電極５との結合容量を小
さくしている。これにより、情報の読み出し速度を速く
することができる。
に、読み出し時のドレインをｎ型半導体領域12のみで構
成して、フローティングゲート電極５との結合容量を小
さくしている。これにより、情報の読み出し速度を速く
することができる。
以上、本発明を実施例にもとずき、具体的に説明して
きたが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。
きたが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。
本願によって開示された発明のうち代表的なものの効
果を簡単に説明すれば、以下のとおりである。
果を簡単に説明すれば、以下のとおりである。
（１）メモリセルが、基板上に重ねて設けられたフロー
ティングゲート電極とコントロールゲート電極と、基板
１の表面の前記それぞれのゲート電極のデータ線が接続
する側の側部に設けた第１半導体領域と、接地線が接続
する側の側部に設けた第２半導体領域とで構成したMISF
ETからなり、該MISFETがそれぞれのデータ線とワード線
の交差部に配置され、前記MISFETの第１半導体領域は前
記データ線に接続し、前記第２半導体領域は前記接地線
に接続し、コントロールゲート電極はワード線に接続し
た半導体記憶装置であって、前記第１半導体領域の不純
物濃度を第２半導体領域より低くくし、情報の書込み
は、前記接地線が接続している第２半導体領域に所定の
高電位、データ線が接続している第１半導体領域に所定
の低電位、前記コントロールゲート電極に所定の高電位
を印加して行い、情報の読み出しは、前記データ線が接
続している第１半導体領域をドレイン、前記接地線が接
続している第２半導体領域をソースとし、前記コントロ
ールゲート電極に所定電位を印加して行うことにより、
書き込み時のドレインすなわち接地線のチャネル側の端
部の電界が強くなるので、書き込み特性を高めることが
できる。また、読み出し時のドレインすなわちｎ型半導
体領域と基板間の接合容量が小さくなるので、読み出し
の高速化を図ることができる。
ティングゲート電極とコントロールゲート電極と、基板
１の表面の前記それぞれのゲート電極のデータ線が接続
する側の側部に設けた第１半導体領域と、接地線が接続
する側の側部に設けた第２半導体領域とで構成したMISF
ETからなり、該MISFETがそれぞれのデータ線とワード線
の交差部に配置され、前記MISFETの第１半導体領域は前
記データ線に接続し、前記第２半導体領域は前記接地線
に接続し、コントロールゲート電極はワード線に接続し
た半導体記憶装置であって、前記第１半導体領域の不純
物濃度を第２半導体領域より低くくし、情報の書込み
は、前記接地線が接続している第２半導体領域に所定の
高電位、データ線が接続している第１半導体領域に所定
の低電位、前記コントロールゲート電極に所定の高電位
を印加して行い、情報の読み出しは、前記データ線が接
続している第１半導体領域をドレイン、前記接地線が接
続している第２半導体領域をソースとし、前記コントロ
ールゲート電極に所定電位を印加して行うことにより、
書き込み時のドレインすなわち接地線のチャネル側の端
部の電界が強くなるので、書き込み特性を高めることが
できる。また、読み出し時のドレインすなわちｎ型半導
体領域と基板間の接合容量が小さくなるので、読み出し
の高速化を図ることができる。
（２）メモリセルが、基板上に重ねて設けられたフロー
ティングゲート電極とコントロールゲート電極と、基板
の表面の前記それぞれのゲート電極のデータ線が接続す
る側の側部に設けた第１半導体領域と、接地線が接続す
る側の側部に設けた第２半導体領域とで構成したMISFET
からなり、該MISFETがそれぞれのデータ線とワード線の
交差部に配置され、前記第１半導体領域は前記データ線
に接続し、前記第２半導体領域は前記接地線に接続し、
コントロールゲート電極はワード線に接続した半導体記
憶装置であって、前記第２半導体領域のチャネル側の端
部に、前記第１及び第２半導体領域と反対導電型の第６
半導体領域を設け、情報の書込みは、前記接地線が接続
している第２半導体領域に所定の高電位、データ線が接
続している第１半導体領域に所定の低電位、前記コント
ロールゲート電極に所定の高電位を印加して行い、情報
の読み出しは、前記第１半導体領域をドレイン、前記接
地線が接続している第２半導体領域をソースとし、前記
コントロールゲート電極に所定電位を印加して行うこと
により、書き込み時のドレインすなわち接地線のチャネ
ル側の端部の電界が、前記第６半導体領域を設けないと
きより非常に強くなるので、書き込み特性を高めること
ができる。また、読み出し時のドレインすなわちｎ型半
導体領域と基板間の接合容量が小さくなるので、読み出
しの高速化を図ることができる。
ティングゲート電極とコントロールゲート電極と、基板
の表面の前記それぞれのゲート電極のデータ線が接続す
る側の側部に設けた第１半導体領域と、接地線が接続す
る側の側部に設けた第２半導体領域とで構成したMISFET
からなり、該MISFETがそれぞれのデータ線とワード線の
交差部に配置され、前記第１半導体領域は前記データ線
に接続し、前記第２半導体領域は前記接地線に接続し、
コントロールゲート電極はワード線に接続した半導体記
憶装置であって、前記第２半導体領域のチャネル側の端
部に、前記第１及び第２半導体領域と反対導電型の第６
半導体領域を設け、情報の書込みは、前記接地線が接続
している第２半導体領域に所定の高電位、データ線が接
続している第１半導体領域に所定の低電位、前記コント
ロールゲート電極に所定の高電位を印加して行い、情報
の読み出しは、前記第１半導体領域をドレイン、前記接
地線が接続している第２半導体領域をソースとし、前記
コントロールゲート電極に所定電位を印加して行うこと
により、書き込み時のドレインすなわち接地線のチャネ
ル側の端部の電界が、前記第６半導体領域を設けないと
きより非常に強くなるので、書き込み特性を高めること
ができる。また、読み出し時のドレインすなわちｎ型半
導体領域と基板間の接合容量が小さくなるので、読み出
しの高速化を図ることができる。
（３）メモリセルが、基板上に重ねて設けられたフロー
ティングゲート電極とコントロールゲート電極と、基板
の表面の前記それぞれのゲート電極のデータ線が接続す
る側の側部に設けた第１半導体領域と、接地線が接続す
る側の側部に設けた第２半導体領域とで構成したMISFET
からなり、該MISFETがそれぞれのデータ線とワード線の
交差部に配置され、前記第１半導体領域は前記データ線
に接続し、前記第２半導体領域は前記接地線に接続し、
コントロールゲート電極はワード線に接続した半導体記
憶装置であって、前記第２半導体領域のチャネル側の端
部に、前記第１及び第２半導体領域と反対導電型の第６
半導体領域を設け、情報の書込みは、前記接地線が接続
している第２半導体領域に所定の高電位、データ線が接
続している第１半導体領域に所定の低電位、前記コント
ロールゲート電極に所定の高電位を印加して行い、情報
の読み出しは、前記第１半導体領域をドレイン、前記接
地線が接続している第２半導体領域をソースとし、前記
コントロールゲート電極に所定電位を印加して行うこと
により、書き込み時のドレインすなわち接地線のチャネ
ル側の端部の電界が、前記第６半導体領域を設けないと
きより非常に強くなるので、書き込み特性を高めること
ができる。また、読み出し時のドレインすなわちｎ型半
導体領域と基板間の接合容量が小さくなるので、読み出
しの高速化を図ることができる。
ティングゲート電極とコントロールゲート電極と、基板
の表面の前記それぞれのゲート電極のデータ線が接続す
る側の側部に設けた第１半導体領域と、接地線が接続す
る側の側部に設けた第２半導体領域とで構成したMISFET
からなり、該MISFETがそれぞれのデータ線とワード線の
交差部に配置され、前記第１半導体領域は前記データ線
に接続し、前記第２半導体領域は前記接地線に接続し、
コントロールゲート電極はワード線に接続した半導体記
憶装置であって、前記第２半導体領域のチャネル側の端
部に、前記第１及び第２半導体領域と反対導電型の第６
半導体領域を設け、情報の書込みは、前記接地線が接続
している第２半導体領域に所定の高電位、データ線が接
続している第１半導体領域に所定の低電位、前記コント
ロールゲート電極に所定の高電位を印加して行い、情報
の読み出しは、前記第１半導体領域をドレイン、前記接
地線が接続している第２半導体領域をソースとし、前記
コントロールゲート電極に所定電位を印加して行うこと
により、書き込み時のドレインすなわち接地線のチャネ
ル側の端部の電界が、前記第６半導体領域を設けないと
きより非常に強くなるので、書き込み特性を高めること
ができる。また、読み出し時のドレインすなわちｎ型半
導体領域と基板間の接合容量が小さくなるので、読み出
しの高速化を図ることができる。
第１図は、メモリセルアレイの回路図、 第２図は、メモリセルの情報の書き込み動作、読み出し
動作、消去動作を説明するための図、 第３図は、発明の実施例Ｉのメモリセルアレイの一部の
平面図、 第４図は、第３図のＡ−Ａ切断線における断面図、 第５図乃至第18図は、発明の実施例Ｉのメモリセルの製
造工程における断面図、 第19図は、発明の実施例IIのメモリセルの断面図、 第20図は、発明の実施例IIIのメモリセルの断面図、 第21図は、発明の実施例IVのメモリセルの断面図、 第22図は、発明の実施例Ｖのメモリセルの断面図であ
る。 図中、５……フローティングゲート電極、７……コント
ロールゲート電極、９、10……n+型半導体領域、11……
p+型半導体領域、12……ｎ型半導体領域、22……p+型半
導体領域、WL……ワード線、DL……データ線。
動作、消去動作を説明するための図、 第３図は、発明の実施例Ｉのメモリセルアレイの一部の
平面図、 第４図は、第３図のＡ−Ａ切断線における断面図、 第５図乃至第18図は、発明の実施例Ｉのメモリセルの製
造工程における断面図、 第19図は、発明の実施例IIのメモリセルの断面図、 第20図は、発明の実施例IIIのメモリセルの断面図、 第21図は、発明の実施例IVのメモリセルの断面図、 第22図は、発明の実施例Ｖのメモリセルの断面図であ
る。 図中、５……フローティングゲート電極、７……コント
ロールゲート電極、９、10……n+型半導体領域、11……
p+型半導体領域、12……ｎ型半導体領域、22……p+型半
導体領域、WL……ワード線、DL……データ線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 西本 敏明 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 和田 武史 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 内堀 清文 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 武藤 匡 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内
Claims (26)
- 【請求項１】メモリセルが、基板上に重ねて設けられた
フローティングゲート電極とコントロールゲート電極
と、基板の表面の前記フローティングゲート電極及びコ
ントロールゲート電極のデータ線が接続する側の側部に
設けた第１半導体領域と、接地線が接続する側の側部に
設けた第２半導体領域とで構成したMISFETからなり、該
MISFETがそれぞれのデータ線とワード線の交差部に配置
され、前記第１半導体領域は前記データ線に接続し、第
２半導体領域は前記ワード線と同一方向に延在する接地
線に接続し、コントロールゲート電極は前記ワード線に
接続した半導体記憶装置であって、前記第１半導体領域
の不純物濃度を第２半導体領域より低くくし、情報の書
込みは、前記MISFETの接地線が接続している第２半導体
領域に所定の高電位、データ線が接続している第１半導
体領域に所定の低電位、前記コントロールゲート電極に
所定の高電位をそれぞれ印加して行い、情報の読み出し
は、前記データ線が接続している第１半導体領域をドレ
イン、前記接地線が接続している第２半導体領域をソー
スとし、前記コントロールゲート電極に所定電位を印加
して行うことを特徴とする半導体記憶装置。 - 【請求項２】前記MISFETは、ＮチャネルMISFETであるこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。 - 【請求項３】前記半導体記憶装置の情報の消去は、前記
データ線が接続している第１半導体領域に所定の高電
位、前記接地線が接続している第２半導体領域に所定の
低電位、コントロールゲート電極に所定の低電位をそれ
ぞれ印加して行うことを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。 - 【請求項４】前記半導体記憶装置の情報の消去は、紫外
線を照射することによって行うことを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 - 【請求項５】前記第１半導体領域の中に、前記第２半導
体領域と同一工程で形成した第３半導体領域を設けてい
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置。 - 【請求項６】前記第２半導体領域及び第３半導体領域
は、第４半導体領域と第５半導体領域とで構成され、第
４半導体領域は、チャネル領域側の端部の接合深さが0.
1〜0.2μｍ程度であり、第５半導体領域は、第４半導体
領域以外の部分であり、その接合深さが0.2〜0.3μｍ程
度であることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。 - 【請求項７】前記第１半導体領域は、接合深さが0.4〜
0.6μｍ程度であることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。 - 【請求項８】前記データ線が接続している第１半導体領
域の中に、接合深さが0.2〜0.3μｍ程度の第５半導体領
域のみをフローティングゲート電極及びコントロールゲ
ート電極の下に回り込まないように離して設け、前記接
地線が接続している第２半導体領域は、チャネル領域側
の端部の第４半導体領域と、チャネルから離隔した部分
の第５半導体領域とで構成していることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。 - 【請求項９】前記MISFETのデータ線を接続する第１半導
体領域は、接合深さが0.4〜0.6μｍ程度に深くなってお
り、この表面に接合深さが0.3μｍ程度の第５半導体領
域を有し、接地線を接続する第２半導体領域は、接合深
さが0.3μｍ程度に深くなっていることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。 - 【請求項１０】前記MISFETのデータ線を接続する第１半
導体領域は、接合深さが0.4〜0.6μｍ程度に深くなって
おり、接地線を接続する第２半導体領域は、チャネル側
の端部が0.1〜0.2μｍ程度の浅い接合の第４半導体領域
と、チャネルより離隔された部分を成す0.2〜0.3μｍ程
度の接合を有する第５半導体領域とで構成してあること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項１１】メモリセルが、基板上に重ねて設けられ
たフローティングゲート電極とコントロールゲート電極
と、基板の表面の前記フローティングゲート電極及びコ
ントロールゲート電極のデータ線が接続する側の側部に
設けた第１半導体領域と、接地線が接続する側の側部に
設けた第２半導体領域とで構成したMISFETからなり、該
MISFETがそれぞれのデータ線とワード線の交差部に配置
され、前記第１半導体領域は前記データ線に接続し、第
２半導体領域は前記ワード線と同一方向に延在する接地
線に接続し、コントロールゲート電極に接続した半導体
記憶装置であって、前記第２半導体領域のチャネル側の
端部に、前記第１及び第２半導体領域と反対導電型の第
６半導体領域を設け、情報の書き込みは、前記接地線が
接続されている第２半導体領域に所定の高電位、前記デ
ータ線が接続されている第１半導体領域に所定の低電
位、前記コントロールゲート電極に所定の高電位をそれ
ぞれ印加して行い、情報の読み出しは前記データ線が接
続されている第１半導体領域をドレインとし、前記接地
線が接続されている第２半導体領域をソースとして、前
記コントロールゲート電極に所定電位を印加して行うこ
とを特徴とする半導体記憶装置。 - 【請求項１２】前記MISFETはＮチャネル型であり、前記
第６半導体領域はp+型半導体領域であることを特徴とす
る特許請求の範囲第11項記載の半導体記憶装置。 - 【請求項１３】前記半導体記憶装置の情報の消去は、前
記データ線が接続されている第１半導体領域に所定の高
電位、前記接地線が接続している第２半導体領域に所定
の低電位、コントロールゲート電極に所定の低電位をそ
れぞれ印加して行うことを特徴とする特許請求の範囲第
11項記載の半導体記憶装置。 - 【請求項１４】前記半導体記憶装置の情報の消去は、紫
外線を照射することによって行うことを特徴とする特許
請求の範囲第11項記載の半導体記憶装置。 - 【請求項１５】前記第１半導体領域及び第２半導体領域
のそれぞれは、チャネル側の端部が0.1〜0.2μｍ程度の
接合の浅い第４半導体領域からなり、該第４半導体領域
以外の部分が0.2〜0.3μｍ程度の接合を有する第５半導
体領域からなることを特徴とする特許請求の範囲第11項
記載の半導体記憶装置。 - 【請求項１６】前記第６半導体領域は、前記第２半導体
領域に接してチャネル領域のみに形成してあることを特
徴とする特許請求の範囲第11項記載の半導体記憶装置。 - 【請求項１７】前記第１半導体領域は、0.4〜0.6μｍ程
度、第２半導体領域は0.3μｍ程度の深い接合を有する
ことを特徴とする特許請求の範囲第11項記載の半導体記
憶装置。 - 【請求項１８】メモリセルが、基板上に重ねて設けられ
たフローティングゲート電極とコントロールゲート電極
と、基板の表面の前記フローティングゲート電極及びコ
ントロールゲート電極のデータ線が接続する側の側部に
設けた第１半導体領域と、接地線が接続する側の側部に
設けた第２半導体領域とで構成したMISFETからなり、該
MISFETがそれぞれのデータ線とワード線の交差部に配置
され、前記第１半導体領域は前記データ線に接続し、第
２半導体領域は前記ワード線と同一方向に延在する接地
線に接続し、コントロールゲート電極はワード線に接続
した半導体記憶装置であって、前記第１半導体領域の不
純物濃度を第２半導体領域より低くくし、また第２半導
体領域のチャネル側の端部に、前記第１及び第２半導体
領域と反対導電型の第６半導体領域を設け、情報の書込
みは前記接地線が接続している第２半導体領域に所定の
高電位、データ線が接続している第１半導体領域に所定
の低電位、前記コントロールゲート電極に所定の高電位
をそれぞれ印加して行い、情報の読み出しは前記第１半
導体領域をドレイン、前記第２半導体領域をソースと
し、コントロールゲート電極に所定電位を印加して行う
ことを特徴とする半導体記憶装置。 - 【請求項１９】前記MISFETは、ＮチャネルMISFETである
ことを特徴とする特許請求の範囲第18項記載の半導体記
憶装置。 - 【請求項２０】前記半導体記憶装置の情報の消去は、前
記データ線が接続されている第１半導体領域に所定の高
電位を印加し、接地線が接続されている第２半導体領域
に所定の低電位、コントロールゲート電極に所定の低電
位を印加して行うことを特徴とする特許請求の範囲第18
項記載の半導体記憶装置。 - 【請求項２１】前記半導体記憶装置の情報の消去は、紫
外線を照射することによって行うことを特徴とする特許
請求の範囲第18項記載の半導体記憶装置。 - 【請求項２２】前記第１半導体領域の中に、前記第２半
導体領域と同一工程で形成した第３半導体領域を設けて
いることを特徴とする特許請求の範囲第18項記載の半導
体記憶装置。 - 【請求項２３】前記第２半導体領域及び第３半導体領域
は、チャネル領域側の端部が0.1〜0.2μｍ程度の浅い接
合深さを有する第４半導体領域と、それ以外の部分が0.
2〜0.3μｍ程度の接合深さを有する第５半導体領域から
なることを特徴とし、また前記第２半導体領域を構成し
ている第４及び第５半導体領域は、これらの周囲及び底
部が前記第６半導体領域で囲まれていることを特徴とす
る特許請求の範囲第18項記載の半導体記憶装置。 - 【請求項２４】前記データ線が接続されている第１半導
体領域の中に、接合深さが0.2〜0.3μｍ程度の第５半導
体領域のみをフローティングゲート電極及びコントロー
ルゲート電極の下に回り込まないように離して設け、前
記接地線が接続されている第２半導体領域は、チャネル
領域側の端部の第４半導体領域と、チャネルから離隔し
た部分の第５半導体領域とで構成していることを特徴と
する特許請求の範囲第18項記載の半導体記憶装置。 - 【請求項２５】前記MISFETのデータ線が接続する第１半
導体領域は、接合深さが0.4〜0.6μｍ程度に深く、この
中に0.3μｍ程度の第５半導体領域が設けてあり、一
方、接地線が接続する第２半導体領域は、接合深さが0.
3μｍ程度に深くなっていることを特徴とする特許請求
の範囲第18項記載の半導体記憶装置。 - 【請求項２６】前記MISFETのデータ線が接続される第１
半導体領域は、接合深さが0.4〜0.6μｍ程度に深く、こ
の中には他の半導体領域がなく、一方、接地線が接続す
る第２半導体領域は、チャネル側の端部が0.1〜0.2μｍ
程度の浅い接合の第４半導体領域と、チャネルより離隔
された部分を成す0.2〜0.3μｍ程度の接合を有する第５
半導体領域とで構成してあることを特徴とする特許請求
の範囲第18項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23418787A JP2585627B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体記憶装置 |
| KR1019880006563A KR890001099A (ko) | 1987-06-08 | 1988-06-01 | 반도체 기억장치 |
| US07/203,456 US4972371A (en) | 1987-06-08 | 1988-06-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23418787A JP2585627B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477160A JPS6477160A (en) | 1989-03-23 |
| JP2585627B2 true JP2585627B2 (ja) | 1997-02-26 |
Family
ID=16967041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23418787A Expired - Fee Related JP2585627B2 (ja) | 1987-06-08 | 1987-09-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585627B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592003A (en) * | 1992-12-28 | 1997-01-07 | Nippon Steel Corporation | Nonvolatile semiconductor memory and method of rewriting data thereto |
| JP3548834B2 (ja) * | 1996-09-04 | 2004-07-28 | 沖電気工業株式会社 | 不揮発性半導体メモリの製造方法 |
-
1987
- 1987-09-18 JP JP23418787A patent/JP2585627B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477160A (en) | 1989-03-23 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |