JP3548834B2 - 不揮発性半導体メモリの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートおよび制御ゲートを有する不揮発性半導体メモリおよびその製造方法に関し、特に、集積度を高め得る不揮発性半導体メモリおよびその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、一般的には、浮遊ゲートおよび制御ゲートを有するメモリセルが半導体基板上にマトリクス状に配列して形成されている。浮遊ゲート、制御ゲートおよび絶縁層から成る積層体でそれぞれ複数のワード線が構成されており、各ワード線は半導体基板上を一方向へ互いに平行に伸びる。また、半導体基板上のワード線の両側には、ワード線の伸長方向とは直角な配列方向へ、ソース領域およびドレイン領域がそれぞれ交互に形成されている。
【０００３】
ソース領域は、ワード線間でそれそれワード線と平行に伸びるソース線により行毎で相互に接続されている。また、ドレイン領域は、このドレイン領域およびワード線を覆う層間絶縁膜を貫通するドレインコンタクトホールを経て各ドレイン領域に接続されるビット線を介して、列毎に相互に接続されている。
【０００４】
このような半導体メモリは、例えば特開昭６４−７７１６０号公報に示されているように、リソグラフィを利用して形成されている。例えば、ワード線の形成後のワード線に沿ったソース線の形成あるいはワード線の形成後のドレインコンタクトホールの形成には、ワード線をマスクとして利用することなくそれぞれにマスクを用いたリソグラフィで形成されている。
そのため、これらソース線およびドレインコンタクトホールについては、それぞれに使用されるマスクのアライメント精度に関連した許容誤差を配慮して、パターン設計が行われている。
【０００５】
【発明が解決しようとする課題】
このため、従来の不揮発性半導体メモリでは、そのソース線およびドレインコンタクトホールの形成に、リソグラフィの許容誤差分の合わせ余裕を見込む必要があり、ワード線とソース線あるいはドレインコンタクトホールとの間隔を許容誤差よりも小さくすることはできず、不揮発性半導体メモリのコンパクト化を図る上で、障害となっていた。
【０００６】
【課題を解決するための手段】
本発明は、以上の点を解決するために、基本的には、ワード線をマスクの一部とする自己整合を利用して、ソース線あるいはドレインコンタクトホールを形成すべく、次の構成を採用する。
〈構成〉
本発明に係る不揮発性半導体メモリは、リソグラフィ技術を利用して形成される不揮発性半導体メモリであって、マトリクス状に配置される各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲートが絶縁膜を介して積層されて構成され、それぞれが互いに間隔をおく少なくとも一対のワード線と、該ワード線間に該ワード線をマスクとして自己整合的に形成され、メモリのソース領域に接続されたソース線とを含む。
【０００７】
一対のワード線間に形成されるソース線がその両側に位置するワード線をマスクとして、このマスクの自己整合を利用して形成されていることから、従来のようなワード線とソース線との間に許容誤差を見込む必要はなく、両線間の間隔を許容誤差よりも小さくすることができることから、不揮発性半導体メモリのコンパクト化が図られる。
【０００８】
また、本発明に係る不揮発性半導体メモリは、リソグラフィ技術を利用して形成される不揮発性半導体メモリであって、マトリクス状に配置される各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲートが絶縁膜を介して積層されて構成され、それぞれが互いに間隔をおく少なくとも一対のワード線と、該ワード線間に該ワード線をマスクの一部として自己整合的に形成されメモリのドレイン領域に開放するドレインコンタクトホールを経て、対応する各ドレイン領域に接続されたビット線とを含む。
【０００９】
一対のワード線間に形成されるドレインコンタクトホールがその両側に位置するワード線をマスクの一部として、このマスクの自己整合を利用して形成されていることから、従来のようなワード線とドレインコンタクトホールとの間に許容誤差を見込む必要はなく、両線間の間隔を耐圧性を考慮するのみで、必要とされる耐圧性を満たすことができれば、許容誤差よりも小さくすることができることから、不揮発性半導体メモリのコンパクト化が図られる。
【００１０】
本発明に係る前記したような不揮発性半導体メモリは、次のようにして形成することができる。すなわち、半導体基板に素子分離領域で区画された活性領域を横切る少なくとも一対のワード線を形成し、半導体基板の一対のワード線の両外側における領域を保護膜で覆った状態で一対のワード線をマスクとして、該ワード線間の素子分離領域をエッチングにより除去し、エッチングを受けた当該領域にワード線をマスクとして不純物をイオン注入してソース領域を含むソース線を形成する。そして、ワード線間の素子分離領域の除去のためのエッチングで、ソース領域となる部分がワード線へ向けての立ち上がり傾斜を与えられていることを特徴とする。（請求項１に対応）。
【００１１】
この方法によれば、一対のワード線間に形成されるソース線のマスクとして該ソース線の両側の一対のワード線が利用されることから、ワード線の自己整合作用により、ワード線とその間に形成されるソース線との間隔がそれぞれリソグラフィの許容誤差よりも小さいことを特徴とする不揮発性半導体メモリを比較的容易に形成することができる。
【００１２】
また、従来では、素子分離領域により相互に交差して区画される活性領域の角部は実質的に丸みを与えられることから、ワード線とソース線との間隔のばらつきにより、ワード線下のゲート有効面積が変化することから、いわゆるカップリング比の変化により、閾値のばらつきを招いていた。
しかしながら、本発明の方法によれば、活性領域を横切るワード線の形成後、このワード線をマスクとしてソース線が形成されることから、ワード線下のゲートの有効面積がワード線とソース線との間隔に応じて変化することはなく、閾値のばらつきを招くことのない不揮発性半導体メモリを製造することが可能となる。
【００１３】
また、前記した不揮発性半導体メモリは、次のようにして形成することができる。
すなわち、前記半導体基板に素子分離領域で区画された活性領域を横切る少なくとも一対のワード線を形成し、一対のワード線間および該ワード線の外側に不純物を注入してドレイン領域およびソース領域をそれぞれ形成し、ワード線の側部に絶縁材料からなるサイドウオール部を形成してワード線の上面を覆う絶縁層と共にワード線を覆うエッチングストッパ層を形成する。さらに、該エッチングストッパ層を覆う中間絶縁層を形成し、該中間絶縁層上に形成された中間絶縁層保護用マスクを用いるエッチングにより、エッチングストッパ層のドレイン領域側を部分的に露出させ、この露出部を除去し、ドレイン領域及びサイドウオール部を露出させ、ワード線のドレイン領域上で部分的に露出されたサイドウオール部をドレイン領域上に開放するドレインコンタクトホールの壁面の一部として、該コンタクトホールを経てドレイン領域に接続されるビット線を形成する。そして、中間絶縁層の形成に先立って、エッチングストッパ層の少なくともソース領域上の一部を除去することを特徴としている。（請求項２に対応）。
【００１４】
この方法によれば、一対のワード線間に形成されるドレインコンタクトホールの壁面の一部として、ワード線の側部を覆うサイドウオール部が利用されることから、ワード線の自己整合作用すなわちこれと一体的に形成されたサイドウオール部の自己整合作用により、ワード線とその間に形成されるドレインコンタクトホールとの間隔がリソグラフィの許容誤差よりも小さいことを特徴とする不揮発性半導体メモリを比較的容易に形成することができる。
【００１８】
ソース線とワード線との間隔がリソグラフィの許容誤差よりも小さくかつワード線とドレインコンタクトホールとの間隔がリソグラフィの許容誤差よりも小さい不揮発性半導体メモリは、次のようにして形成することができる。
すなわち、半導体基板のワード線間に位置する領域をその配列方向に交互に露出させるように、ワード線間の領域を一つおきに保護膜で覆った状態で、ワード線をマスクとして、該ワード線間で保護膜から露出する素子分離領域をエッチングにより除去し、エッチングを受けた当該領域にワード線をマスクとして不純物をイオン注入してソース領域を含むソース線を形成する。
次に、保護膜を除去して露出した半導体基板のワード線間に不純物を注入してドレイン領域を形成し、ワード線の側部に絶縁材料からなるサイドウオール部を形成してワード線の上面を覆う絶縁層と共にワード線を覆う絶縁膜を形成し、この絶縁膜を覆うエッチングストッパ層を形成する。
さらに、このエッチングストッパ層を覆う中間絶縁層を形成し、該中間絶縁層上に形成された中間絶縁層保護用マスクを用いるエッチングにより、エッチングストッパ層を部分的に露出させ、部分的に露出されたエッチングストッパ層を除去し、ドレイン領域上で部分的にサイドウオール部を露出させ、ワード線のドレイン領域上で部分的に露出されたサイドウオール部をドレイン領域上に開放するドレインコンタクトホールの壁面の一部とする。このコンタクトホールを経て、ドレイン領域に接続されるビット線が形成される（請求項１０に対応）。
【００１９】
請求項１０に記載の方法により、ソース線とワード線との間隔および該ワード線とドレインコンタクトホールとの間隔がそれぞれをリソグラフィの許容誤差よりも小さい、一層コンパクトな不揮発性半導体メモリを比較的容易に形成することが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１は、本発明に係る不揮発性半導体メモリを部分的に示す平面図である。
図１には、図面の簡素化のために、不揮発性半導体メモリ１０がその最小単位であるメモリセルで示されているが、多数のこれらメモリセルがマトリクス状に配列されるように、縦横方向に整列して形成されている。
図２は、図１に示された線II−IIに沿って得られた縦断面図であり、これら図１および図２に沿って、本発明に係る不揮発性半導体メモリ１０について説明する。
【００２１】
不揮発性半導体メモリ１０は、図１に示されているように、例えばｐ型単結晶シリコンからなる基板１１と、基板１１上に形成され、図中横方向に伸びるワード線１２と、ワード線１２の一側でワード線１２と平行に伸びるソース線１３と、ワード線１２の上方でワード線１２に直角に伸長して形成されるビット線１４とを含む。
【００２２】
基板１１には、素子分離領域１５により活性領域１６が区画されている。この活性領域１６上には、図２に示すように、ゲート酸化膜１７を介して浮遊ゲート１８が配置されており、浮遊ゲート１８上には、ゲート間絶縁膜１９を介して制御ゲート２０が配置されている。この制御ゲート２０は、その上に形成された絶縁膜２１と共に複数の浮遊ゲート１８を覆うべく連続的に伸長し、これら積層体は、ワード線１２を構成する。また、ワード線１２上の絶縁膜２１には、ワード線１２の側方をそれぞれ覆うサイドウオール部２２が形成されている。
【００２３】
ワード線１２の両側には、従来の不揮発性半導体メモリにおけると同様な例えばｎ型不純物のイオン注入および熱処理により、ドレイン領域２３およびソース領域２４が形成されている。これらドレイン領域２３およびソース領域２４は、多数のワード線１２の伸長方向と直角な多数のワード線１２の配列方向へ、交互に位置するように、形成されている。
【００２４】
ソース領域２４は、各ソース領域２４に連続しかつ基板１１上をワード線１２に近接してワード線１２と平行に伸長するソース線１３を介して、各行毎に接続されている。
各ソース線１３は、ソース領域２４の形成におけると同様なイオン注入により形成することができる。このイオン注入に際し、両側に位置する一対のワード線１２（図１にはその一方のみが示されている。）をマスクとするワード線１２による自己整合を利用することができる。このワード線１２を利用した自己整合作用により、図１に示されているように、ワード線１２とソース線１３との間の間隔がほぼ零となるように形成されている。図２では、ソース線１３の両側部が各ワード線１２下に伸びているが、これはイオン注入後の熱処理での拡散による。
【００２５】
このソース線１３およびワード線１２を覆って、中間絶縁層２５が形成されており、中間絶縁層２５にはドレイン領域２３に開放するドレインコンタクトホール２６が形成されている。
ドレインコンタクトホール２６は、図示の例では、ワード線１２に沿った一対の短辺２６ａを含む矩形開口である。ドレインコンタクトホール２６は、ワード線１２をマスクの一部として利用したワード線１２の自己整合作用により、ワード線１２の側部を覆うサイドウオール部２２を壁面として、形成されている。
中間絶縁層２５上には、各列毎にドレインコンタクトホール２６を経てドレイン領域２３に接続されるビット線１４が、例えばアルミニゥムのような金属材料のスパッタにより形成されている。
【００２６】
このビット線１４のドレイン領域２３への接続を許すドレインコンタクトホール２６は、前記したように、ワード線１２をマスクの一部として、自己整合的に形成されている。従って、ドレインコンタクトホール２６のドレイン領域２３上における短辺２６ａとサイドウオール部２２を除くワード線１２との間隔Ｗを零に設定することができるが、ワード線１２とビット線１４との間の耐圧性を考慮して、サイドウオール部２２の厚さ寸法である例えば０．２μｍという比較的小さな値に設定されている。この間隔Ｗは、必要とされるサイドウオール部２２の厚さ寸法に応じて、低減することができる。
【００２７】
図１に示される不揮発性半導体メモリ１０は、解像度についての限界精度がリソグラフィ技術上、０．３５μｍであるいわゆる０．３５μｍデザインルールを用いて設計されたメモリセルであり、ワード線１２の幅寸法が０．５μｍ、ソース線１３の幅寸法の半値が０．１８μｍ（メモリにおけるソース線１３の幅はその２倍の３．３６μｍ）、ドレインコンタクトホール２６が０．２８μｍ×０．２μｍ、ビット線１４の幅寸法が０．６μｍ、ピッチが１．２μｍである。
この不揮発性半導体メモリ１０では、ワード線１２をマスクとして、自己整合的に、ソース線１３およびドレインコンタクトホール２６が形成されていることから、ワード線１２とソース線１３との間およびワード線１２とドレインコンタクトホール２６との間に、それぞれリソグラフィ技術上必要とされる許容誤差寸法として、例えば０．２μｍを越える値を見込む必要はない。
【００２８】
従って、図１に示す不揮発性半導体メモリ１０では、耐圧性の点から、ワード線１２と、ドレインコンタクトホール２６との間隔として０．２μｍを設定しているが、図１に示す縦寸法で、ワード線１２とソース線１３との間およびワード線１２とドレインコンタクトホール２６との間を、従来に比較して、それぞれ０．２μｍおよび０．３μｍ短縮することができた。
この寸法の短縮化により、１．２μｍ×１．４８μｍの従来のセル面積が、１．２μｍ×０．９８μｍのセル面積に低減することができ、メモリセルの６６％の縮小化が可能となった。
【００２９】
不揮発性半導体メモリ１０では、従来よく知られているように、選択されたワード線１２およびビット線１４に読取り信号が入力すると、ワード線１２およびビット線１４の交点に位置するメモリセルの浮遊ゲート１８の荷電状態に応じて、ソース領域２４からドレイン領域２３に流れる電流値が大きく変化する。基本的には、浮遊ゲート１８に電荷が蓄えられていれば、ソース線１３に電流が流れず、これとは逆に浮遊ゲート１８に電荷が蓄えられていなければ、ソース線１３に電流が流れる。
従って、読取り信号を入力したときの該当するソース線１３の電流の有無を検出することにより、該当するメモリセルの記憶内容を読み出すことができる。
また、選択された浮遊ゲート１８への電荷の注入により記憶内容を書き込むことができ、また電気的あるいは光学的に浮遊ゲート１８の電荷にエネルギーを与えることにより、浮遊ゲート１８の電荷を一括的に放出させて、記憶内容を消去することができる。
【００３０】
〈具体例２〉
次に、図１および２に示したようなワード線１２とソース線１３との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリの製造方法を説明する。
図３および図４は、それぞれ本発明に係る不揮発性半導体メモリ１０＊の製造方法を示す工程図（その１およびその２）である。
また、図５および図６は、それぞれ図３（ｃ）に示された線Va−Va、線VI−VIおよび図４（ｄ）に示された線Vb−Vbに沿って得られた断面図である。
【００３１】
図３（ａ）に示されているように、半導体基板１１上には、例えば従来よく知られたＬＯＣＯＳ法により、酸化シリコンからなる素子分離領域１５が形成され、この素子分離領域１５により、互いに平行に伸びる複数組の活性領域１６が区画される。図示の例では、相互に間隔をおく平行な一対の活性領域１６が示されているが、１つのメモリセル領域には、多数組の平行な活性領域１６が形成され、これら活性領域１６は相互に交差することはない。
【００３２】
図３（ｂ）に示されているように、活性領域１６と直角に伸長する複数のワード線１２が従来よく知られたリソグラフィ技術を用いて、形成される。図３には、相互に間隔をおく一対のワード線１２が示されているが、１つのメモリセル領域には、活性領域１６におけると同様に多数のワード線１２が相互に間隔をおいて形成される。
各ワード線１２は、後でその詳細を説明するが、図１および図２に示したと同様な従来よく知られたゲート酸化膜１７、浮遊ゲート１８、ゲート間絶縁膜１９および制御ゲート２０からなる積層構造を有する。
【００３３】
基板１１を一対のワード線１２間で露出させ、この一対のワード線１２の外側に位置する基板部分を覆うように、リソグラフィ技術を用いてレジストパターン２７が形成される。このレジストパターン２７により、基板１１のワード線１２間の領域は、ワード線１２の配列方向へ１つおきに露出され、この露出された領域とレジストパターン２７で保護された領域とが交互に配列されることとなる。
【００３４】
図５（ａ）に示されているように、素子分離領域１５を横切る断面では、基板１１上に素子分離領域１５が現れ、素子分離領域１５上に制御ゲート２０が積層されて現れるが、図６に示されているように、活性領域１６を横切る断面では、基板１１上に素子分離領域１５が現れることはなく、基板１１上に、ゲート酸化膜１７、浮遊ゲート１８、ゲート間絶縁膜１９および制御ゲート２０からなるワード線１２の積層構造が現れている。
図６以下の図面には、図面の簡素化のために、基板１１と浮遊ゲート１８との間のゲート酸化膜１７が省略されている。
【００３５】
図５（ａ）および図６から明らかなように、レジストパターン２７が、ワード線１２をその幅方向へ全域で覆うことなく、部分的に覆っている。これは、レジストパターン２７をマスクとして素子分離領域１５のワード線１２間に露出する部分を除去するエッチングに対し、ワード線１２がレジストパターン２７と同等の耐エッチング性を示すためであり、必要に応じて、ワード線１２の上面の全域をレジストパターン２７で覆い、あるいはその全域を露出させることができる。また、第３具体例として後で説明する例との組合せのために、図５および図６に仮想線で示すように制御ゲート２０上に絶縁膜２１を形成しておくことができる。
【００３６】
レジストパターン２７を施した状態で、従来よく知られた酸化シリコンを除去するための乾式のエッチング処理が施される。このエッチングにより、図４（ｄ）および図５（ｂ）に示されているように、素子分離領域１５は、一対のワード線１２間でレジストパターン２７から露出する部分が除去され、これにより、ワード線１２に隣接してこれと平行に伸びるソース線領域１３ａが形成される。図６に示す断面では、素子分離領域１５が現れていないことから、このエッチングによる大きな変化はない。
【００３７】
ソース線領域１３ａの形成後、レジストパターン２７が除去され、これにより図４（ｅ）に示されているように、ワード線１２間には、このワード線１２間に形成され、ワード線１２に隣接してこれと平行に連続的に伸びるソース線領域１３ａと、不連続な活性領域１６の露出部分１６ａとが、ワード線１２の配列方向へ交互に形成されることとなる。
【００３８】
活性領域１６の露出部分１６ａおよびソース線領域１３ａには、それぞれワード線１２をマスクとして、ソース領域およびドレイン領域を形成するための不純物がイオン注入法により注入され、その後、基板１１は、熱処理を受ける。
このイオン注入および熱処理により、露出部分１６ａには、ドレイン領域２３が形成される。また、ソース線領域１３ａには、ソース領域２４を含むソース線１３が形成される。
【００３９】
ドレイン領域２３と、ソース領域２４を含むソース線１３の形成後、これらドレイン領域２３、ソース線１３およびワード線１２を覆う図２に示したような中間絶縁層２５が形成される。この中間絶縁層２５にドレイン領域２３に開放するドレインコンタクトホール２６が形成され、ドレインコンタクトホール２６を経てドレイン領域２３に接続される図２に示したようなビット線１４が形成され、これにより、不揮発性半導体メモリ１０＊が得られる。
ドレインコンタクトホール２６は、具体例３で述べる本願方法を用いて形成することが望ましいが、従来と同様な方法で形成することができる。
【００４０】
具体例２に示した本願方法では、前記したように、一対のワード線１２間に該ワード線をマスクとする不純物のイオン注入によってソース線１３が形成され、このワード線１２による自己整合作用によってソース線１３をリソグラフィの許容誤差以下に近接して形成することができる。
従って、ワード線１２とソース線１３との間隔を従来よりも小さくすることができ、ワード線１２とソース線１３との間隔が従来に比較して小さな不揮発性半導体メモリ１０＊を比較的容易に形成することができる。
【００４１】
また、具体例２に示した方法では、予め活性領域１６が交差して形成されることない。しかも、活性領域１６に交差するソース線領域１３ａはエッチングにより形成され、このソース線領域へのワード線１２をマスクとする不純物のイオン注入により形成されることから、この領域に従来のような丸まった角部分が生じることはなく、浮遊ゲート１８下におけるゲート有効面積に従来のようなばらつきを与える要素を消去できる。
従って、閾値にばらつきのない安定したメモリを形成することができる。
【００４２】
図４（ｄ）に沿って説明したソース線領域１３ａの形成のために、ワード線１２間に露出する素子分離領域１５を部分的に除去する乾式エッチングでは、基本的には基板１１がエッチングを受けない。しかしながら、僅かな条件の変動等によって、基板１１が、図７に符号２８＊で示すように、凹状に削られることがある。
この凹所２８＊には、その後のイオン注入により、ソース領域２４＊が形成されるが、このような凹所２８＊に形成されたソース領域２４＊は、熱処理によっても充分にワード線１２下に拡散されない。そのため、ゲート下に所定のチャンネルが形成されないことから、所定の電気特性を得ることが困難になる。
【００４３】
そこで、図７に示されているように、素子分離領域１５の部分的なエッチングに際し、ソース領域２４に、その両側のワード線１２に向けての立ち上がり傾斜部２８を形成することが望ましい。
この立ち上がり傾斜部２８は、例えば、エッチングガス圧を高めあるいはエッチングのためのプラズマ発生の高周波電力を低めることにより、またはエッチングガスの堆積作用により重合膜を生成し易い炭素を含むガス分圧を高める等の手段により、エッチングの異方性を低めることにより、比較的容易に形成することができる。
【００４４】
この立ち上がり傾斜部２８は、イオン注入により立ち上がり傾斜部２８に注入されたイオンを、その後の熱処理により、図８に示されているように、適正にワード線１２下に拡散させることから、これにより、ワード線１２下に伸びる適正なソース領域２４を形成することができる。
【００４５】
〈具体例３〉
次に、図１および２に示したようなワード線１２とドレインコンタクトホール２６との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリの製造方法を説明する。
図９は、本発明に係る不揮発性半導体メモリ１０＊の他の製造方法を示す工程図である。
また、図１０〜図１２は、それぞれ図９に示された線Xa−Xa、線Xb−Xb、線XIa-XIa 、線XIb-XIb 、線XIc-XIc および線XII-XII に沿って得られた断面図である。
【００４６】
図９に示す方法では、その図９（ａ）に示されているように、従来におけると同様、基板１１上には、この基板１１上に形成された素子分離領域１５により、相互に直角に交差する横方向に伸びる活性領域１６ａと、縦方向に伸びる活性領域１６とが区画されている。
【００４７】
図９（ｂ）に示されているように、縦方向に伸びる活性領域１６と直角に互いに間隔をおいて平行に伸びる複数のワード線１２が、前記したと同様なリソグラフィにより、形成される。図９には、図３に示したと同様に、４メモリセルが示されているに過ぎないが、基板１１上のメモリセル領域には、多数の活性領域１６、１６ａおよび多数のワード線１２が形成される。
【００４８】
図１０（ａ）に示されているように、ワード線１２は、浮遊ゲート１８、ゲート間絶縁膜１９および制御ゲート２０を含み、さらにその上に積層された絶縁膜２１を含む積層構造を有する。図１０以下の図面においても図６および図７におけると同様に、ゲート酸化膜１７が省略されている。
【００４９】
図９（ｂ）および図１０（ｂ）に示されているように、活性領域１６のワード線１２から露出する部分には、それぞれドレインおよびソースを形成するための不純物がイオン注入法により注入され、基板１１が熱処理を受けることにより、それぞれワード線１２の両側にドレイン領域２３およびソース領域２４が形成される。ドレイン領域２３およびソース領域２４は、ワード線１２の配列方向へ、交互に位置するよう形成される。
【００５０】
ドレイン領域２３およびソース領域２４の形成後、図９（ｃ）および図１１（ａ）に示されているように、絶縁膜２１を構成する材質と同質の例えば酸化シリコンにより、ワード線１２の側部を覆うサイドウオール部２２が形成される。
サイドウオール部２２は、絶縁膜２１と共同してワード線１２を電気絶縁的に保護する絶縁膜を構成し、後述するビット線１４と浮遊ゲート１８および制御ゲート２０との短絡を防止する。このサイドウオール部２２および絶縁膜２１から成る絶縁膜（２１および２２）を後述する中間絶縁層２５のエッチング時にエッチングガスから保護するためのエッチングストッパ層２９が形成される。
このエッチングストッパ層２９を埋め込むようにこれを覆って、例えば酸化シリコンからなる中間絶縁層２５が形成される。
【００５１】
エッチングストッパ層２９は、絶縁膜２１およびサイドウオール部２２とは異なる材質から成り、中間絶縁層２５のエッチング時に中間絶縁層２５よりも遅いエッチング速度を示す、例えばシリコン窒化膜のような、耐エッチング特性を持つ材料で形成される。
【００５２】
さらに、中間絶縁層２５上には、図１１（ｂ）に示されているように、中間絶縁層２５を部分的に除去してドレイン領域２３に開放するドレインコンタクトホール２６形成用のレジストマスク３０が形成される。
レジストマスク３０を用いたエッチングにより、レジストマスク３０の開口３０ａに沿って中間絶縁層２５がエッチングを受けることにより、図１１（ｃ）に示されているように、ドレイン領域２３上でエッチングストッパ層２９のサイドウオール部２２を覆う部分が露出する。
【００５３】
その後、図９（ｄ）および図１２に示されているように、エッチングストッパ層２９のドレインコンタクトホール２６に露出する部分がエッチングにより除去されることにより、ドレイン領域２３上には、エッチングストッパ層２９により保護されていたサイドウオール部２２が露出する。その後、レジストマスク３０が除去される。
【００５４】
このサイドウオール部２２は、ワード線１２の側部にこれと一体的に形成されており、ドレイン領域２３上に開放ドレインコンタクトホール２６の壁面の一部を構成する。
このサイドウオール部２２をドレインコンタクトホール２６の壁面の一部として、従来よく知られた例えばスパッタ法により、アルミニゥムのような金属材料で図１および図２に示したようなビット線１４が形成される。
【００５５】
従って、サイドウオール部２２を壁面の一部とするドレインコンタクトホール２６を経て、ドレイン領域２３に接続するビット線１４は、ワード線１２に一体化されたサイドウオール部２２に自己整合的に形成される。そのため、リソグラフィでの許容誤差を考慮することなく、耐電圧特性に関連して決められる厚さ寸法を有するサイドウオール部２２に応じて、ワード線１２とドレインコンタクトホール２６との間隔を決定することができることから、従来よりもその間隔を縮小することができ、コンパクト化を図ることができる。
【００５６】
エッチングストッパ層２９として、シリコン窒化膜のような絶縁材料に代えて、例えば、ポリシリコン、タングステンシリサイドあるいはタングステンのような導電材料を使用することができる。
導電材料から成るエッチングストッパ層２９は、ビット線１４とドレイン領域２３との電気的接続を遮断しないことから、このエッチングストッパ層２９を除去する必要はなくなる。そのため、エッチングストッパ層２９を導電材料で形成することにより、このエッチングストッパ層２９の除去工程を不要とし、製造工程の簡素化を図ることができる。
エッチングストッパ層２９に導電材料を使用する場合、このエッチングストッパ層２９による各ドレイン相互の短絡を防止するために、エッチングストッパ層２９は、例えばパターニングにより、各ドレイン領域２３を除く部分に選択的に形成される。
【００５７】
具体例３に示した例では、図１２に示されているように、ソース領域２４側に位置するサイドウオール部２２を覆うように、エッチングストッパ層２９が残る。 このエッチングストッパ層２９がシリコン窒化膜から成る場合、エッチングストッパ層２９の形成時にこのエッチングストッパ層２９に取り込まれた水素が、浮遊ゲート１８下のゲート酸化膜１７と基板１１との界面に侵入し、エッチングストッパ層２９によって封じ込められることがある。この界面に封じ込められた水素は閾値電圧のばらつき等の原因となり、メモリの電気特性に悪影響を及ぼす。
【００５８】
そこで、エッチングストッパ層２９をシリコン窒化膜で形成するとき、次に示すとおり、エッチングストッパ層２９をドレイン領域２３と反対側に位置する部分を予め部分的に除去することが望ましい。
図１３は、図１１と同様な図面であり、図１３（ａ）に示されているように、基板１１上に形成された一対のワード線１２は、その側部を覆う絶縁材料から成るサイドウオール部２２と、制御ゲート２０の上面を覆う絶縁膜２１とで覆われる。その後、図１３（ｂ）に示されているように、これら絶縁膜２１および２２を覆う図１１に沿って説明したと同様なエッチングストッパ層２９がシリコン窒化膜により形成される。
【００５９】
具体例３では、このエッチングストッパ層２９の全てを残して中間絶縁層２５が形成されたが、本方法では、中間絶縁層２５の形成に先立って、エッチングストッパ層２９の中央部分すなわちドレイン領域２３側に形成された互いに対向する一対のサイドウオール部２２を覆う中央部分２９ａを残すためのレジストパターン３１が形成される。
レジストパターン３１を利用したエッチングにより、レジストパターン３１からはみ出したエッチングストッパ層２９の両側部分が除去され、図１３（ｄ）に示されているように、エッチングストッパ層２９は、その中央部分２９ａのみが残される。
【００６０】
エッチングストッパ層２９をその中央部２９ａを残して部分的に除去した後、図１３（ｅ）に示されているように、中間絶縁層２５が形成され、レジストマスク３０が形成される。このレジストマスク３０を用いた具体例３におけると同様なエッチングにより、ドレイン領域２３側でエッチングストッパ層２９ａが露出される。さらに、エッチングストッパ層２９ａの部分的な除去によってドレイン領域２３側に位置するサイドウオール部２２が露出され、この露出されたサイドウオール部２２をドレインコンタクトホール２６の壁面の一部として、ビット線１４が形成される。
【００６１】
このように、エッチングストッパ層２９のドレイン領域２３側に位置するサイドウオール部２２を覆う部分は、このサイドウオール部２２を露出させるために除去される。そのため、エッチングストッパ層２９の形成時にドレイン領域２３側で酸化膜１７と基板１１との界面に侵入した水素は、このエッチングストッパ層２９の除去された部分から抜け出ることから、これが封じ込められることはない。
さらに、図１３に示した例では、エッチングストッパ層２９の中央部分２９ａを除く両外側部が除去された状態で中間絶縁層２５に覆われている。そのため、ソース領域２４側で酸化膜１７と基板１１との界面に侵入した水素は、エッチングストッパ層２９ａによって封じ込められることはなく、この水素の封じ込めによる電気特性のばらつきを効果的に防止することができる。
【００６２】
また、エッチングストッパ層２９による酸化膜１７と基板１１との界面への水素の侵入を防止する対策として、ゲート酸化膜１７を予め酸化窒素ガスを含む雰囲気下で、熱処理を施すことができる。
図１４は、その熱処理手順の工程を示す図１０と同様な図面である。
基板１１に形成された素子分離領域１５により区画された活性領域１６上にゲート酸化膜１７を形成した後、ゲート酸化膜１７に、図１４（ａ）に示されているように、基板１１のゲート酸化膜１７にをＮＯあるいはＮＯ2 のような酸化窒素ガス雰囲気下で熱処理を施す。この熱処理後、図１４（ｂ）に示されているように、ワード線１２が形成され、以下、サイドウオール部２２およびエッチングストッパ層２９が、順次形成される。
【００６３】
ゲート酸化膜１７への酸化窒素ガス下での熱処理により、窒素が基板１１とゲート酸化膜１７との界面に偏析し、この窒素が基板１１のシリコンの結合子を終端する。そのため、シリコン窒化膜からなるエッチングストッパ層２９の形成時にシリコンと水素との結合が阻止されることから、ゲート酸化膜１７と基板１１との界面への水素の侵入を防止することができ、これにより水素の侵入による電気特性のばらつきを防止することができる。
【００６４】
先に述べたところでは、ワード線１２の制御ゲート２０の上面を覆う絶縁膜２１およびサイドウオール部２２でワード線１２を覆い、さらに、これら絶縁膜２１および２２を覆うエッチングストッパ層２９を形成した例について説明したが、絶縁膜２１およびサイドウオール部２２をエッチングストッパ層２９の材料であるシリコン窒化膜で形成することにより、エッチングストッパ層２９の形成工程を不要にすることができ、製造工程の簡素化を図ることができる。
【００６５】
絶縁膜２１およびサイドウオール部２２をシリコン窒化膜で形成する例は、エッチングストッパ層２９による酸化膜１７と基板１１との界面への水素の侵入を防止する対策として、ゲート酸化膜１７を予め酸化窒素ガスを含む雰囲気下で、熱処理を施す工程と組み合わせることが、電気特性のばらつきを防止し、製造工程の簡素化を図る上で、極めて有効である。
【００６６】
具体例２では、ワード線１２とソース線１３との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリの製造方法を示し、具体例３では、ワード線１２とドレインコンタクトホール２６との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリの製造方法を示したが、これらを組み合わせることができる。
【００６７】
〈具体例４〉
この組合せ例の製造工程を図１５に沿って説明する。
図１５（ａ）には、基板１１上に互いに間隔をおいて形成された複数のワード線１２が示されている。各ワード線１２は、前記した例におけると同様、基板１１上のゲート酸化膜１７（図面の簡素化のために省略されている。）、浮遊ゲート１８、ゲート間絶縁膜１９、制御ゲート２０および絶縁膜２１からなる積層構造を有する。
【００６８】
このワード線１２を形成するに先立ち、図３（ａ）に示したように、基板１１に素子分離領域１５で区画された相互に交差することのない活性領域１６が形成され、図３（ｂ）に示したように、活性領域１６を横切って図１５（ａ）に示した複数のワード線１２が形成される。
【００６９】
図１５に示す例では、ワード線１２の制御ゲート２０上の絶縁膜２１は、素子分離領域１５を構成するシリコン酸化膜と同質のシリコン酸化膜からなる下層部分２１ａと、素子分離領域１５よりも高い耐エッチング特性を示す例えばシリコン窒化膜からなる上層部２１ｂとを備える２層構造を呈する。
【００７０】
相互に間隔をおいて形成されたワード線１２に関連して、図１５（ｂ）に示されるように、半導体基板１１のワード線１２間に位置する領域をその配列方向に交互に露出させるように、ワード線１２間の領域を一つおきに保護膜であるレジストパターン２７で覆う。所定領域をレジストパターン２７で覆った状態で、ワード線１２をマスクとして、図３（ｄ）に示したと同様に、ワード線１２間でレジストパターン２７から露出する素子分離領域１５をエッチングにより除去する。
【００７１】
この素子分離領域のエッチングに際し、絶縁膜２１の上層部分２１ｂが素子分離領域１５よりも高い耐エッチング特性を示すことから、絶縁膜２１のレジストパターン２７から露出する部分がエッチングを受けることはなく、この絶縁膜２１下の制御ゲート２０をエッチングから確実に保護することができる。
【００７２】
絶縁膜２１がエッチングを受けると、その下方の制御ゲート２０の部分的な露出により、制御ゲート２０がエッチングを受けてその断面積が削減され、この断面の削減によるワード線１２の望ましくない電気抵抗の増大を招く。また、制御ゲート２０の部分的な露出は、制御ゲート２０と後述するビット線との短絡を引き起こす虞がある。
【００７３】
しかしながら、絶縁膜２１の上層部分２１ｂに前記したような耐エッチング特性に優れた材質を適用することにより、ワード線１２の電気抵抗の増大および制御ゲート２０の短絡問題を確実に解決することができる。
絶縁膜２１として、シリコン窒化膜のような単層構造を採用することができる。しかしながら、制御ゲート２０の一般的な材料であるタングステンシリサイドと密着性の高い絶縁膜２１を得る上で、絶縁膜２１に前記したような２層構造（２１ａ、２１ｂ）を採用することが望ましい。
【００７４】
エッチングによって部分的に素子分離領域１５が除去されるが、絶縁膜２１の上層部分２１ｂの保護作用により、図１５（ｃ）に示されているように、このエッチングによって絶縁膜２１が損傷を受けることはなく、その下の制御ゲート２０の上面が露出し、あるいは損傷を受けることはない。
素子分離領域１５が部分的に除去され。これにより形成されたソース線領域１３ａ（図４（ｄ）参照）に、ワード線１２をマスクとして不純物をイオン注入し、図４（ｅ）に示したようなソース領域２４を含むソース線１３を形成する。
【００７５】
次に、図４（ｅ）に示したように、保護膜であるレジストパターン２７を除去して露出した活性領域１６のワード線１２間における活性領域１６の部分１６ａに、不純物を注入してドレイン領域２３を形成する。
このドレイン領域２３の形成およびソース領域２４を含むソース線１３の形成のためのイオン注入を同時的に行うことができ、また逆の順序で行うことができる。
【００７６】
ワード線１２の側部に図１１（ａ）に示したと同様な、絶縁材料からなるサイドウオール部２２を形成し、ワード線１２の上面を覆う絶縁膜２１と共に、ワード線１２を覆う絶縁膜（２１および２２）を形成する。
【００７７】
以下、具体例３において説明したとおり、絶縁膜（２１および２２）を覆うエッチングストッパ層２９を形成する。さらに、エッチングストッパ層２９を覆う中間絶縁層２５を形成し、該中間絶縁層２５上に形成された中間絶縁膜保護用マスク３０を用いるエッチングにより、エッチングストッパ層２９を部分的に露出させる。
【００７８】
次に 部分的に露出されたエッチングストッパ層２９を除去し、ドレイン領域２３上で部分的にサイドウオール部２２を露出させる。ドレイン領域２３上で部分的に露出された、サイドウオール部２２をドレイン領域２３上に開放するドレインコンタクトホール２６の壁面の一部として、該ドレインコンタクトホールを経てドレイン領域２３に接続されるビット線１４が形成される。
これにより、図１および図２で説明したように、ワード線１２とソース線１３との間隔およびワード線１２とドレインコンタクトホール２６との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリを比較的容易に形成することができる。
【００７９】
図１５に示した２層構造（２１ａ、２１ｂ）を有する絶縁膜２１が形成された複数のワード線１２の製造に好適な例を図１６に沿って次に説明する。
図１６（ａ）に示されているように、シリコンからなる半導体基板１１上に、ゲート酸化膜１７のためのシリコン酸化膜、浮遊ゲート１８のためのポリシリコン膜、ゲート間絶縁膜１９のためのシリコン酸化膜、制御ゲート２０のためのタングステンシリサイド膜、下層部分２１ａのためのシリコン酸化膜および上層部分２１ｂのためのシリコン窒化膜が、それぞれ一様かつ連続的に積層されてなる積層体が形成される。
【００８０】
前記積層体の上面には、ワード線１２を規定するための帯状の複数のレジストパターン３１＊が相互に間隔をおいて形成される。このレジストパターン３１＊を」マスクとして、エッチングにより、図１６（ｂ）に示されているように、浮遊ゲート１８のためのポリシリコン膜より上層部分が選択的に削除される。その後、図１６（ｃ）に示されているように、レジストパターン３１＊が除去される。
【００８１】
レジストパターン３１＊の除去後、絶縁膜２１をマスクとして、浮遊ゲート１８のためのポリシリコン層が図１６（ｄ）に示されているように、選択的にエッチングを受ける。このポリシリコン層の選択エッチングに際し、炭素が含まれていない例えば塩素ガスやＨＢｒガスのようなエッチングガスを使用することが望ましい。
ポリシリコンのエッチングについて、カーボンが含まれないわゆるカーボンフリーのエッチング状況下では、浮遊ゲート１８下のゲート酸化膜１７に対するエッチング選択比が格段に向上することから、ゲート酸化膜１７に大きな損傷を与えることなく、適正に浮遊ゲート１８のためのポリシリコン層を選択的に除去することができる。
【００８２】
従って、ワード線１２の形成のためのエッチングに、炭素を含まないエッチングガスを使用することにより、ゲート酸化膜１７の損傷を防止し、その薄膜化を防止することができることから、ゲート酸化膜１７のための酸化シリコン層の厚さ寸法にエッチングによる損失分を見込む必要はなく、ゲート酸化膜１７の薄膜化を図ることが可能となる。
【００８３】
〈具体例５〉
図１７は、本発明を多層ビット配線構造を有する副ビット線方式のメモリの製造に適用した図１０および図１１と同様な製造工程図である。
図１７に示すメモリでは、図中左方の２本のワード線１２が副ビットによって接続されるメモリセル３２として示されており、図中右方の２本のワード線１２が各副ビットを選択するための選択トランジスタ３３として示されており、両選択トランジスタ３３間に引かれた符号３４で示す軸を中心に左右対称に形成されている。
【００８４】
図１７（ａ）に示されているように、具体例３で説明したと同様に、ワード線１２の形成後、各ワード線１２に関連してドレイン領域２３およびソース領域２４を形成し、その後、各ワード線１２の絶縁膜２１およびサイドウオール部２２からなる絶縁膜（絶縁膜２１および２２）を覆って、エッチングストッパ層２９が形成される。その後、エッチングストッパ層２９を埋め込むように、中間絶縁層２５が形成され、サブビット用マスクであるレジストパターン２７が形成される。
【００８５】
レジストパターン２７を用いて、メモリセル３２のために、副ビット線用ドレインコンタクトホール２６＊が形成される。図１７（ｂ）に示されているように、レジストパターン２７が除去され、またドレインコンタクトホール２６＊に露出するエッチングストッパ層２９の一部が除去され、メモリセル３２のドレイン領域２３上にあるサイドウオール部２２が露出される。この露出するサイドウオール部２２をドレインコンタクトホール２６＊の壁面の一部として、前記したと同様なスパッタ法により、例えばアルミニゥムのような金属材料から成るサブビット線１４＊が形成される。
【００８６】
さらに、図１７（ｃ）に示されているように、サブビット線１４＊を含む基板１１上の全体を覆う中間絶縁層２５＊が形成され、図示しないが選択トランジスタ用マスクを用いたエッチングにより、選択トランジスタ３３のドレイン領域２３に開放するドレインコンタクトホール２６が形成される。
ドレインコンタクトホール２６に露出するエッチングストッパ層２９の一部が、図１７（ｃ）に示すように、エッチングにより除去されて、その下層であるサイドウオール部２２がドレイン領域２３上に露出する。
この露出するサイドウオール部２２をドレインコンタクトホール２６の壁面の一部として、図１７（ｄ）に示されているように、前記したと同様なスパッタ法により、例えばアルミニゥムのような金属材料から成るビット線１４が形成される。
【００８７】
図１７に示したように、多層ビット線構造を有する副ビット線方式で各層のビット線の形成のためのドレインコンタクトホールの壁面の一部として、前記エッチングストッパ層２９から露出するそれぞれ異なる前記サイドウオール部分２２、２２を利用することができる。
このように、副ビット線方式のメモリに本発明の製造方法を適用することにより、ワード線１２と副ビット線用ドレインコンタクトホール２６＊との間隔をリソグラフィの許容誤差以下に設定し、かつ副ビット線を選択するための選択トランジスタ３３のワード線１２とそのビット線用ドレインコンタクトホール２６との間隔をリソグラフィの許容誤差以下に設定することができ、コンパクト化の上で、極めて有利である。
【００８８】
図１８は、不揮発性半導体メモリ１０の周辺素子である例えばＸ−Ｙデコーダのトランジスタの製造に適用した例を示す断面図である。
図１８（ａ）に示されているように、基板１１上の図示しないメモリ素子（１２、３２）の形成におけると同時的に、基板１１上のトランジスタ３４の制御ゲート２０上の絶縁膜２１およびサイドウオール部２２を覆うエッチングストッパ層２９が形成される。
【００８９】
続いて、エッチングストッパ層２９を埋め込む中間絶縁層２５が形成され、中間絶縁層２５上には、レジストパターン２７が形成され、このレジストパターン２７を用いたエッチングにより、図１８（ｂ）に示されているように、中間絶縁層２５にドレイン領域２３に開放するドレインコンタクトホール２６が形成される。また、ドレインコンタクトホール２６に露出するエッチングストッパ層２９の露出部分が除去され、その下層であるサイドウオール部２２が露出する。
このサイドウオール部２２をドレインコンタクトホール２６の壁面の一部として、図示しない例えばアルミニゥムのような金属材料により、ドレイン領域２３に接続される配線部が形成される。
【００９０】
このように、Ｘ−Ｙデコーダのような周辺回路の製造に本発明を適用することにより、メモリチップの縮小化をも図ることが可能となる。
【００９１】
【発明の効果】
本発明に係る不揮発性半導体メモリによれば、前記したように、ワード線間に該ワード線をマスクの一部として自己整合的にソース線またはドレインコンタクトホールを形成することにより、ソース線とワード線との間隔または該ワード線とドレインコンタクトホールとの間隔をリソグラフィの許容誤差よりも小さくすることができることから、従来に比較してよりコンパクト化を図ることが可能となる。
【００９２】
また、本発明に係る不揮発性半導体メモリの製造方法によれば、前記したように、ワード線による自己整合作用により、ソース線とワード線との間隔または該ワード線とドレインコンタクトホールとの間隔がリソグラフィの許容誤差よりも小さい不揮発性半導体メモリを比較的容易に形成することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体メモリを部分的に示す平面図である。
【図２】図１に示された線II−IIに沿って得られた断面図である。
【図３】本発明に係る不揮発性半導体メモリの製造方法を示す工程図（その１）である。
【図４】本発明に係る不揮発性半導体メモリの製造方法を示す工程図（その２）である。
【図５】図３（ｃ）に示された線Va−Va、Vb−Vbに沿って得られた断面図である。
【図６】図３（ｃ）に示された線VI−VIに沿って得られた断面図である。
【図７】図４（ｄ）に示された線VII-VII に沿って得られた断面図である。
【図８】図４（ｅ）に示された線VIII−VIIIに沿って得られた断面図である。
【図９】本発明に係る不揮発性半導体メモリの他の製造方法を示す工程図である。
【図１０】図９（ｂ）に示された線Xa−Xa、Xb−Xbに沿って得られた断面図である。
【図１１】図９（ｂ）に示された線XIa-XIa 、XIb-XIb 、XIc-XIc に沿って得られた断面図である。
【図１２】図９（ｄ）に示された線XII-XII に沿って得られた断面図である。
【図１３】本発明に係る不揮発性半導体メモリのさらに他の製造方法を示す図１１と同様な図面である。
【図１４】本発明に係る不揮発性半導体メモリのさらに他の製造方法を示す図１０と同様な図面である。
【図１５】本発明に係る不揮発性半導体メモリのさらに他の製造方法を示す図１１と同様な図面である。
【図１６】本発明に係るワード線の形成工程を示す製造工程図である。
【図１７】本発明に係る製造方法の副ビット線方式のメモリへの適用例を示す図１０および図１１と同様な図面である。
【図１８】本発明に係る製造方法のメモリ周辺素子への適用例を示す図１１と同様な図面である。
【符号の説明】
１０ 不揮発性半導体メモリ
１１ 基板
１２ ワード線
１３ ソース線
１４ ビット線
１５ 素子分離領域
１６ 活性領域
１７ ゲート酸化膜
１８ 浮遊ゲート
１９ ゲート間絶縁膜
２０ 制御ゲート
２１ 絶縁膜
２２ サイドウオール部
２３ ドレイン領域
２４ ソース領域
２５、２５＊ 中間絶縁層
２６、２６＊ ドレインコンタクトホール
２７ レジストパターン
２８ 立ち上がり傾斜部
２９ エッチングストッパ層
３０ レジストマスク
【発明の属する技術分野】
本発明は、浮遊ゲートおよび制御ゲートを有する不揮発性半導体メモリおよびその製造方法に関し、特に、集積度を高め得る不揮発性半導体メモリおよびその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、一般的には、浮遊ゲートおよび制御ゲートを有するメモリセルが半導体基板上にマトリクス状に配列して形成されている。浮遊ゲート、制御ゲートおよび絶縁層から成る積層体でそれぞれ複数のワード線が構成されており、各ワード線は半導体基板上を一方向へ互いに平行に伸びる。また、半導体基板上のワード線の両側には、ワード線の伸長方向とは直角な配列方向へ、ソース領域およびドレイン領域がそれぞれ交互に形成されている。
【０００３】
ソース領域は、ワード線間でそれそれワード線と平行に伸びるソース線により行毎で相互に接続されている。また、ドレイン領域は、このドレイン領域およびワード線を覆う層間絶縁膜を貫通するドレインコンタクトホールを経て各ドレイン領域に接続されるビット線を介して、列毎に相互に接続されている。
【０００４】
このような半導体メモリは、例えば特開昭６４−７７１６０号公報に示されているように、リソグラフィを利用して形成されている。例えば、ワード線の形成後のワード線に沿ったソース線の形成あるいはワード線の形成後のドレインコンタクトホールの形成には、ワード線をマスクとして利用することなくそれぞれにマスクを用いたリソグラフィで形成されている。
そのため、これらソース線およびドレインコンタクトホールについては、それぞれに使用されるマスクのアライメント精度に関連した許容誤差を配慮して、パターン設計が行われている。
【０００５】
【発明が解決しようとする課題】
このため、従来の不揮発性半導体メモリでは、そのソース線およびドレインコンタクトホールの形成に、リソグラフィの許容誤差分の合わせ余裕を見込む必要があり、ワード線とソース線あるいはドレインコンタクトホールとの間隔を許容誤差よりも小さくすることはできず、不揮発性半導体メモリのコンパクト化を図る上で、障害となっていた。
【０００６】
【課題を解決するための手段】
本発明は、以上の点を解決するために、基本的には、ワード線をマスクの一部とする自己整合を利用して、ソース線あるいはドレインコンタクトホールを形成すべく、次の構成を採用する。
〈構成〉
本発明に係る不揮発性半導体メモリは、リソグラフィ技術を利用して形成される不揮発性半導体メモリであって、マトリクス状に配置される各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲートが絶縁膜を介して積層されて構成され、それぞれが互いに間隔をおく少なくとも一対のワード線と、該ワード線間に該ワード線をマスクとして自己整合的に形成され、メモリのソース領域に接続されたソース線とを含む。
【０００７】
一対のワード線間に形成されるソース線がその両側に位置するワード線をマスクとして、このマスクの自己整合を利用して形成されていることから、従来のようなワード線とソース線との間に許容誤差を見込む必要はなく、両線間の間隔を許容誤差よりも小さくすることができることから、不揮発性半導体メモリのコンパクト化が図られる。
【０００８】
また、本発明に係る不揮発性半導体メモリは、リソグラフィ技術を利用して形成される不揮発性半導体メモリであって、マトリクス状に配置される各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲートが絶縁膜を介して積層されて構成され、それぞれが互いに間隔をおく少なくとも一対のワード線と、該ワード線間に該ワード線をマスクの一部として自己整合的に形成されメモリのドレイン領域に開放するドレインコンタクトホールを経て、対応する各ドレイン領域に接続されたビット線とを含む。
【０００９】
一対のワード線間に形成されるドレインコンタクトホールがその両側に位置するワード線をマスクの一部として、このマスクの自己整合を利用して形成されていることから、従来のようなワード線とドレインコンタクトホールとの間に許容誤差を見込む必要はなく、両線間の間隔を耐圧性を考慮するのみで、必要とされる耐圧性を満たすことができれば、許容誤差よりも小さくすることができることから、不揮発性半導体メモリのコンパクト化が図られる。
【００１０】
本発明に係る前記したような不揮発性半導体メモリは、次のようにして形成することができる。すなわち、半導体基板に素子分離領域で区画された活性領域を横切る少なくとも一対のワード線を形成し、半導体基板の一対のワード線の両外側における領域を保護膜で覆った状態で一対のワード線をマスクとして、該ワード線間の素子分離領域をエッチングにより除去し、エッチングを受けた当該領域にワード線をマスクとして不純物をイオン注入してソース領域を含むソース線を形成する。そして、ワード線間の素子分離領域の除去のためのエッチングで、ソース領域となる部分がワード線へ向けての立ち上がり傾斜を与えられていることを特徴とする。（請求項１に対応）。
【００１１】
この方法によれば、一対のワード線間に形成されるソース線のマスクとして該ソース線の両側の一対のワード線が利用されることから、ワード線の自己整合作用により、ワード線とその間に形成されるソース線との間隔がそれぞれリソグラフィの許容誤差よりも小さいことを特徴とする不揮発性半導体メモリを比較的容易に形成することができる。
【００１２】
また、従来では、素子分離領域により相互に交差して区画される活性領域の角部は実質的に丸みを与えられることから、ワード線とソース線との間隔のばらつきにより、ワード線下のゲート有効面積が変化することから、いわゆるカップリング比の変化により、閾値のばらつきを招いていた。
しかしながら、本発明の方法によれば、活性領域を横切るワード線の形成後、このワード線をマスクとしてソース線が形成されることから、ワード線下のゲートの有効面積がワード線とソース線との間隔に応じて変化することはなく、閾値のばらつきを招くことのない不揮発性半導体メモリを製造することが可能となる。
【００１３】
また、前記した不揮発性半導体メモリは、次のようにして形成することができる。
すなわち、前記半導体基板に素子分離領域で区画された活性領域を横切る少なくとも一対のワード線を形成し、一対のワード線間および該ワード線の外側に不純物を注入してドレイン領域およびソース領域をそれぞれ形成し、ワード線の側部に絶縁材料からなるサイドウオール部を形成してワード線の上面を覆う絶縁層と共にワード線を覆うエッチングストッパ層を形成する。さらに、該エッチングストッパ層を覆う中間絶縁層を形成し、該中間絶縁層上に形成された中間絶縁層保護用マスクを用いるエッチングにより、エッチングストッパ層のドレイン領域側を部分的に露出させ、この露出部を除去し、ドレイン領域及びサイドウオール部を露出させ、ワード線のドレイン領域上で部分的に露出されたサイドウオール部をドレイン領域上に開放するドレインコンタクトホールの壁面の一部として、該コンタクトホールを経てドレイン領域に接続されるビット線を形成する。そして、中間絶縁層の形成に先立って、エッチングストッパ層の少なくともソース領域上の一部を除去することを特徴としている。（請求項２に対応）。
【００１４】
この方法によれば、一対のワード線間に形成されるドレインコンタクトホールの壁面の一部として、ワード線の側部を覆うサイドウオール部が利用されることから、ワード線の自己整合作用すなわちこれと一体的に形成されたサイドウオール部の自己整合作用により、ワード線とその間に形成されるドレインコンタクトホールとの間隔がリソグラフィの許容誤差よりも小さいことを特徴とする不揮発性半導体メモリを比較的容易に形成することができる。
【００１８】
ソース線とワード線との間隔がリソグラフィの許容誤差よりも小さくかつワード線とドレインコンタクトホールとの間隔がリソグラフィの許容誤差よりも小さい不揮発性半導体メモリは、次のようにして形成することができる。
すなわち、半導体基板のワード線間に位置する領域をその配列方向に交互に露出させるように、ワード線間の領域を一つおきに保護膜で覆った状態で、ワード線をマスクとして、該ワード線間で保護膜から露出する素子分離領域をエッチングにより除去し、エッチングを受けた当該領域にワード線をマスクとして不純物をイオン注入してソース領域を含むソース線を形成する。
次に、保護膜を除去して露出した半導体基板のワード線間に不純物を注入してドレイン領域を形成し、ワード線の側部に絶縁材料からなるサイドウオール部を形成してワード線の上面を覆う絶縁層と共にワード線を覆う絶縁膜を形成し、この絶縁膜を覆うエッチングストッパ層を形成する。
さらに、このエッチングストッパ層を覆う中間絶縁層を形成し、該中間絶縁層上に形成された中間絶縁層保護用マスクを用いるエッチングにより、エッチングストッパ層を部分的に露出させ、部分的に露出されたエッチングストッパ層を除去し、ドレイン領域上で部分的にサイドウオール部を露出させ、ワード線のドレイン領域上で部分的に露出されたサイドウオール部をドレイン領域上に開放するドレインコンタクトホールの壁面の一部とする。このコンタクトホールを経て、ドレイン領域に接続されるビット線が形成される（請求項１０に対応）。
【００１９】
請求項１０に記載の方法により、ソース線とワード線との間隔および該ワード線とドレインコンタクトホールとの間隔がそれぞれをリソグラフィの許容誤差よりも小さい、一層コンパクトな不揮発性半導体メモリを比較的容易に形成することが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１は、本発明に係る不揮発性半導体メモリを部分的に示す平面図である。
図１には、図面の簡素化のために、不揮発性半導体メモリ１０がその最小単位であるメモリセルで示されているが、多数のこれらメモリセルがマトリクス状に配列されるように、縦横方向に整列して形成されている。
図２は、図１に示された線II−IIに沿って得られた縦断面図であり、これら図１および図２に沿って、本発明に係る不揮発性半導体メモリ１０について説明する。
【００２１】
不揮発性半導体メモリ１０は、図１に示されているように、例えばｐ型単結晶シリコンからなる基板１１と、基板１１上に形成され、図中横方向に伸びるワード線１２と、ワード線１２の一側でワード線１２と平行に伸びるソース線１３と、ワード線１２の上方でワード線１２に直角に伸長して形成されるビット線１４とを含む。
【００２２】
基板１１には、素子分離領域１５により活性領域１６が区画されている。この活性領域１６上には、図２に示すように、ゲート酸化膜１７を介して浮遊ゲート１８が配置されており、浮遊ゲート１８上には、ゲート間絶縁膜１９を介して制御ゲート２０が配置されている。この制御ゲート２０は、その上に形成された絶縁膜２１と共に複数の浮遊ゲート１８を覆うべく連続的に伸長し、これら積層体は、ワード線１２を構成する。また、ワード線１２上の絶縁膜２１には、ワード線１２の側方をそれぞれ覆うサイドウオール部２２が形成されている。
【００２３】
ワード線１２の両側には、従来の不揮発性半導体メモリにおけると同様な例えばｎ型不純物のイオン注入および熱処理により、ドレイン領域２３およびソース領域２４が形成されている。これらドレイン領域２３およびソース領域２４は、多数のワード線１２の伸長方向と直角な多数のワード線１２の配列方向へ、交互に位置するように、形成されている。
【００２４】
ソース領域２４は、各ソース領域２４に連続しかつ基板１１上をワード線１２に近接してワード線１２と平行に伸長するソース線１３を介して、各行毎に接続されている。
各ソース線１３は、ソース領域２４の形成におけると同様なイオン注入により形成することができる。このイオン注入に際し、両側に位置する一対のワード線１２（図１にはその一方のみが示されている。）をマスクとするワード線１２による自己整合を利用することができる。このワード線１２を利用した自己整合作用により、図１に示されているように、ワード線１２とソース線１３との間の間隔がほぼ零となるように形成されている。図２では、ソース線１３の両側部が各ワード線１２下に伸びているが、これはイオン注入後の熱処理での拡散による。
【００２５】
このソース線１３およびワード線１２を覆って、中間絶縁層２５が形成されており、中間絶縁層２５にはドレイン領域２３に開放するドレインコンタクトホール２６が形成されている。
ドレインコンタクトホール２６は、図示の例では、ワード線１２に沿った一対の短辺２６ａを含む矩形開口である。ドレインコンタクトホール２６は、ワード線１２をマスクの一部として利用したワード線１２の自己整合作用により、ワード線１２の側部を覆うサイドウオール部２２を壁面として、形成されている。
中間絶縁層２５上には、各列毎にドレインコンタクトホール２６を経てドレイン領域２３に接続されるビット線１４が、例えばアルミニゥムのような金属材料のスパッタにより形成されている。
【００２６】
このビット線１４のドレイン領域２３への接続を許すドレインコンタクトホール２６は、前記したように、ワード線１２をマスクの一部として、自己整合的に形成されている。従って、ドレインコンタクトホール２６のドレイン領域２３上における短辺２６ａとサイドウオール部２２を除くワード線１２との間隔Ｗを零に設定することができるが、ワード線１２とビット線１４との間の耐圧性を考慮して、サイドウオール部２２の厚さ寸法である例えば０．２μｍという比較的小さな値に設定されている。この間隔Ｗは、必要とされるサイドウオール部２２の厚さ寸法に応じて、低減することができる。
【００２７】
図１に示される不揮発性半導体メモリ１０は、解像度についての限界精度がリソグラフィ技術上、０．３５μｍであるいわゆる０．３５μｍデザインルールを用いて設計されたメモリセルであり、ワード線１２の幅寸法が０．５μｍ、ソース線１３の幅寸法の半値が０．１８μｍ（メモリにおけるソース線１３の幅はその２倍の３．３６μｍ）、ドレインコンタクトホール２６が０．２８μｍ×０．２μｍ、ビット線１４の幅寸法が０．６μｍ、ピッチが１．２μｍである。
この不揮発性半導体メモリ１０では、ワード線１２をマスクとして、自己整合的に、ソース線１３およびドレインコンタクトホール２６が形成されていることから、ワード線１２とソース線１３との間およびワード線１２とドレインコンタクトホール２６との間に、それぞれリソグラフィ技術上必要とされる許容誤差寸法として、例えば０．２μｍを越える値を見込む必要はない。
【００２８】
従って、図１に示す不揮発性半導体メモリ１０では、耐圧性の点から、ワード線１２と、ドレインコンタクトホール２６との間隔として０．２μｍを設定しているが、図１に示す縦寸法で、ワード線１２とソース線１３との間およびワード線１２とドレインコンタクトホール２６との間を、従来に比較して、それぞれ０．２μｍおよび０．３μｍ短縮することができた。
この寸法の短縮化により、１．２μｍ×１．４８μｍの従来のセル面積が、１．２μｍ×０．９８μｍのセル面積に低減することができ、メモリセルの６６％の縮小化が可能となった。
【００２９】
不揮発性半導体メモリ１０では、従来よく知られているように、選択されたワード線１２およびビット線１４に読取り信号が入力すると、ワード線１２およびビット線１４の交点に位置するメモリセルの浮遊ゲート１８の荷電状態に応じて、ソース領域２４からドレイン領域２３に流れる電流値が大きく変化する。基本的には、浮遊ゲート１８に電荷が蓄えられていれば、ソース線１３に電流が流れず、これとは逆に浮遊ゲート１８に電荷が蓄えられていなければ、ソース線１３に電流が流れる。
従って、読取り信号を入力したときの該当するソース線１３の電流の有無を検出することにより、該当するメモリセルの記憶内容を読み出すことができる。
また、選択された浮遊ゲート１８への電荷の注入により記憶内容を書き込むことができ、また電気的あるいは光学的に浮遊ゲート１８の電荷にエネルギーを与えることにより、浮遊ゲート１８の電荷を一括的に放出させて、記憶内容を消去することができる。
【００３０】
〈具体例２〉
次に、図１および２に示したようなワード線１２とソース線１３との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリの製造方法を説明する。
図３および図４は、それぞれ本発明に係る不揮発性半導体メモリ１０＊の製造方法を示す工程図（その１およびその２）である。
また、図５および図６は、それぞれ図３（ｃ）に示された線Va−Va、線VI−VIおよび図４（ｄ）に示された線Vb−Vbに沿って得られた断面図である。
【００３１】
図３（ａ）に示されているように、半導体基板１１上には、例えば従来よく知られたＬＯＣＯＳ法により、酸化シリコンからなる素子分離領域１５が形成され、この素子分離領域１５により、互いに平行に伸びる複数組の活性領域１６が区画される。図示の例では、相互に間隔をおく平行な一対の活性領域１６が示されているが、１つのメモリセル領域には、多数組の平行な活性領域１６が形成され、これら活性領域１６は相互に交差することはない。
【００３２】
図３（ｂ）に示されているように、活性領域１６と直角に伸長する複数のワード線１２が従来よく知られたリソグラフィ技術を用いて、形成される。図３には、相互に間隔をおく一対のワード線１２が示されているが、１つのメモリセル領域には、活性領域１６におけると同様に多数のワード線１２が相互に間隔をおいて形成される。
各ワード線１２は、後でその詳細を説明するが、図１および図２に示したと同様な従来よく知られたゲート酸化膜１７、浮遊ゲート１８、ゲート間絶縁膜１９および制御ゲート２０からなる積層構造を有する。
【００３３】
基板１１を一対のワード線１２間で露出させ、この一対のワード線１２の外側に位置する基板部分を覆うように、リソグラフィ技術を用いてレジストパターン２７が形成される。このレジストパターン２７により、基板１１のワード線１２間の領域は、ワード線１２の配列方向へ１つおきに露出され、この露出された領域とレジストパターン２７で保護された領域とが交互に配列されることとなる。
【００３４】
図５（ａ）に示されているように、素子分離領域１５を横切る断面では、基板１１上に素子分離領域１５が現れ、素子分離領域１５上に制御ゲート２０が積層されて現れるが、図６に示されているように、活性領域１６を横切る断面では、基板１１上に素子分離領域１５が現れることはなく、基板１１上に、ゲート酸化膜１７、浮遊ゲート１８、ゲート間絶縁膜１９および制御ゲート２０からなるワード線１２の積層構造が現れている。
図６以下の図面には、図面の簡素化のために、基板１１と浮遊ゲート１８との間のゲート酸化膜１７が省略されている。
【００３５】
図５（ａ）および図６から明らかなように、レジストパターン２７が、ワード線１２をその幅方向へ全域で覆うことなく、部分的に覆っている。これは、レジストパターン２７をマスクとして素子分離領域１５のワード線１２間に露出する部分を除去するエッチングに対し、ワード線１２がレジストパターン２７と同等の耐エッチング性を示すためであり、必要に応じて、ワード線１２の上面の全域をレジストパターン２７で覆い、あるいはその全域を露出させることができる。また、第３具体例として後で説明する例との組合せのために、図５および図６に仮想線で示すように制御ゲート２０上に絶縁膜２１を形成しておくことができる。
【００３６】
レジストパターン２７を施した状態で、従来よく知られた酸化シリコンを除去するための乾式のエッチング処理が施される。このエッチングにより、図４（ｄ）および図５（ｂ）に示されているように、素子分離領域１５は、一対のワード線１２間でレジストパターン２７から露出する部分が除去され、これにより、ワード線１２に隣接してこれと平行に伸びるソース線領域１３ａが形成される。図６に示す断面では、素子分離領域１５が現れていないことから、このエッチングによる大きな変化はない。
【００３７】
ソース線領域１３ａの形成後、レジストパターン２７が除去され、これにより図４（ｅ）に示されているように、ワード線１２間には、このワード線１２間に形成され、ワード線１２に隣接してこれと平行に連続的に伸びるソース線領域１３ａと、不連続な活性領域１６の露出部分１６ａとが、ワード線１２の配列方向へ交互に形成されることとなる。
【００３８】
活性領域１６の露出部分１６ａおよびソース線領域１３ａには、それぞれワード線１２をマスクとして、ソース領域およびドレイン領域を形成するための不純物がイオン注入法により注入され、その後、基板１１は、熱処理を受ける。
このイオン注入および熱処理により、露出部分１６ａには、ドレイン領域２３が形成される。また、ソース線領域１３ａには、ソース領域２４を含むソース線１３が形成される。
【００３９】
ドレイン領域２３と、ソース領域２４を含むソース線１３の形成後、これらドレイン領域２３、ソース線１３およびワード線１２を覆う図２に示したような中間絶縁層２５が形成される。この中間絶縁層２５にドレイン領域２３に開放するドレインコンタクトホール２６が形成され、ドレインコンタクトホール２６を経てドレイン領域２３に接続される図２に示したようなビット線１４が形成され、これにより、不揮発性半導体メモリ１０＊が得られる。
ドレインコンタクトホール２６は、具体例３で述べる本願方法を用いて形成することが望ましいが、従来と同様な方法で形成することができる。
【００４０】
具体例２に示した本願方法では、前記したように、一対のワード線１２間に該ワード線をマスクとする不純物のイオン注入によってソース線１３が形成され、このワード線１２による自己整合作用によってソース線１３をリソグラフィの許容誤差以下に近接して形成することができる。
従って、ワード線１２とソース線１３との間隔を従来よりも小さくすることができ、ワード線１２とソース線１３との間隔が従来に比較して小さな不揮発性半導体メモリ１０＊を比較的容易に形成することができる。
【００４１】
また、具体例２に示した方法では、予め活性領域１６が交差して形成されることない。しかも、活性領域１６に交差するソース線領域１３ａはエッチングにより形成され、このソース線領域へのワード線１２をマスクとする不純物のイオン注入により形成されることから、この領域に従来のような丸まった角部分が生じることはなく、浮遊ゲート１８下におけるゲート有効面積に従来のようなばらつきを与える要素を消去できる。
従って、閾値にばらつきのない安定したメモリを形成することができる。
【００４２】
図４（ｄ）に沿って説明したソース線領域１３ａの形成のために、ワード線１２間に露出する素子分離領域１５を部分的に除去する乾式エッチングでは、基本的には基板１１がエッチングを受けない。しかしながら、僅かな条件の変動等によって、基板１１が、図７に符号２８＊で示すように、凹状に削られることがある。
この凹所２８＊には、その後のイオン注入により、ソース領域２４＊が形成されるが、このような凹所２８＊に形成されたソース領域２４＊は、熱処理によっても充分にワード線１２下に拡散されない。そのため、ゲート下に所定のチャンネルが形成されないことから、所定の電気特性を得ることが困難になる。
【００４３】
そこで、図７に示されているように、素子分離領域１５の部分的なエッチングに際し、ソース領域２４に、その両側のワード線１２に向けての立ち上がり傾斜部２８を形成することが望ましい。
この立ち上がり傾斜部２８は、例えば、エッチングガス圧を高めあるいはエッチングのためのプラズマ発生の高周波電力を低めることにより、またはエッチングガスの堆積作用により重合膜を生成し易い炭素を含むガス分圧を高める等の手段により、エッチングの異方性を低めることにより、比較的容易に形成することができる。
【００４４】
この立ち上がり傾斜部２８は、イオン注入により立ち上がり傾斜部２８に注入されたイオンを、その後の熱処理により、図８に示されているように、適正にワード線１２下に拡散させることから、これにより、ワード線１２下に伸びる適正なソース領域２４を形成することができる。
【００４５】
〈具体例３〉
次に、図１および２に示したようなワード線１２とドレインコンタクトホール２６との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリの製造方法を説明する。
図９は、本発明に係る不揮発性半導体メモリ１０＊の他の製造方法を示す工程図である。
また、図１０〜図１２は、それぞれ図９に示された線Xa−Xa、線Xb−Xb、線XIa-XIa 、線XIb-XIb 、線XIc-XIc および線XII-XII に沿って得られた断面図である。
【００４６】
図９に示す方法では、その図９（ａ）に示されているように、従来におけると同様、基板１１上には、この基板１１上に形成された素子分離領域１５により、相互に直角に交差する横方向に伸びる活性領域１６ａと、縦方向に伸びる活性領域１６とが区画されている。
【００４７】
図９（ｂ）に示されているように、縦方向に伸びる活性領域１６と直角に互いに間隔をおいて平行に伸びる複数のワード線１２が、前記したと同様なリソグラフィにより、形成される。図９には、図３に示したと同様に、４メモリセルが示されているに過ぎないが、基板１１上のメモリセル領域には、多数の活性領域１６、１６ａおよび多数のワード線１２が形成される。
【００４８】
図１０（ａ）に示されているように、ワード線１２は、浮遊ゲート１８、ゲート間絶縁膜１９および制御ゲート２０を含み、さらにその上に積層された絶縁膜２１を含む積層構造を有する。図１０以下の図面においても図６および図７におけると同様に、ゲート酸化膜１７が省略されている。
【００４９】
図９（ｂ）および図１０（ｂ）に示されているように、活性領域１６のワード線１２から露出する部分には、それぞれドレインおよびソースを形成するための不純物がイオン注入法により注入され、基板１１が熱処理を受けることにより、それぞれワード線１２の両側にドレイン領域２３およびソース領域２４が形成される。ドレイン領域２３およびソース領域２４は、ワード線１２の配列方向へ、交互に位置するよう形成される。
【００５０】
ドレイン領域２３およびソース領域２４の形成後、図９（ｃ）および図１１（ａ）に示されているように、絶縁膜２１を構成する材質と同質の例えば酸化シリコンにより、ワード線１２の側部を覆うサイドウオール部２２が形成される。
サイドウオール部２２は、絶縁膜２１と共同してワード線１２を電気絶縁的に保護する絶縁膜を構成し、後述するビット線１４と浮遊ゲート１８および制御ゲート２０との短絡を防止する。このサイドウオール部２２および絶縁膜２１から成る絶縁膜（２１および２２）を後述する中間絶縁層２５のエッチング時にエッチングガスから保護するためのエッチングストッパ層２９が形成される。
このエッチングストッパ層２９を埋め込むようにこれを覆って、例えば酸化シリコンからなる中間絶縁層２５が形成される。
【００５１】
エッチングストッパ層２９は、絶縁膜２１およびサイドウオール部２２とは異なる材質から成り、中間絶縁層２５のエッチング時に中間絶縁層２５よりも遅いエッチング速度を示す、例えばシリコン窒化膜のような、耐エッチング特性を持つ材料で形成される。
【００５２】
さらに、中間絶縁層２５上には、図１１（ｂ）に示されているように、中間絶縁層２５を部分的に除去してドレイン領域２３に開放するドレインコンタクトホール２６形成用のレジストマスク３０が形成される。
レジストマスク３０を用いたエッチングにより、レジストマスク３０の開口３０ａに沿って中間絶縁層２５がエッチングを受けることにより、図１１（ｃ）に示されているように、ドレイン領域２３上でエッチングストッパ層２９のサイドウオール部２２を覆う部分が露出する。
【００５３】
その後、図９（ｄ）および図１２に示されているように、エッチングストッパ層２９のドレインコンタクトホール２６に露出する部分がエッチングにより除去されることにより、ドレイン領域２３上には、エッチングストッパ層２９により保護されていたサイドウオール部２２が露出する。その後、レジストマスク３０が除去される。
【００５４】
このサイドウオール部２２は、ワード線１２の側部にこれと一体的に形成されており、ドレイン領域２３上に開放ドレインコンタクトホール２６の壁面の一部を構成する。
このサイドウオール部２２をドレインコンタクトホール２６の壁面の一部として、従来よく知られた例えばスパッタ法により、アルミニゥムのような金属材料で図１および図２に示したようなビット線１４が形成される。
【００５５】
従って、サイドウオール部２２を壁面の一部とするドレインコンタクトホール２６を経て、ドレイン領域２３に接続するビット線１４は、ワード線１２に一体化されたサイドウオール部２２に自己整合的に形成される。そのため、リソグラフィでの許容誤差を考慮することなく、耐電圧特性に関連して決められる厚さ寸法を有するサイドウオール部２２に応じて、ワード線１２とドレインコンタクトホール２６との間隔を決定することができることから、従来よりもその間隔を縮小することができ、コンパクト化を図ることができる。
【００５６】
エッチングストッパ層２９として、シリコン窒化膜のような絶縁材料に代えて、例えば、ポリシリコン、タングステンシリサイドあるいはタングステンのような導電材料を使用することができる。
導電材料から成るエッチングストッパ層２９は、ビット線１４とドレイン領域２３との電気的接続を遮断しないことから、このエッチングストッパ層２９を除去する必要はなくなる。そのため、エッチングストッパ層２９を導電材料で形成することにより、このエッチングストッパ層２９の除去工程を不要とし、製造工程の簡素化を図ることができる。
エッチングストッパ層２９に導電材料を使用する場合、このエッチングストッパ層２９による各ドレイン相互の短絡を防止するために、エッチングストッパ層２９は、例えばパターニングにより、各ドレイン領域２３を除く部分に選択的に形成される。
【００５７】
具体例３に示した例では、図１２に示されているように、ソース領域２４側に位置するサイドウオール部２２を覆うように、エッチングストッパ層２９が残る。 このエッチングストッパ層２９がシリコン窒化膜から成る場合、エッチングストッパ層２９の形成時にこのエッチングストッパ層２９に取り込まれた水素が、浮遊ゲート１８下のゲート酸化膜１７と基板１１との界面に侵入し、エッチングストッパ層２９によって封じ込められることがある。この界面に封じ込められた水素は閾値電圧のばらつき等の原因となり、メモリの電気特性に悪影響を及ぼす。
【００５８】
そこで、エッチングストッパ層２９をシリコン窒化膜で形成するとき、次に示すとおり、エッチングストッパ層２９をドレイン領域２３と反対側に位置する部分を予め部分的に除去することが望ましい。
図１３は、図１１と同様な図面であり、図１３（ａ）に示されているように、基板１１上に形成された一対のワード線１２は、その側部を覆う絶縁材料から成るサイドウオール部２２と、制御ゲート２０の上面を覆う絶縁膜２１とで覆われる。その後、図１３（ｂ）に示されているように、これら絶縁膜２１および２２を覆う図１１に沿って説明したと同様なエッチングストッパ層２９がシリコン窒化膜により形成される。
【００５９】
具体例３では、このエッチングストッパ層２９の全てを残して中間絶縁層２５が形成されたが、本方法では、中間絶縁層２５の形成に先立って、エッチングストッパ層２９の中央部分すなわちドレイン領域２３側に形成された互いに対向する一対のサイドウオール部２２を覆う中央部分２９ａを残すためのレジストパターン３１が形成される。
レジストパターン３１を利用したエッチングにより、レジストパターン３１からはみ出したエッチングストッパ層２９の両側部分が除去され、図１３（ｄ）に示されているように、エッチングストッパ層２９は、その中央部分２９ａのみが残される。
【００６０】
エッチングストッパ層２９をその中央部２９ａを残して部分的に除去した後、図１３（ｅ）に示されているように、中間絶縁層２５が形成され、レジストマスク３０が形成される。このレジストマスク３０を用いた具体例３におけると同様なエッチングにより、ドレイン領域２３側でエッチングストッパ層２９ａが露出される。さらに、エッチングストッパ層２９ａの部分的な除去によってドレイン領域２３側に位置するサイドウオール部２２が露出され、この露出されたサイドウオール部２２をドレインコンタクトホール２６の壁面の一部として、ビット線１４が形成される。
【００６１】
このように、エッチングストッパ層２９のドレイン領域２３側に位置するサイドウオール部２２を覆う部分は、このサイドウオール部２２を露出させるために除去される。そのため、エッチングストッパ層２９の形成時にドレイン領域２３側で酸化膜１７と基板１１との界面に侵入した水素は、このエッチングストッパ層２９の除去された部分から抜け出ることから、これが封じ込められることはない。
さらに、図１３に示した例では、エッチングストッパ層２９の中央部分２９ａを除く両外側部が除去された状態で中間絶縁層２５に覆われている。そのため、ソース領域２４側で酸化膜１７と基板１１との界面に侵入した水素は、エッチングストッパ層２９ａによって封じ込められることはなく、この水素の封じ込めによる電気特性のばらつきを効果的に防止することができる。
【００６２】
また、エッチングストッパ層２９による酸化膜１７と基板１１との界面への水素の侵入を防止する対策として、ゲート酸化膜１７を予め酸化窒素ガスを含む雰囲気下で、熱処理を施すことができる。
図１４は、その熱処理手順の工程を示す図１０と同様な図面である。
基板１１に形成された素子分離領域１５により区画された活性領域１６上にゲート酸化膜１７を形成した後、ゲート酸化膜１７に、図１４（ａ）に示されているように、基板１１のゲート酸化膜１７にをＮＯあるいはＮＯ2 のような酸化窒素ガス雰囲気下で熱処理を施す。この熱処理後、図１４（ｂ）に示されているように、ワード線１２が形成され、以下、サイドウオール部２２およびエッチングストッパ層２９が、順次形成される。
【００６３】
ゲート酸化膜１７への酸化窒素ガス下での熱処理により、窒素が基板１１とゲート酸化膜１７との界面に偏析し、この窒素が基板１１のシリコンの結合子を終端する。そのため、シリコン窒化膜からなるエッチングストッパ層２９の形成時にシリコンと水素との結合が阻止されることから、ゲート酸化膜１７と基板１１との界面への水素の侵入を防止することができ、これにより水素の侵入による電気特性のばらつきを防止することができる。
【００６４】
先に述べたところでは、ワード線１２の制御ゲート２０の上面を覆う絶縁膜２１およびサイドウオール部２２でワード線１２を覆い、さらに、これら絶縁膜２１および２２を覆うエッチングストッパ層２９を形成した例について説明したが、絶縁膜２１およびサイドウオール部２２をエッチングストッパ層２９の材料であるシリコン窒化膜で形成することにより、エッチングストッパ層２９の形成工程を不要にすることができ、製造工程の簡素化を図ることができる。
【００６５】
絶縁膜２１およびサイドウオール部２２をシリコン窒化膜で形成する例は、エッチングストッパ層２９による酸化膜１７と基板１１との界面への水素の侵入を防止する対策として、ゲート酸化膜１７を予め酸化窒素ガスを含む雰囲気下で、熱処理を施す工程と組み合わせることが、電気特性のばらつきを防止し、製造工程の簡素化を図る上で、極めて有効である。
【００６６】
具体例２では、ワード線１２とソース線１３との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリの製造方法を示し、具体例３では、ワード線１２とドレインコンタクトホール２６との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリの製造方法を示したが、これらを組み合わせることができる。
【００６７】
〈具体例４〉
この組合せ例の製造工程を図１５に沿って説明する。
図１５（ａ）には、基板１１上に互いに間隔をおいて形成された複数のワード線１２が示されている。各ワード線１２は、前記した例におけると同様、基板１１上のゲート酸化膜１７（図面の簡素化のために省略されている。）、浮遊ゲート１８、ゲート間絶縁膜１９、制御ゲート２０および絶縁膜２１からなる積層構造を有する。
【００６８】
このワード線１２を形成するに先立ち、図３（ａ）に示したように、基板１１に素子分離領域１５で区画された相互に交差することのない活性領域１６が形成され、図３（ｂ）に示したように、活性領域１６を横切って図１５（ａ）に示した複数のワード線１２が形成される。
【００６９】
図１５に示す例では、ワード線１２の制御ゲート２０上の絶縁膜２１は、素子分離領域１５を構成するシリコン酸化膜と同質のシリコン酸化膜からなる下層部分２１ａと、素子分離領域１５よりも高い耐エッチング特性を示す例えばシリコン窒化膜からなる上層部２１ｂとを備える２層構造を呈する。
【００７０】
相互に間隔をおいて形成されたワード線１２に関連して、図１５（ｂ）に示されるように、半導体基板１１のワード線１２間に位置する領域をその配列方向に交互に露出させるように、ワード線１２間の領域を一つおきに保護膜であるレジストパターン２７で覆う。所定領域をレジストパターン２７で覆った状態で、ワード線１２をマスクとして、図３（ｄ）に示したと同様に、ワード線１２間でレジストパターン２７から露出する素子分離領域１５をエッチングにより除去する。
【００７１】
この素子分離領域のエッチングに際し、絶縁膜２１の上層部分２１ｂが素子分離領域１５よりも高い耐エッチング特性を示すことから、絶縁膜２１のレジストパターン２７から露出する部分がエッチングを受けることはなく、この絶縁膜２１下の制御ゲート２０をエッチングから確実に保護することができる。
【００７２】
絶縁膜２１がエッチングを受けると、その下方の制御ゲート２０の部分的な露出により、制御ゲート２０がエッチングを受けてその断面積が削減され、この断面の削減によるワード線１２の望ましくない電気抵抗の増大を招く。また、制御ゲート２０の部分的な露出は、制御ゲート２０と後述するビット線との短絡を引き起こす虞がある。
【００７３】
しかしながら、絶縁膜２１の上層部分２１ｂに前記したような耐エッチング特性に優れた材質を適用することにより、ワード線１２の電気抵抗の増大および制御ゲート２０の短絡問題を確実に解決することができる。
絶縁膜２１として、シリコン窒化膜のような単層構造を採用することができる。しかしながら、制御ゲート２０の一般的な材料であるタングステンシリサイドと密着性の高い絶縁膜２１を得る上で、絶縁膜２１に前記したような２層構造（２１ａ、２１ｂ）を採用することが望ましい。
【００７４】
エッチングによって部分的に素子分離領域１５が除去されるが、絶縁膜２１の上層部分２１ｂの保護作用により、図１５（ｃ）に示されているように、このエッチングによって絶縁膜２１が損傷を受けることはなく、その下の制御ゲート２０の上面が露出し、あるいは損傷を受けることはない。
素子分離領域１５が部分的に除去され。これにより形成されたソース線領域１３ａ（図４（ｄ）参照）に、ワード線１２をマスクとして不純物をイオン注入し、図４（ｅ）に示したようなソース領域２４を含むソース線１３を形成する。
【００７５】
次に、図４（ｅ）に示したように、保護膜であるレジストパターン２７を除去して露出した活性領域１６のワード線１２間における活性領域１６の部分１６ａに、不純物を注入してドレイン領域２３を形成する。
このドレイン領域２３の形成およびソース領域２４を含むソース線１３の形成のためのイオン注入を同時的に行うことができ、また逆の順序で行うことができる。
【００７６】
ワード線１２の側部に図１１（ａ）に示したと同様な、絶縁材料からなるサイドウオール部２２を形成し、ワード線１２の上面を覆う絶縁膜２１と共に、ワード線１２を覆う絶縁膜（２１および２２）を形成する。
【００７７】
以下、具体例３において説明したとおり、絶縁膜（２１および２２）を覆うエッチングストッパ層２９を形成する。さらに、エッチングストッパ層２９を覆う中間絶縁層２５を形成し、該中間絶縁層２５上に形成された中間絶縁膜保護用マスク３０を用いるエッチングにより、エッチングストッパ層２９を部分的に露出させる。
【００７８】
次に 部分的に露出されたエッチングストッパ層２９を除去し、ドレイン領域２３上で部分的にサイドウオール部２２を露出させる。ドレイン領域２３上で部分的に露出された、サイドウオール部２２をドレイン領域２３上に開放するドレインコンタクトホール２６の壁面の一部として、該ドレインコンタクトホールを経てドレイン領域２３に接続されるビット線１４が形成される。
これにより、図１および図２で説明したように、ワード線１２とソース線１３との間隔およびワード線１２とドレインコンタクトホール２６との間隔をリソグラフィの許容誤差以下に設定できる不揮発性半導体メモリを比較的容易に形成することができる。
【００７９】
図１５に示した２層構造（２１ａ、２１ｂ）を有する絶縁膜２１が形成された複数のワード線１２の製造に好適な例を図１６に沿って次に説明する。
図１６（ａ）に示されているように、シリコンからなる半導体基板１１上に、ゲート酸化膜１７のためのシリコン酸化膜、浮遊ゲート１８のためのポリシリコン膜、ゲート間絶縁膜１９のためのシリコン酸化膜、制御ゲート２０のためのタングステンシリサイド膜、下層部分２１ａのためのシリコン酸化膜および上層部分２１ｂのためのシリコン窒化膜が、それぞれ一様かつ連続的に積層されてなる積層体が形成される。
【００８０】
前記積層体の上面には、ワード線１２を規定するための帯状の複数のレジストパターン３１＊が相互に間隔をおいて形成される。このレジストパターン３１＊を」マスクとして、エッチングにより、図１６（ｂ）に示されているように、浮遊ゲート１８のためのポリシリコン膜より上層部分が選択的に削除される。その後、図１６（ｃ）に示されているように、レジストパターン３１＊が除去される。
【００８１】
レジストパターン３１＊の除去後、絶縁膜２１をマスクとして、浮遊ゲート１８のためのポリシリコン層が図１６（ｄ）に示されているように、選択的にエッチングを受ける。このポリシリコン層の選択エッチングに際し、炭素が含まれていない例えば塩素ガスやＨＢｒガスのようなエッチングガスを使用することが望ましい。
ポリシリコンのエッチングについて、カーボンが含まれないわゆるカーボンフリーのエッチング状況下では、浮遊ゲート１８下のゲート酸化膜１７に対するエッチング選択比が格段に向上することから、ゲート酸化膜１７に大きな損傷を与えることなく、適正に浮遊ゲート１８のためのポリシリコン層を選択的に除去することができる。
【００８２】
従って、ワード線１２の形成のためのエッチングに、炭素を含まないエッチングガスを使用することにより、ゲート酸化膜１７の損傷を防止し、その薄膜化を防止することができることから、ゲート酸化膜１７のための酸化シリコン層の厚さ寸法にエッチングによる損失分を見込む必要はなく、ゲート酸化膜１７の薄膜化を図ることが可能となる。
【００８３】
〈具体例５〉
図１７は、本発明を多層ビット配線構造を有する副ビット線方式のメモリの製造に適用した図１０および図１１と同様な製造工程図である。
図１７に示すメモリでは、図中左方の２本のワード線１２が副ビットによって接続されるメモリセル３２として示されており、図中右方の２本のワード線１２が各副ビットを選択するための選択トランジスタ３３として示されており、両選択トランジスタ３３間に引かれた符号３４で示す軸を中心に左右対称に形成されている。
【００８４】
図１７（ａ）に示されているように、具体例３で説明したと同様に、ワード線１２の形成後、各ワード線１２に関連してドレイン領域２３およびソース領域２４を形成し、その後、各ワード線１２の絶縁膜２１およびサイドウオール部２２からなる絶縁膜（絶縁膜２１および２２）を覆って、エッチングストッパ層２９が形成される。その後、エッチングストッパ層２９を埋め込むように、中間絶縁層２５が形成され、サブビット用マスクであるレジストパターン２７が形成される。
【００８５】
レジストパターン２７を用いて、メモリセル３２のために、副ビット線用ドレインコンタクトホール２６＊が形成される。図１７（ｂ）に示されているように、レジストパターン２７が除去され、またドレインコンタクトホール２６＊に露出するエッチングストッパ層２９の一部が除去され、メモリセル３２のドレイン領域２３上にあるサイドウオール部２２が露出される。この露出するサイドウオール部２２をドレインコンタクトホール２６＊の壁面の一部として、前記したと同様なスパッタ法により、例えばアルミニゥムのような金属材料から成るサブビット線１４＊が形成される。
【００８６】
さらに、図１７（ｃ）に示されているように、サブビット線１４＊を含む基板１１上の全体を覆う中間絶縁層２５＊が形成され、図示しないが選択トランジスタ用マスクを用いたエッチングにより、選択トランジスタ３３のドレイン領域２３に開放するドレインコンタクトホール２６が形成される。
ドレインコンタクトホール２６に露出するエッチングストッパ層２９の一部が、図１７（ｃ）に示すように、エッチングにより除去されて、その下層であるサイドウオール部２２がドレイン領域２３上に露出する。
この露出するサイドウオール部２２をドレインコンタクトホール２６の壁面の一部として、図１７（ｄ）に示されているように、前記したと同様なスパッタ法により、例えばアルミニゥムのような金属材料から成るビット線１４が形成される。
【００８７】
図１７に示したように、多層ビット線構造を有する副ビット線方式で各層のビット線の形成のためのドレインコンタクトホールの壁面の一部として、前記エッチングストッパ層２９から露出するそれぞれ異なる前記サイドウオール部分２２、２２を利用することができる。
このように、副ビット線方式のメモリに本発明の製造方法を適用することにより、ワード線１２と副ビット線用ドレインコンタクトホール２６＊との間隔をリソグラフィの許容誤差以下に設定し、かつ副ビット線を選択するための選択トランジスタ３３のワード線１２とそのビット線用ドレインコンタクトホール２６との間隔をリソグラフィの許容誤差以下に設定することができ、コンパクト化の上で、極めて有利である。
【００８８】
図１８は、不揮発性半導体メモリ１０の周辺素子である例えばＸ−Ｙデコーダのトランジスタの製造に適用した例を示す断面図である。
図１８（ａ）に示されているように、基板１１上の図示しないメモリ素子（１２、３２）の形成におけると同時的に、基板１１上のトランジスタ３４の制御ゲート２０上の絶縁膜２１およびサイドウオール部２２を覆うエッチングストッパ層２９が形成される。
【００８９】
続いて、エッチングストッパ層２９を埋め込む中間絶縁層２５が形成され、中間絶縁層２５上には、レジストパターン２７が形成され、このレジストパターン２７を用いたエッチングにより、図１８（ｂ）に示されているように、中間絶縁層２５にドレイン領域２３に開放するドレインコンタクトホール２６が形成される。また、ドレインコンタクトホール２６に露出するエッチングストッパ層２９の露出部分が除去され、その下層であるサイドウオール部２２が露出する。
このサイドウオール部２２をドレインコンタクトホール２６の壁面の一部として、図示しない例えばアルミニゥムのような金属材料により、ドレイン領域２３に接続される配線部が形成される。
【００９０】
このように、Ｘ−Ｙデコーダのような周辺回路の製造に本発明を適用することにより、メモリチップの縮小化をも図ることが可能となる。
【００９１】
【発明の効果】
本発明に係る不揮発性半導体メモリによれば、前記したように、ワード線間に該ワード線をマスクの一部として自己整合的にソース線またはドレインコンタクトホールを形成することにより、ソース線とワード線との間隔または該ワード線とドレインコンタクトホールとの間隔をリソグラフィの許容誤差よりも小さくすることができることから、従来に比較してよりコンパクト化を図ることが可能となる。
【００９２】
また、本発明に係る不揮発性半導体メモリの製造方法によれば、前記したように、ワード線による自己整合作用により、ソース線とワード線との間隔または該ワード線とドレインコンタクトホールとの間隔がリソグラフィの許容誤差よりも小さい不揮発性半導体メモリを比較的容易に形成することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体メモリを部分的に示す平面図である。
【図２】図１に示された線II−IIに沿って得られた断面図である。
【図３】本発明に係る不揮発性半導体メモリの製造方法を示す工程図（その１）である。
【図４】本発明に係る不揮発性半導体メモリの製造方法を示す工程図（その２）である。
【図５】図３（ｃ）に示された線Va−Va、Vb−Vbに沿って得られた断面図である。
【図６】図３（ｃ）に示された線VI−VIに沿って得られた断面図である。
【図７】図４（ｄ）に示された線VII-VII に沿って得られた断面図である。
【図８】図４（ｅ）に示された線VIII−VIIIに沿って得られた断面図である。
【図９】本発明に係る不揮発性半導体メモリの他の製造方法を示す工程図である。
【図１０】図９（ｂ）に示された線Xa−Xa、Xb−Xbに沿って得られた断面図である。
【図１１】図９（ｂ）に示された線XIa-XIa 、XIb-XIb 、XIc-XIc に沿って得られた断面図である。
【図１２】図９（ｄ）に示された線XII-XII に沿って得られた断面図である。
【図１３】本発明に係る不揮発性半導体メモリのさらに他の製造方法を示す図１１と同様な図面である。
【図１４】本発明に係る不揮発性半導体メモリのさらに他の製造方法を示す図１０と同様な図面である。
【図１５】本発明に係る不揮発性半導体メモリのさらに他の製造方法を示す図１１と同様な図面である。
【図１６】本発明に係るワード線の形成工程を示す製造工程図である。
【図１７】本発明に係る製造方法の副ビット線方式のメモリへの適用例を示す図１０および図１１と同様な図面である。
【図１８】本発明に係る製造方法のメモリ周辺素子への適用例を示す図１１と同様な図面である。
【符号の説明】
１０ 不揮発性半導体メモリ
１１ 基板
１２ ワード線
１３ ソース線
１４ ビット線
１５ 素子分離領域
１６ 活性領域
１７ ゲート酸化膜
１８ 浮遊ゲート
１９ ゲート間絶縁膜
２０ 制御ゲート
２１ 絶縁膜
２２ サイドウオール部
２３ ドレイン領域
２４ ソース領域
２５、２５＊ 中間絶縁層
２６、２６＊ ドレインコンタクトホール
２７ レジストパターン
２８ 立ち上がり傾斜部
２９ エッチングストッパ層
３０ レジストマスク
Claims (13)
- 半導体基板上にマトリクス状に配置される各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲートが絶縁膜を介して積層されて構成され、それぞれが互いに間隔をおく少なくとも一対のワード線と、該ワード線間に形成され、前記メモリのソース領域に接続されたソース線とを含む不揮発性半導体メモリの製造方法であって、
前記半導体基板に素子分離領域で区画された活性領域を横切る少なくとも一対のワード線を形成すること、前記半導体基板の前記一対のワード線の両外側における領域を保護膜で覆った状態で前記一対のワード線をマスクとして、該ワード線間の素子分離領域をエッチングにより除去すること、
エッチングを受けた当該領域に前記ワード線をマスクとして不純物をイオン注入してソース領域を含むソース線を形成することを含み、
前記ワード線間の素子分離領域の除去のためのエッチングで、前記ソース領域となる部分が前記ワード線へ向けての立ち上がり傾斜を与えられることを特徴とする不揮発性半導体メモリの製造方法。 - 半導体基板上にマトリクス状に配置される各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲートが絶縁膜を介して積層されて構成され、それぞれが互いに間隔をおく少なくとも一対のワード線と、該ワード線間で前記メモリのドレイン領域に開放するドレインコンタクトホールを経て、対応する前記各ドレイン領域に接続されたビット線とを含む不揮発性半導体メモリの製造方法であって、
前記半導体基板に素子分離領域で区画された活性領域を横切る少なくとも一対のワード線を形成すること、
前記一対のワード線間および該ワード線の外側に不純物を注入してドレイン領域およびソース領域をそれぞれ形成すること、
前記ワード線の側部に絶縁材料からなるサイドウオール部を形成して該サイドウォール部及び前記ワード線の上面を覆う絶縁層と共に前記ワード線を覆うエッチングストッパ層を形成すること、
前記エッチングストッパ層を覆う中間絶縁層を形成し、該中間絶縁層上に形成される中間絶縁層保護用マスクを用いるエッチングにより、前記エッチングストッパ層の前記ドレイン領域側を部分的に露出させること、
前記エッチングストッパ層の露出部を除去し、ドレイン領域及び前記サイドウオール部を露出させること、
前記ワード線の前記ドレイン領域上で部分的に露出された前記サイドウオール部を前記ドレイン領域上に開放するドレインコンタクトホールの壁面の一部として該ドレインコンタクトホールを経て前記ドレイン領域に接続されるビット線を形成することとを含み、
前記エッチングストッパ層は、前記中間絶縁層の形成に先立って、少なくともソース領域上の一部が除去されることを特徴とする不揮発性半導体メモリの製造方法。 - 前記エッチングストッパ層は、絶縁材料から成る請求項２記載の不揮発性半導体メモリの製造方法。
- 前記エッチングストッパ層は、シリコン窒化膜である請求項２記載の不揮発性半導体メモリの製造方法。
- 前記半導体基板と前記浮遊ゲートとの間に形成される酸化ゲート膜を予め酸化窒素ガスを含む雰囲気下で熱処理を施すことを特徴とする請求項２記載の不揮発性半導体メモリの製造方法。
- 前記エッチングストッパ層は、導電材料を堆積させて形成されることを特徴とする請求項２記載の不揮発性半導体メモリの製造方法。
- 前記導電材料は、ポリシリコン、タングステンシリサイドまたはタングステンのいずれか１つであることを特徴とする請求項６記載の不揮発性半導体メモリの製造方法。
- 前記半導体メモリは、多層ビット配線構造を有し各層のビット線の形成のためのドレインコンタクトホールの壁面の一部として、前記エッチングストッパ層から露出するそれぞれ異なる前記サイドウオール部分を利用することを特徴とする請求項２記載の不揮発性半導体メモリの製造方法。
- 前記半導体メモリは、前記サイドウオール部と同時的に形成される前記したと同様なサイドウオール部および前記エッチングストッパ層を有する周辺回路素子を備え、該周辺素子回路の配線ためのドレインコンタクトホールの壁面の一部として、前記周辺回路素子の前記サイドウオール部を利用することを特徴とする請求項２記載の不揮発性半導体メモリの製造方法。
- 半導体基板上にマトリクス状に配置される各メモリの浮遊ゲートおよび該浮遊ゲートを覆って伸長する制御ゲートおよび絶縁膜が積層されて構成され、それぞれが互いに間隔をおく多数のワード線と、該ワード線間に形成され、前記メモリのソース領域に接続されたソース線と、前記メモリのドレイン領域に接続され前記ワード線と交差して配置されるビット線とを含む不揮発性半導体メモリの製造方法であって、
前記半導体基板に素子分離領域で区画された活性領域を横切る複数のワード線を形成すること、
前記半導体基板の前記ワード線間に位置する領域をその配列方向に交互に露出させるように、前記ワード線間の領域を一つおきに保護膜で覆った状態で、前記ワード線をマスクとして、該ワード線間で前記保護膜から露出する素子分離領域をエッチングにより除去すること、
エッチングを受けた当該領域に前記ワード線をマスクとして不純物をイオン注入してソース領域を含むソース線を形成すること、
前記保護膜を除去して露出した前記半導体基板の前記ワード線間に不純物を注入してドレイン領域を形成すること、
前記ワード線の側部に絶縁材料からなるサイドウオール部を形成して前記ワード線の上面を覆う前記絶縁層と共に前記ワード線を覆う絶縁膜を形成すること、
前記絶縁膜を覆うエッチングストッパ層を形成すること、
前記エッチングストッパ層を覆う中間絶縁層を形成し、該中間絶縁層上に形成された中間絶縁層保護用マスクを用いるエッチングにより、前記エッチングストッパ層を部分的に露出させること、
部分的に露出されたエッチングストッパ層を除去し、ドレイン領域上で部分的に前記サイドウオール部を露出させること、
前記ワード線の前記ドレイン領域上で部分的に露出された前記サイドウオール部を前記ドレイン領域上に開放するドレインコンタクトホールの壁面の一部として該ドレインコンタクトホールを経て前記ドレイン領域に接続されるビット線を形成することとを含む、不揮発性半導体メモリの製造方法。 - 前記ワード線の前記絶縁層は前記素子分離領域のエッチングに際し前記素子分離領域よりも高い耐エッチング特性を示す上層部分を有する請求項１０記載の不揮発性半導体メモリの製造方法。
- 前記ワード線の形成のために、前記半導体基板上にゲート酸化膜層、浮遊ゲート層、ゲート間絶縁膜層、制御ゲート膜層および絶縁膜層からなる積層体を形成すること、レジストパターンを用いたエッチングにより、該積層体の前記ポリシリコン層上の前記ゲート間絶縁膜層、前記制御ゲート膜層および前記絶縁膜層を選択的に除去すること、前記レジストパターンの除去後、前記積層体の前記絶縁膜層の残存部分をマスクとして、前記浮遊ゲート層をエッチングにより選択的に除去することを含む請求項１１記載の不揮発性半導体メモリの製造方法。
- 前記浮遊ゲート層は、ポリシリコンからなり、前記ゲート酸化膜層はシリコン酸化膜からなり、前記浮遊ゲート層のエッチングは炭素成分を含まないエッチングガスを使用することを特徴とする請求項１２記載の不揮発性半導体メモリの製造方法。
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