JPH01123454A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＦ　Ａ　Ｍ　ＯＳ　（Ｆｌｏａｔｉｎａ−ａ
ａｔｅ　Ａｖａｌａｎｃｈｅ−ｉｎｊｅｃｔｉｏｎ　８
０３）構造のメモリトランジスタを用いた不揮発性半導
体記憶装置に関するものである。

〔従来の技術〕

第６図は従来の紫外線消去型ＥＦＲＯＭの構成を示すブ
ロック図である。

図において、ｖｏｏは通常の電源電圧でこのＥＰＲＯＭ
では読出し時に用いられ、ＶＰＰは高電圧でこのＥＰＲ
ＯＭの占込みに使われる。１はメモリセルアレイであり
、Ｘデコーダ２よりワード線を、Ｙゲートプログラム回
路３によりビット線を選択することによりこのメモリセ
ルアレイ１から該当するメモリセルにアクセスできる。

Ｘデコーダ２はアドレスバッファ４より波形整形された
アドレス信号をデコードすることでワード線を選択し、
Ｙゲートプログラム回路３はアドレスバッファ４からの
アドレス信号のＹデコーダ５によるデコード結果に基づ
きビット線を選択する。また、メモリセルアレイ１より
得られたデータはＹゲートプログラム回路３．センスア
ンプ６゜人出力バッファ７を介して出力される。なお、
８はコントロールロジックであり、アドレスバッファ４
．Ｘデコーダ２．Ｙデコーダ５．Ｙゲートプログラム回
路３．センスアンプ６、人出力バツフ７７に制御信号を
送ることでＥＰＲＯＭの読出し及び書込みの制御を行う
。

このような構成において、ＥＰＲＯＭのメモリトランジ
スタへの硼込みは、電源電圧■。０を６■、高電圧■Ｐ
Ｐを１２．５Ｖ程度に設定することで行われる。ＣＰＵ
等により入力されたアドレス信号はアドレスバッファ４
で波形整形され、一部のアドレスはＸデコーダ２でデコ
ードされメモリセルアレイ１よりワード線を選択する。

そしてコントロールロジック８の書込み指令信号により
高電圧Ｖｐｐを選択ワード線に導く。

一方、アドレスバッファ４より出力される一部のアドレ
スはＹデコーダ５よりデコードされ、このデコード結果
によりＹゲートプログラム回路３を駆動することで、ビ
ット線を選択し、コントロールロジック８による書込み
指令信号と、人出力バッファ７．センスアンプ６を介し
て入力されたデータの値に応じて高電圧ｖ１．を選択ビ
ット線に導く。

第７図は書込み動作説明用の等価回路図である。

以下同図を参照しつつ、ざらに詳しく書込み動作の説明
を行う。ＦＡＭＯ８型のＥＰＲＯＭのメモリトランジス
タＱ１のソースは接地され、ドレインはビット線ＢＬを
介してＹゲートトランジスタＱ２のソースにコントロー
ルゲートはワード線ＷＬを介してＸデコーダ２に接続さ
れている。また、ＹゲートトランジスタＱ２のドレイン
はプログラムトランジスタＱ３のソースに、ゲートはＹ
デコーダ５に接続され、プログラムトランジスタＱ３の
ドレインは高置（”　Ｖｐｐ、ゲートはＹゲートプログ
ラム回路３に接続される。

従って書込み時には、Ｘデコーダ２．Ｙデコーダ５の出
力を高電圧Ｖ１．に立上げることでトランジスタＱ１．
Ｑ２を導通させ、入力されたデータが占込みデータであ
れば、Ｙゲートプログラム回路３によりプログラムトラ
ンジスタＱ３のゲートに高電圧ｖＰＰを印加することで
トランジスタＱ３を導通させる。その結果、メモリトラ
ンジスタＱ１のドレイン、ソース間に０．５ｍＡ程度の
書込み電流が流れ、ドレインには電圧降下により８Ｖ程
度の電圧、コントロールゲートには１２．５Ｖ程度の電
圧が印加されることで、メモリトランジスタＱ１のチャ
ネルよりホットエレクトロンがフローティングゲートに
注入され、７０−ティングゲートにエレクトロンが蓄え
られることで書込みが行われる。一方、入力されたデー
タが非書込みデータであれば、Ｙゲートプログラム回路
３によりプログラムトランジスタＱ３のゲートを接地レ
ベルにすることで、プログラムトランジスタＱ３が非導
通となりメモリトランジスタＱ１のドレインはフローテ
ィング状態となり、占込み電流は流れず、フローティン
グゲートへのホットエレクトロンの注入は行われない。

このようにして占込み時は入力データに応じた書込みが
行われる。

また、消去は紫外線光を照射することにより、）Ｏ−テ
ィングゲートに注入されたエレクトロンが光Ｔネルギー
を１９で、基板又はコントロールゲートに戻り注入前の
状態（初期状態）になることで行われる。

一方、読出し動作は、５Ｖ程度の電源電圧Ｖ。０を選択
ワード線ＷＬに印加することで、第８図に示したメモリ
トランジスタＱ１のドレイン電流のＩ、の有無によるビ
ット線の電位差をセンスアンプ６が検知することによっ
て行われる。

〔発明が解決しようとする問題点〕

従来のＥＰＲＯＭは以上のように構成されており、自込
み時には高電圧ｖＰＰを電源電圧Ｖ。０とは別に用意す
る必要があり、特に高電圧ｖＰＰは池のＭＯ８半導体記
憶装置では全く必要とせず、ＥＰＲＯＭのみに使用され
るため、利用効率が非常に悪いという問題点があった。

また、ＥＰＲＯＭをパッケージに収納するのに際してＶ
。Ｃ１ＶＰＰ用の２種類の外部端子を設けなければなら
ないうという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、高電圧用の電源を備えなくても安定した書込
み及び読出し動作が行える不揮発性半導体記憶装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、メモリト
ランジスタのフローティングゲートにホットエレクトロ
ンを注入することにより不揮発な書込みを行う可変閾値
型であり、前記メモリトランジスタのドレインに電源電
圧を印加し、コントロールゲートに前記電源電圧をチャ
ージポンプ回路による内部昇圧により昇圧した高電圧を
印加することで、閾ｉ電圧が変化するように前記メモリ
トランジスタのチャネル艮を設定している。

〔作用〕

この発明におけるメモリ［・ランジ°スタのチャネル長
は、ドレインに電源電圧、コントロールゲートに内部昇
圧による高電圧を印加することで、閾値電圧が変化する
ように設定されているため、メモリトランジスタのドレ
インに外部から十分な電流駆動能力のある高電圧を印加
する必要はない。

〔実施例〕

第１図はこの発明の一実施例であるＥＰＲＯＭの構成を
示すブロック図である。以下、従来と異なる点について
述べる。

同図に示すように、従来と異なりＮ源として高電源電圧
Ｖ３．を備えず、電源電圧Ｖ。。のみを用いている。そ
の代りにコントロールロジック８の制御信号を入力とし
たチャージポンプ回路９による内部昇圧により電源電圧
Ｖ。０の２倍以上の高電圧Ｖｏ、を発生している。この
内部昇圧によりＸデコーダ２．Ｙデコーダ５．Ｙゲート
・プログラム回路３の出力を高電圧ＶＣＰへ立上げるこ
とができる。

チャージポンプ回路９は、第２図で示したようにリング
オツシレータ９ａとノンオーバーラッピングクロック発
生回路９ｂ、９ｃによりノンオーバーラッピングロック
Ｓ、Ｓを発生し、昇圧部９ｄで内部昇圧することで電源
電圧Ｖ。０の２倍以上の高電圧Ｖ。、を得ることができ
る。

このような構成において、占込み動作時には電源電圧Ｖ
。０を６ｖに設定し、外部より書込み指令信号が入力さ
れると、チャージポンプ回路９が駆動し電源電圧Ｖ。０
を２倍以上の高電圧Ｖ。、・（１２゜５Ｖ程度）に内部
昇圧させ、この高電圧Ｖ。、を発生する。

そして、ＣＰＵ等により入力されたアドレス信号は、従
来と同様にアドレスバッファ４で波形整形され、一部の
アドレスはＸデコーダ２でデコードされメモリセルアレ
イ１よりワード線を選択する。そしてコントロールロジ
ック８の書込み指令信号より内部昇圧の高電圧Ｖ。Ｐに
ワード線を立上げる。この時、Ｘデコーダ２の出力に第
３図で示すような電流消費の極めて少ない、もしくはほ
とんど無視し得る高電圧スイッチ１０を用い、クロック
φを与えることでチャージポンプ回路９の内部昇圧によ
る高電圧Ｖ。、を電圧降下させることなく選択ワード線
ＷＬ、つまり選択されたメモリトランジスタＱ１のコン
トロールゲートに導いている。

一方、アドレスバッファ４より出力される一部のアドレ
スはＹデコーダ５よりデコードされ、このデコード結果
によりＹゲートプログラム回路３を駆動することでビッ
ト線を選択し、コントロールロジック８による書込み指
令信号と、人出カバッファ７．センスアンプ６を介して
入力されたデータ値に応じて電源電圧Ｖ。０を選択ビッ
ト線に導く。

第４図は入力データが書込みデータである場合の占込み
動作説明用の回路図である。同図に示すように、メモリ
トランジスタＱ１．ＹゲートトランジスタＱ２．プログ
ラムトランジスタＱ３の各ゲートには内部昇圧高電圧Ｖ
。、が印加される。従ってメモリトランジスタＱ１のド
レインを６Ｖ程度の電源電圧Ｖ。０が若干電圧降下し５
．５Ｖ、コントロールゲートには内部昇圧による高電圧
Ｖ。。

（１２，５Ｖ）がそのまま印加されることで不揮発な書
込みが行われる。なお、プログラムトランジスタＱ３の
ドレインに電源電圧■。０を印加したのは、内部昇圧に
よる高電圧Ｖ。、を印加しても、電流駆動能力がなく、
十分な書込み電流をメモリトランジスタのドレイン、ソ
ース間に流すことができないからであり、高電圧ではな
いが電流駆動能力のある電源電圧■。０を印加するよう
にした。

第５図はチャネル長１μｍのＦＡＭＯ８型メモリトメモ
リトランジスタ特性を示すグラフである。

このグラフは発明者が実験によりＦＡＭＯ８型メモリト
メモリトランジスタしながら得た実験結果である。

読出し電圧■８は６ｖ程度の電源電圧■。０とすること
から、書込み後の閾値シフト協Δ■ｔｈは実用上４■以
上必要である。このことから、不揮発な書込みに際し、
第５図に示すように、ドレイン電圧■、を５．５■とし
た時、コントロールゲート電圧■。は１１■以上、より
確実に行うには１２．５〜１４Ｖに設定することで実現
できることがわかる。つまり、ドレイン電圧ＶＤの２倍
程度以上の内部昇圧による高電圧■。、をコントロール
ゲートに印加すれば、メモリトランジスタＱ１のドレイ
ンには電源電圧Ｖ。０を印加しても不揮発な書込みが十
分に行えるわけである。

このように不揮発な占込みを行うことで、電源は多くの
半導体装ｌで用いられる電源電圧■。０を備えるだけで
、ＥＰＲＯＭにおける安定した不揮発なｍ込みが行える
。また、ＥＰＲＯＭをパッケージに収納するに際して電
源用としてはＶ。。用の１つの外部端子を設けるだけで
済む。なお、読出し動作は従来同様の方法で行える。

なお、この実施例ではＥＰＲＯＭについて述べたが、プ
ラスチックパッケージに封入されたＯＴＰ　（Ｏｎｅ　
Ｔｉｍｅ　Ｐｒｏｇｒａｍａｂｌｅ）ＲＯＭ等の他のホ
ットエレクトロン注入による不揮発性半導体記憶装置に
この発明を適用することができ、同様の効果を奏する。

また、上記実施例では、電源電圧Ｖ。０を６Ｖとして説
明したが、メモリトランジスタのチャネル長が短くなる
と、第５図で示した書込み特性は、左にシフトされるた
め、サブミクロンオーダのチャネル長であれば電源電圧
■。０を通常用いられている５ｖに設定しても、安定し
た書込みが行える。

〔発明の効果〕

以上説明したように、この発明によれば、メモリトラン
ジスタのチャネル長は、ドレインに電源電圧、コントロ
ールゲートに内部衝圧による高電圧を印加することで、
同値電圧が変化するように設定されているため、高電圧
用の電源を備えることなく安定した１込み及び読出し動
作を行うことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＰＲＯＭの構成を
示すブロック図、第２図はチャージポンプ回路の一例を
示す回路図、第３図は高電圧スイッチの一例を示す説明
図、第４図は第１図で示したＥＰＲＯＭの書込み動作説
明用の回路図、第５図はチャネル長１μ乳のＦＡＭＯ８
型メモリトメモリトランジスタ特性を示すグラフ、第６
図は従来のＥＰＲＯＭの構成を示すブロック図、第７図
は第６図で示したＥＰＲＯＭの書込み動作説明用の回路
図、第８図はＥＰＲＯＭの読出し動作説明用のグラフで
ある。 図において、１はメ王リセルアレイ、２はＸデコーダ、
３はＹゲートプログラム回路、５はＹデコーダ、８はコ
ントロールロジック、９はチャージポンプ回路である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）メモリトランジスタのフローティングゲートにホ
   ットエレクトロンを注入することにより不揮発な書込み
   を行う可変閾値型不揮発性半導体記憶装置において、 前記メモリトランジスタのドレインに電源電圧を印加し
   、コントロールゲートに前記電源電圧をチャージポンプ
   回路による内部昇圧により昇圧した高電圧を印加するこ
   とで、閾値電圧が変化するように前記メモリトランジス
   タのチャネル長を設定したことを特徴とする不揮発性半
   導体記憶装置。
2. （２）前記チャージポンプ回路による内部昇圧した高電
   圧は前記メモリトランジスタのドレイン電圧の２倍程度
   以上であり、前記メモリトランジスタのチャネル長は１
   μｍ以下に設定した特許請求の範囲第１項記載の不揮発
   性半導体記憶装置。