JP3169457B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP3169457B2 JP3169457B2 JP33060692A JP33060692A JP3169457B2 JP 3169457 B2 JP3169457 B2 JP 3169457B2 JP 33060692 A JP33060692 A JP 33060692A JP 33060692 A JP33060692 A JP 33060692A JP 3169457 B2 JP3169457 B2 JP 3169457B2
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007935 neutral effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に組み込
まれた不揮発性半導体メモリ装置に関するものである。
まれた不揮発性半導体メモリ装置に関するものである。
【０００２】
【従来の技術】近年、半導体メモリ装置の大容量化、高
性能化、高機能化、縮小化への動きにはめざましいもの
があり、その応用範囲の拡大は、とどまるところを知ら
ない勢いである。そのような中で、機能的には一括消去
型の半導体メモリ装置であるフラッシュメモリが、その
低コスト性、大容量化が容易であること、電気的消去機
能を有することから大きな市場が予測され、近年最も盛
んに研究開発が行なわれている不揮発性半導体メモリ装
置である。
性能化、高機能化、縮小化への動きにはめざましいもの
があり、その応用範囲の拡大は、とどまるところを知ら
ない勢いである。そのような中で、機能的には一括消去
型の半導体メモリ装置であるフラッシュメモリが、その
低コスト性、大容量化が容易であること、電気的消去機
能を有することから大きな市場が予測され、近年最も盛
んに研究開発が行なわれている不揮発性半導体メモリ装
置である。
【０００３】以下に従来の不揮発性半導体メモリ装置で
あるフラッシュ・ＥｌｅｃｔｒｉｃＥｒａｓａｂｌｅ
ａｎｄ ｅｌｅｃｔｒｉｃ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ（以下フラッシュＥＥＰＲＯＭ）を例にとり説明
を行う。図２は、従来の半導体メモリ装置の回路図であ
り、フラッシュＥＥＰＲＯＭのメモリアレイ構成および
デコーダを示している。図２において、１はロウデコー
ダ、２はコラムデコーダ、３はワードライン、４はビッ
トライン、５は共通ソースライン、６はメモリセルアレ
イ、７はコントロールゲート、８はフローティングゲー
ト、９はドレイン、１０はソースである。
あるフラッシュ・ＥｌｅｃｔｒｉｃＥｒａｓａｂｌｅ
ａｎｄ ｅｌｅｃｔｒｉｃ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ（以下フラッシュＥＥＰＲＯＭ）を例にとり説明
を行う。図２は、従来の半導体メモリ装置の回路図であ
り、フラッシュＥＥＰＲＯＭのメモリアレイ構成および
デコーダを示している。図２において、１はロウデコー
ダ、２はコラムデコーダ、３はワードライン、４はビッ
トライン、５は共通ソースライン、６はメモリセルアレ
イ、７はコントロールゲート、８はフローティングゲー
ト、９はドレイン、１０はソースである。
【０００４】フラッシュＥＥＰＲＯＭは、書き込みおよ
び読み出し動作により、フローティングゲート８に電子
が蓄積されているか否かで２値情報を記憶する。まず、
書き込み動作は、ロウデコーダ１により選択された１本
のワードライン３（コントロールゲート７）に高電圧、
例えば１２ボルト（１０ボルト前後の電圧）とコラムデ
コーダ２により選択された１本のビットライン４（ドレ
イン９）に例えば５ボルトの電圧を印加し、ドレイン近
傍で生じたホットエレクトロンをフローティングゲート
８に注入し、コントロールゲート７から見たしきい値電
圧を高くすることにより行う。
び読み出し動作により、フローティングゲート８に電子
が蓄積されているか否かで２値情報を記憶する。まず、
書き込み動作は、ロウデコーダ１により選択された１本
のワードライン３（コントロールゲート７）に高電圧、
例えば１２ボルト（１０ボルト前後の電圧）とコラムデ
コーダ２により選択された１本のビットライン４（ドレ
イン９）に例えば５ボルトの電圧を印加し、ドレイン近
傍で生じたホットエレクトロンをフローティングゲート
８に注入し、コントロールゲート７から見たしきい値電
圧を高くすることにより行う。
【０００５】また、消去動作は、共通ソースライン５
（ソース１０）に高電圧、例えば１２ボルト（１０ボル
ト前後の電圧）の電圧を印加し、ドレイン９をオープン
にし、コントロールゲート７を接地することにより、ト
ンネル現象を利用してフローティングゲート８から電子
を引き抜くことにより行う。さらに、読み出し動作は、
コントロールゲート７に電源電圧の５Ｖ、ドレイン９に
１Ｖ程度を印加し、メモリセルを介して電流が流れるか
否かを検出する。
（ソース１０）に高電圧、例えば１２ボルト（１０ボル
ト前後の電圧）の電圧を印加し、ドレイン９をオープン
にし、コントロールゲート７を接地することにより、ト
ンネル現象を利用してフローティングゲート８から電子
を引き抜くことにより行う。さらに、読み出し動作は、
コントロールゲート７に電源電圧の５Ｖ、ドレイン９に
１Ｖ程度を印加し、メモリセルを介して電流が流れるか
否かを検出する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の不揮発性半導体メモリ装置のフラッシュＥ
ＥＰＲＯＭは、電気的に情報の一括消去が可能であると
いう利点を有しているが、その反面トンネル現象を利用
してフローティングゲートから電子を引き抜くため、フ
ローティングゲートが電気的に中性になっても電子の放
出が止まらず、電子が過剰に引き抜かれ、フローティン
グゲートが正に帯電するということが起こる。
ような従来の不揮発性半導体メモリ装置のフラッシュＥ
ＥＰＲＯＭは、電気的に情報の一括消去が可能であると
いう利点を有しているが、その反面トンネル現象を利用
してフローティングゲートから電子を引き抜くため、フ
ローティングゲートが電気的に中性になっても電子の放
出が止まらず、電子が過剰に引き抜かれ、フローティン
グゲートが正に帯電するということが起こる。
【０００７】このように過剰消去されたメモリセルは、
書き込み／読み出し時にリーク電流が流れ、正常な動作
が不可能となるばかりでなく、消去後メモリセル内のビ
ット間のしきい値電圧のばらつきが非常に大きくなり、
読み出し電圧の低電圧化やメモリセルの微細化による大
容量化に大きな影響を及ぼすことが予想される。このよ
うな問題に対して従来技術としては、過剰消去後にソー
スにＶｃｃ電源電圧程度のストレスパルスを加える方法
があるが、一般にソースは、消去の高電圧印加時のバン
ド−バンドリークを抑えるため、濃度勾配のゆるやかな
接合構造になっており、過剰消去をなくすのに使われる
エレクトロン発生が少なく、この場合は通常１ｓｅｃ．
程度の長時間のパルス印加が必要であった。
書き込み／読み出し時にリーク電流が流れ、正常な動作
が不可能となるばかりでなく、消去後メモリセル内のビ
ット間のしきい値電圧のばらつきが非常に大きくなり、
読み出し電圧の低電圧化やメモリセルの微細化による大
容量化に大きな影響を及ぼすことが予想される。このよ
うな問題に対して従来技術としては、過剰消去後にソー
スにＶｃｃ電源電圧程度のストレスパルスを加える方法
があるが、一般にソースは、消去の高電圧印加時のバン
ド−バンドリークを抑えるため、濃度勾配のゆるやかな
接合構造になっており、過剰消去をなくすのに使われる
エレクトロン発生が少なく、この場合は通常１ｓｅｃ．
程度の長時間のパルス印加が必要であった。
【０００８】この発明の目的は、上記従来の問題点を解
決するもので、過剰消去によるビット間のしきい値電圧
のばらつきを、短時間で減少させることができる半導体
メモリ装置を提供することである。
決するもので、過剰消去によるビット間のしきい値電圧
のばらつきを、短時間で減少させることができる半導体
メモリ装置を提供することである。
【０００９】
【課題を解決するための手段】この発明の半導体メモリ
装置は、複数個の不揮発性メモリセルを一括消去した
後、不揮発性メモリセルのゲートおよびソースを接地し
た状態で、不揮発性メモリセルのドレインを読出書込手
段から切り離してドレインに電源電圧を与える切替回路
を備えている。
装置は、複数個の不揮発性メモリセルを一括消去した
後、不揮発性メモリセルのゲートおよびソースを接地し
た状態で、不揮発性メモリセルのドレインを読出書込手
段から切り離してドレインに電源電圧を与える切替回路
を備えている。
【００１０】
【作用】この発明の半導体メモリ装置は、電気的一括消
去後ドレインにＶｃｃ電源電圧のストレスパルスを印加
することで、過剰消去解消用のエレクトロンを急速に多
量に発生させ、ソースへのストレスパルス印加に比べ極
めて短時間で、過剰消去されたフローティングゲートを
電気的に中性にし、ビット間のしきい値電圧のばらつき
を低減する。つまり、過剰消去されたフローティングゲ
ートのそれぞれの電位（ポテンシャル）に応じてエレク
トロンが入り込み、ある一定時間後にはどのビットもあ
る一定のばらつき幅の小さいしきい値電圧に収束させ
る。
去後ドレインにＶｃｃ電源電圧のストレスパルスを印加
することで、過剰消去解消用のエレクトロンを急速に多
量に発生させ、ソースへのストレスパルス印加に比べ極
めて短時間で、過剰消去されたフローティングゲートを
電気的に中性にし、ビット間のしきい値電圧のばらつき
を低減する。つまり、過剰消去されたフローティングゲ
ートのそれぞれの電位（ポテンシャル）に応じてエレク
トロンが入り込み、ある一定時間後にはどのビットもあ
る一定のばらつき幅の小さいしきい値電圧に収束させ
る。
【００１１】
【実施例】以下、この発明の一実施例を図面を参照しな
がら説明する。図１は、この発明の半導体メモリ装置の
一実施例の回路図で、フラッシュＥＥＰＲＯＭのメモリ
アレイ構成およびロウおよびコラムデコーダを示すもの
である。図１において、１はロウデコーダ、２はコラム
デコーダ、３はワードライン、４はビットライン、５は
共通ソースライン、６はメモリセルアレイ、７はコント
ロールゲート、８はフローティングゲート、９はドレイ
ン、１０はソース、１１は切替回路である。
がら説明する。図１は、この発明の半導体メモリ装置の
一実施例の回路図で、フラッシュＥＥＰＲＯＭのメモリ
アレイ構成およびロウおよびコラムデコーダを示すもの
である。図１において、１はロウデコーダ、２はコラム
デコーダ、３はワードライン、４はビットライン、５は
共通ソースライン、６はメモリセルアレイ、７はコント
ロールゲート、８はフローティングゲート、９はドレイ
ン、１０はソース、１１は切替回路である。
【００１２】このように構成されたフラッシュＥＥＰＲ
ＯＭは、フローティングゲート８に電子が蓄積されてい
るか否かで２値情報を記憶するものであり、以下にその
動作について説明する。まず、書き込み動作は、ロウデ
コーダ１により選択された１本のワードライン３（コン
トロールゲート７）とコラムデコーダ２により選択され
た１本のビットライン４（ドレイン９）とに高電圧を印
加し、ドレイン近傍で生じたホットエレクトロンをフロ
ーティングゲート８に注入し、コントロールゲート７か
ら見たしきい値電圧を高くすることにより行う。
ＯＭは、フローティングゲート８に電子が蓄積されてい
るか否かで２値情報を記憶するものであり、以下にその
動作について説明する。まず、書き込み動作は、ロウデ
コーダ１により選択された１本のワードライン３（コン
トロールゲート７）とコラムデコーダ２により選択され
た１本のビットライン４（ドレイン９）とに高電圧を印
加し、ドレイン近傍で生じたホットエレクトロンをフロ
ーティングゲート８に注入し、コントロールゲート７か
ら見たしきい値電圧を高くすることにより行う。
【００１３】また、読み出し動作は、コントロールゲー
ト７にＶｃｃ電源電圧、ドレイン９に１Ｖ程度を印加
し、メモリセルを介して電流が流れるか否かを検出す
る。さらに、消去動作は、共通ソースライン５（ソース
１０）に高電圧を印加し、ドレイン９をオープンとし、
コントロールゲート７を接地することにより、トンネル
現象を利用してフローティングゲート８から電子を引き
抜くことにより行う。その後、全ワードライン３（ゲー
ト７）と共通ソースライン５（ソース１０）を接地し、
ドレイン９にＶｃｃ電源電圧を一定時間与える。
ト７にＶｃｃ電源電圧、ドレイン９に１Ｖ程度を印加
し、メモリセルを介して電流が流れるか否かを検出す
る。さらに、消去動作は、共通ソースライン５（ソース
１０）に高電圧を印加し、ドレイン９をオープンとし、
コントロールゲート７を接地することにより、トンネル
現象を利用してフローティングゲート８から電子を引き
抜くことにより行う。その後、全ワードライン３（ゲー
ト７）と共通ソースライン５（ソース１０）を接地し、
ドレイン９にＶｃｃ電源電圧を一定時間与える。
【００１４】以上のように、この実施例によれば、電気
的一括消去後ドレインにＶｃｃ電源電圧のストレスパル
スを印加することで、フローティングゲートが過剰消去
されて正に帯電した状態からドレイン９にＶｃｃ電源電
圧を一定時間与えることにより、電気的に中性の状態に
なるまで電子を注入し、ビット間のしきい値電圧のばら
つきを抑えることができる。つまり、過剰消去されたフ
ローティングゲートのそれぞれの電位（ポテンシャル）
に応じてエレクトロンが入り込み、ある一定時間後には
どのビットもある一定のばらつき幅の小さいしきい値電
圧に収束させる。
的一括消去後ドレインにＶｃｃ電源電圧のストレスパル
スを印加することで、フローティングゲートが過剰消去
されて正に帯電した状態からドレイン９にＶｃｃ電源電
圧を一定時間与えることにより、電気的に中性の状態に
なるまで電子を注入し、ビット間のしきい値電圧のばら
つきを抑えることができる。つまり、過剰消去されたフ
ローティングゲートのそれぞれの電位（ポテンシャル）
に応じてエレクトロンが入り込み、ある一定時間後には
どのビットもある一定のばらつき幅の小さいしきい値電
圧に収束させる。
【００１５】この際、過剰消去解消用のエレクトロンを
急速に多量に発生させることができ、ソースへのストレ
スパルス印加に比べ極めて短時間で、過剰消去されたフ
ローティングゲートを電気的に中性にし、ビット間のし
きい値電圧のばらつきを低減することが可能である。こ
の実施例では、上述の動作を切替回路１１により行う。
すなわち、切替回路１１のクロック入力端子１２にロー
出力を印加することにより、ＰチャネルトランジスタＱ
ｐをオン、ＮチャネルトランジスタＱｎをオフとして、
ビットライン４とコラムデコーダ２とを切り離し、全ビ
ットライン４（ドレイン９）にＶｃｃ電源を接続する。
また、書き込み／読み出し動作時は、コラムデコーダ２
を使用するため、クロック入力端子１２にハイ出力を印
加することにより、ＮチャネルトランジスタＱｎをオ
ン、ＰチャネルトランジスタＱｐをオフとして、ビット
ライン４とＶｃｃ電源とを切り離し、コラムデコーダ２
をビットライン４に接続する。
急速に多量に発生させることができ、ソースへのストレ
スパルス印加に比べ極めて短時間で、過剰消去されたフ
ローティングゲートを電気的に中性にし、ビット間のし
きい値電圧のばらつきを低減することが可能である。こ
の実施例では、上述の動作を切替回路１１により行う。
すなわち、切替回路１１のクロック入力端子１２にロー
出力を印加することにより、ＰチャネルトランジスタＱ
ｐをオン、ＮチャネルトランジスタＱｎをオフとして、
ビットライン４とコラムデコーダ２とを切り離し、全ビ
ットライン４（ドレイン９）にＶｃｃ電源を接続する。
また、書き込み／読み出し動作時は、コラムデコーダ２
を使用するため、クロック入力端子１２にハイ出力を印
加することにより、ＮチャネルトランジスタＱｎをオ
ン、ＰチャネルトランジスタＱｐをオフとして、ビット
ライン４とＶｃｃ電源とを切り離し、コラムデコーダ２
をビットライン４に接続する。
【００１６】以上のように切替回路１１をビットライン
４とコラムデコーダ２との間に設けることにより、全ビ
ットライン４（全ドレイン９）にドレインストレスを一
括印加することができる。このように、全ビット同時に
ストレスパルス印加を可能としたので、ストレスパルス
印加時間を短縮し、１ｍｓｅｃ．程度とすることができ
る。
４とコラムデコーダ２との間に設けることにより、全ビ
ットライン４（全ドレイン９）にドレインストレスを一
括印加することができる。このように、全ビット同時に
ストレスパルス印加を可能としたので、ストレスパルス
印加時間を短縮し、１ｍｓｅｃ．程度とすることができ
る。
【００１７】
【発明の効果】以上のように、この発明の半導体メモリ
装置によれば、ドレインに短いパルス電圧を一括印加
し、過剰消去によるビット間のしきい値電圧のばらつき
を極めて短時間で減少させるという特徴により、低電圧
動作や容易に大容量化の可能な不揮発性半導体メモリ装
置を実現することができる。
装置によれば、ドレインに短いパルス電圧を一括印加
し、過剰消去によるビット間のしきい値電圧のばらつき
を極めて短時間で減少させるという特徴により、低電圧
動作や容易に大容量化の可能な不揮発性半導体メモリ装
置を実現することができる。
【図１】この発明の半導体メモリ装置の一実施例の回路
図である。
図である。
【図２】従来の半導体メモリ装置の回路図である。
１ ロウデコーダ ２ コラムデコーダ ３ ワードライン ４ ビットライン ５ 共通ソースライン ６ メモリセルアレイ ７ コントロールゲート ８ フローティングゲート ９ ドレイン １０ ソース １１ 切替回路 １２ クロック入力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−47596（ＪＰ，Ａ) 特開 平４−257269（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/02 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 複数個の不揮発性メモリセルと、 アドレス信号に対応して前記複数個の不揮発性メモリセ
ルのうち任意の不揮発性メモリセルを選択的に読み出し
書き込みする読出書込手段と、 前記複数個の不揮発性メモリセルを一括消去した後、前
記不揮発性メモリセルのゲートおよびソースを接地した
状態で、前記不揮発性メモリセルのドレインを前記読出
書込手段から切り離して前記ドレインに電源電圧を与え
る切替回路とを備えた半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33060692A JP3169457B2 (ja) | 1992-12-10 | 1992-12-10 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33060692A JP3169457B2 (ja) | 1992-12-10 | 1992-12-10 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177359A JPH06177359A (ja) | 1994-06-24 |
| JP3169457B2 true JP3169457B2 (ja) | 2001-05-28 |
Family
ID=18234542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33060692A Expired - Fee Related JP3169457B2 (ja) | 1992-12-10 | 1992-12-10 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169457B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10222994A (ja) * | 1997-02-06 | 1998-08-21 | Mitsubishi Electric Corp | 半導体記憶装置の読み出し電圧制御装置 |
-
1992
- 1992-12-10 JP JP33060692A patent/JP3169457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177359A (ja) | 1994-06-24 |
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Legal Events
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