JP2638654B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- 238000007667 floating Methods 0.000 claims description 23
- 238000011084 recovery Methods 0.000 claims description 7
- 230000007704 transition Effects 0.000 claims description 5
- 238000007599 discharging Methods 0.000 claims description 2
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- 238000004519 manufacturing process Methods 0.000 description 2
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電気的に一括消去および書き込み可能な
不揮発性半導体記憶装置に関するものである。
不揮発性半導体記憶装置に関するものである。
第２図は従来の電気的に一括消去可能な浮遊ゲートを
有するEPROMメモリセルを示す回路図である。図におい
て（６）は、通常EPROMのビツト線に接続されるドレイ
ン、（７）はワード線に接続される制御ゲート、（８）
は浮遊ゲート、（９）はソース線に接続されるソースで
ある。
有するEPROMメモリセルを示す回路図である。図におい
て（６）は、通常EPROMのビツト線に接続されるドレイ
ン、（７）はワード線に接続される制御ゲート、（８）
は浮遊ゲート、（９）はソース線に接続されるソースで
ある。
次に動作について説明する。まず、メモリセルへの情
報の書込みは、制御ゲート（７）に約12.5V程度、ドレ
イン（６）に約8V程度の電圧を印加することにより、チ
ヤネル部で発生したホツトエレクトロンは浮遊ゲート
（８）に注入される。この動作によりメモリ−セルはし
きい値電圧を変化させられることになる。例えば、Ｎチ
ヤネル型のメモリセルの場合には、浮遊ゲート（８）に
電子を注入し負に帯電させることにより、制御ゲート
（７）でのメモリセルのしきい電圧を上昇させて書き込
みを行う。
報の書込みは、制御ゲート（７）に約12.5V程度、ドレ
イン（６）に約8V程度の電圧を印加することにより、チ
ヤネル部で発生したホツトエレクトロンは浮遊ゲート
（８）に注入される。この動作によりメモリ−セルはし
きい値電圧を変化させられることになる。例えば、Ｎチ
ヤネル型のメモリセルの場合には、浮遊ゲート（８）に
電子を注入し負に帯電させることにより、制御ゲート
（７）でのメモリセルのしきい電圧を上昇させて書き込
みを行う。
次に消去を行う場合には、一括消去型のEPROMででは
ソース（９）に約12V、制御ゲート（７）を接地するこ
とにより、浮遊ゲート（８）とソース（９）間で、電子
のトンネル現象が生じる。この結果、上記のしきい電圧
が上昇したメモリセルは、電子のトンネル現象により負
に帯電していた浮遊ゲート（８）から電子が引き抜かれ
るかまたは正孔が注入され、しきい電圧を書き込み動作
前のレベルまで低下させ消去を行う。電子のトンネル現
象はソース（９）側だけでなく、ドレイン（６）と制御
ゲート（７）に電圧を印加することで、浮遊ゲート
（８）とドレイン（６）間でも生じる 〔発明が解決しようとする課題〕 従来の半導体不揮発性記憶装置は、以上のように構成
されているので、一括消去時に製造プロセスでのばらつ
きにより必要以上にしきい電圧が低下する（オーバイレ
ーズ）メモリセルが発生し装置の誤動作を引き起こすと
いう問題があつた。
ソース（９）に約12V、制御ゲート（７）を接地するこ
とにより、浮遊ゲート（８）とソース（９）間で、電子
のトンネル現象が生じる。この結果、上記のしきい電圧
が上昇したメモリセルは、電子のトンネル現象により負
に帯電していた浮遊ゲート（８）から電子が引き抜かれ
るかまたは正孔が注入され、しきい電圧を書き込み動作
前のレベルまで低下させ消去を行う。電子のトンネル現
象はソース（９）側だけでなく、ドレイン（６）と制御
ゲート（７）に電圧を印加することで、浮遊ゲート
（８）とドレイン（６）間でも生じる 〔発明が解決しようとする課題〕 従来の半導体不揮発性記憶装置は、以上のように構成
されているので、一括消去時に製造プロセスでのばらつ
きにより必要以上にしきい電圧が低下する（オーバイレ
ーズ）メモリセルが発生し装置の誤動作を引き起こすと
いう問題があつた。
この発明は、上記のような問題点を解決するためにな
されたもので、オーバイレーズされたメモリセルを救済
できる半導体不揮発性記憶装置を得ることを目的とす
る。
されたもので、オーバイレーズされたメモリセルを救済
できる半導体不揮発性記憶装置を得ることを目的とす
る。
〔課題を解決するための手段〕 この発明に係る半導体不揮発性記憶装置は、（ａ）複
数個配列され、その各々が、浮遊ゲート及び制御ゲー
ト、並びに第１の電流電極及び第２の電流電極を有し、
前記浮遊ゲートの電荷を蓄積及び放出させることによ
り、前記第２の電流電極と前記第１の電流電極の間に所
定の電流を流すことができる前記制御ゲートの電圧のし
きい値がそれぞれ第１の値及び第２の値となり、これに
よって第１及び第２の状態が呈されるメモリトランジス
タと、（ｂ）前記制御ゲートと前記第１の電流電極また
は前記第２の電流電極の間に電圧を印加してトンネル現
象によって浮遊ゲートに蓄積された前記電荷を放出させ
る第１の状態遷移手段と、（ｃ）前記第１の状態遷移手
段によって前記浮遊ゲートから過剰に前記電荷が放出さ
れ、前記しきい値が第３の値を採って第３の状態を呈す
るメモリトランジスタに対し、前記浮遊ゲートに前記電
荷を供給することにより、前記しきい値を前記第２の値
に設定する回復手段とを備える。ここで前記第１及び第
２の状態の相違が、前記メモリトランジスタの書き込み
及び消去の相違に対応し、前記第１の値と前記第２の値
との差よりも、前記第１の値と前記第３の値との差の方
が大きい。
数個配列され、その各々が、浮遊ゲート及び制御ゲー
ト、並びに第１の電流電極及び第２の電流電極を有し、
前記浮遊ゲートの電荷を蓄積及び放出させることによ
り、前記第２の電流電極と前記第１の電流電極の間に所
定の電流を流すことができる前記制御ゲートの電圧のし
きい値がそれぞれ第１の値及び第２の値となり、これに
よって第１及び第２の状態が呈されるメモリトランジス
タと、（ｂ）前記制御ゲートと前記第１の電流電極また
は前記第２の電流電極の間に電圧を印加してトンネル現
象によって浮遊ゲートに蓄積された前記電荷を放出させ
る第１の状態遷移手段と、（ｃ）前記第１の状態遷移手
段によって前記浮遊ゲートから過剰に前記電荷が放出さ
れ、前記しきい値が第３の値を採って第３の状態を呈す
るメモリトランジスタに対し、前記浮遊ゲートに前記電
荷を供給することにより、前記しきい値を前記第２の値
に設定する回復手段とを備える。ここで前記第１及び第
２の状態の相違が、前記メモリトランジスタの書き込み
及び消去の相違に対応し、前記第１の値と前記第２の値
との差よりも、前記第１の値と前記第３の値との差の方
が大きい。
望ましくは（ｄ）前記第２の電流電極と前記第１の電
流電極との間に第４の値を採る電圧を印加し、前記第１
の電流電極と前記制御ゲートとの間に第５の値を採る電
圧を印加して前記浮遊ゲートに前記電荷を供給する第２
の状態遷移手段を更に備える。ここで前記回復手段は、
前記第２の電流電極と前記第１の電流電極との間に前記
第４の値以下の第６の値を採る電圧を印加し、前記第１
の電流電極と前記制御ゲートとの間に前記第５の値より
も小さい第７の値を採る電圧を印加して前記浮遊ゲート
に前記電荷を供給する。
流電極との間に第４の値を採る電圧を印加し、前記第１
の電流電極と前記制御ゲートとの間に第５の値を採る電
圧を印加して前記浮遊ゲートに前記電荷を供給する第２
の状態遷移手段を更に備える。ここで前記回復手段は、
前記第２の電流電極と前記第１の電流電極との間に前記
第４の値以下の第６の値を採る電圧を印加し、前記第１
の電流電極と前記制御ゲートとの間に前記第５の値より
も小さい第７の値を採る電圧を印加して前記浮遊ゲート
に前記電荷を供給する。
この発明における半導体不揮発性記憶装置は、第１の
状態遷移手段によって第３の状態となったメモリトラン
ジスタを回復手段が第２状態へと回復する。かかる回復
は、浮遊ゲートに電荷を供給することにより実現され
る。
状態遷移手段によって第３の状態となったメモリトラン
ジスタを回復手段が第２状態へと回復する。かかる回復
は、浮遊ゲートに電荷を供給することにより実現され
る。
以下、この発明の一実施例を図について詳しく説明す
る。第１図において、（１）はメモリセル（13）のドレ
インが接続された複数のビツト線（10）のいづれかを選
択するビツト線デコーダ、（２）はメモリセル（13）の
制御ゲートが接続された複数のワード線（11）のいづれ
かを選択するワード線デコーダ、（８）はメモリセル
（13）のソースに接続されたソース線（12）に電圧を印
加するソース線電圧印加回路、（４）はビツト線（10）
に所定の電圧を印加するビツト線電圧印加回路、（５）
はワード線（11）に所定の電圧を印加するワード線電圧
印加回路である。
る。第１図において、（１）はメモリセル（13）のドレ
インが接続された複数のビツト線（10）のいづれかを選
択するビツト線デコーダ、（２）はメモリセル（13）の
制御ゲートが接続された複数のワード線（11）のいづれ
かを選択するワード線デコーダ、（８）はメモリセル
（13）のソースに接続されたソース線（12）に電圧を印
加するソース線電圧印加回路、（４）はビツト線（10）
に所定の電圧を印加するビツト線電圧印加回路、（５）
はワード線（11）に所定の電圧を印加するワード線電圧
印加回路である。
次に動作について説明する。まず、メモリセル（13）
M1への書込みは、ビツト線デコーダ（１）によりビツト
線（10）B1に選択的に例えば8V程度の高圧を印加し、ワ
ード線デコーダ（２）によりワード線（11）W1に例えば
12.5V程度の高圧にすることによりメモリセル（13）M1
の浮遊ゲートにホツトエレクトロンを注入しメモリセル
（13）M1のしきい電圧を上昇させる。
M1への書込みは、ビツト線デコーダ（１）によりビツト
線（10）B1に選択的に例えば8V程度の高圧を印加し、ワ
ード線デコーダ（２）によりワード線（11）W1に例えば
12.5V程度の高圧にすることによりメモリセル（13）M1
の浮遊ゲートにホツトエレクトロンを注入しメモリセル
（13）M1のしきい電圧を上昇させる。
消去は、全てのワード線（11）を接地レベルとし、ま
たビツト線（10）は接地レベルもしくは開放とし、ソー
ス線（12）は例えば12.5V程度の電圧を印加することに
より、メモリセル（13）の浮遊ゲートとソース間に電子
のトンネル現象が発生しメモリセル（13）のしきい電圧
を低下させる。以上が、消去動作であるが、この際製造
プロセス等のばらつきにより必要以上にしきい電圧が低
下してしまうメモリセル（13）が発生する。そこで、消
去動作に引き続いて軽度な書込み動作を行う。まず、ビ
ツト線電圧印加回路（４）によりビツト線（10）に所定
の電位例えば5V程度を印加し、ワード終電圧印加回路
（５）によりワード線（11）に所定の電位例えば1.5V程
度印加することにより、上記の必要以上にしきい電圧が
低下したメモリセル（13）（例えば、メモリセル（13）
のしきい電圧が、−1.0Vのもの）は、チヤネル電流が流
れ軽度な書込み（ソフトライト）が起こり、しきい電圧
が上記のワード線（11）の電位例えば1.5V以下のところ
まで上昇する。
たビツト線（10）は接地レベルもしくは開放とし、ソー
ス線（12）は例えば12.5V程度の電圧を印加することに
より、メモリセル（13）の浮遊ゲートとソース間に電子
のトンネル現象が発生しメモリセル（13）のしきい電圧
を低下させる。以上が、消去動作であるが、この際製造
プロセス等のばらつきにより必要以上にしきい電圧が低
下してしまうメモリセル（13）が発生する。そこで、消
去動作に引き続いて軽度な書込み動作を行う。まず、ビ
ツト線電圧印加回路（４）によりビツト線（10）に所定
の電位例えば5V程度を印加し、ワード終電圧印加回路
（５）によりワード線（11）に所定の電位例えば1.5V程
度印加することにより、上記の必要以上にしきい電圧が
低下したメモリセル（13）（例えば、メモリセル（13）
のしきい電圧が、−1.0Vのもの）は、チヤネル電流が流
れ軽度な書込み（ソフトライト）が起こり、しきい電圧
が上記のワード線（11）の電位例えば1.5V以下のところ
まで上昇する。
なお、上記実施例では一括してソフトライトを行う場
合について説明したが、ワード線（11）、ビツト線（1
0）で分割して行う方法でもよい。
合について説明したが、ワード線（11）、ビツト線（1
0）で分割して行う方法でもよい。
以上のように、この発明によれば回復手段によって第
３の状態にあるメモリトランジスタの制御ゲートの電圧
のしきい値を第２の状態のそれに設定することができる
ので、製造プロセスでのばらつきで発生するオーバイレ
ーズメモリセルを救済し製品の歩留りを向上できるとい
う効果がある。
３の状態にあるメモリトランジスタの制御ゲートの電圧
のしきい値を第２の状態のそれに設定することができる
ので、製造プロセスでのばらつきで発生するオーバイレ
ーズメモリセルを救済し製品の歩留りを向上できるとい
う効果がある。
第１図はこの発明の一実施例による半導体不揮発性記憶
装置の構成を示す回路図、第２図は従来の一括消去形EP
ROMのメモリセルの回路図である。 図において、（１）はビツト線デコーダ、（２）はワー
ド線デコーダ、（３）はソース線電圧印加回路、（４）
はビツト線電圧印加回路、（５）はワード線電圧印加回
路、（10）はビツト線、（11）はワード線、（12）はソ
ース線、（13）はメモリセルである。
装置の構成を示す回路図、第２図は従来の一括消去形EP
ROMのメモリセルの回路図である。 図において、（１）はビツト線デコーダ、（２）はワー
ド線デコーダ、（３）はソース線電圧印加回路、（４）
はビツト線電圧印加回路、（５）はワード線電圧印加回
路、（10）はビツト線、（11）はワード線、（12）はソ
ース線、（13）はメモリセルである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】（ａ）複数個配列され、その各々が、浮遊
ゲート及び制御ゲート、並びに第１の電流電極及び第２
の電流電極を有し、 前記浮遊ゲートの電荷を蓄積及び放出させることによ
り、前記第２の電流電極と前記第１の電流電極の間に所
定の電流を流すことができる前記制御ゲートの電圧のし
きい値がそれぞれ第１の値及び第２の値となり、これに
よって第１及び第２の状態が呈されるメモリトランジス
タと、 （ｂ）前記制御ゲートと前記第１の電流電極または前記
第２の電流電極の間に電圧を印加してトンネル現象によ
って浮遊ゲートに蓄積された前記電荷を放出させる第１
の状態遷移手段と、 （ｃ）前記第１の状態遷移手段によって前記浮遊ゲート
から過剰に前記電荷が放出され、前記しきい値が第３の
値を採って第３の状態を呈するメモリトランジスタに対
し、 前記浮遊ゲートに前記電荷を供給することにより、前記
しきい値を前記第２の値に設定する回復手段と を備え、 前記第１及び第２の状態の相違が、前記メモリトランジ
スタの書き込み及び消去の相違に対応し、 前記第１の値と前記第２の値との差よりも、前記第１の
値と前記第３の値との差の方が大きい半導体不揮発性記
憶装置。 - 【請求項２】（ｄ）前記第２の電流電極と前記第１の電
流電極との間に第４の値を採る電圧を印加し、前記第１
の電流電極と前記制御ゲートとの間に第５の値を採る電
圧を印加して前記浮遊ゲートに前記電荷を供給する第２
の状態遷移手段を更に備え、 前記回復手段は、前記第２の電流電極と前記第１の電流
電極との間に前記第４の値以下の第６の値を採る電圧を
印加し、前記第１の電流電極と前記制御ゲートとの間に
前記第５の値よりも小さい第７の値を採る電圧を印加し
て前記浮遊ゲートに前記電荷を供給する、請求項１記載
の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2658490A JP2638654B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2658490A JP2638654B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230566A JPH03230566A (ja) | 1991-10-14 |
| JP2638654B2 true JP2638654B2 (ja) | 1997-08-06 |
Family
ID=12197597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2658490A Expired - Lifetime JP2638654B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638654B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0520505B1 (en) * | 1991-06-27 | 1997-03-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and its operating method |
| JP2729432B2 (ja) * | 1991-10-30 | 1998-03-18 | 三菱電機株式会社 | 電気的に書込消去可能な半導体記憶装置 |
| US5220533A (en) * | 1991-11-06 | 1993-06-15 | Altera Corporation | Method and apparatus for preventing overerasure in a flash cell |
| US5521867A (en) * | 1993-12-01 | 1996-05-28 | Advanced Micro Devices, Inc. | Adjustable threshold voltage conversion circuit |
| JPH07182877A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
| JP3145894B2 (ja) * | 1995-03-10 | 2001-03-12 | 日本電気株式会社 | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
| JP2982676B2 (ja) * | 1995-12-08 | 1999-11-29 | 日本電気株式会社 | 不揮発性半導体記憶装置の過消去救済方法 |
| US6134148A (en) * | 1997-09-30 | 2000-10-17 | Hitachi, Ltd. | Semiconductor integrated circuit and data processing system |
| KR100357644B1 (ko) | 1999-02-19 | 2002-10-25 | 미쓰비시덴키 가부시키가이샤 | 비휘발성 반도체 기억장치 및 그 구동방법, 동작방법 및제조방법 |
| JP2008262626A (ja) * | 2007-04-11 | 2008-10-30 | Renesas Technology Corp | 不揮発性半導体メモリ |
-
1990
- 1990-02-06 JP JP2658490A patent/JP2638654B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03230566A (ja) | 1991-10-14 |
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Legal Events
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|---|---|---|---|
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