JPH03230566A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH03230566A JPH03230566A JP2026584A JP2658490A JPH03230566A JP H03230566 A JPH03230566 A JP H03230566A JP 2026584 A JP2026584 A JP 2026584A JP 2658490 A JP2658490 A JP 2658490A JP H03230566 A JPH03230566 A JP H03230566A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電気的に一括消去および書き込み可能な不
揮発性半導体記憶装置に関するものである。
揮発性半導体記憶装置に関するものである。
〔従来の技術」
第２図は従来の電気的に一括消去可能な浮遊ゲトを有す
るＥＰＲＯＭメモリセルを示す回路図である。図におい
て（６）は、通常ＥＰＲＯＭのビット線に接続嘔れるド
レイン、（γ）はワード線に接続される制御ゲート、（
８）は浮遊ゲー）％（９）はソース線に接続されるソー
スである。
るＥＰＲＯＭメモリセルを示す回路図である。図におい
て（６）は、通常ＥＰＲＯＭのビット線に接続嘔れるド
レイン、（γ）はワード線に接続される制御ゲート、（
８）は浮遊ゲー）％（９）はソース線に接続されるソー
スである。
次に動作について説明する。まず、メモリセルへの情報
の書込みは、制御ゲート（γンに約１２．５Ｖ程度、ド
レイン（６）に約８ｖ程度の電圧を印加することにより
、チャネル部で発生したホットエレクトロンは浮遊ゲー
ト（８）に注入される。この動作によりメモリーセルは
しきい値電圧を変化させられることになる。例えば、Ｎ
チャネル型のメモリセルの場合には、浮遊ゲート（８）
に電子を注入し負に帯電させることにより、制御ゲート
（γ）でのメモリセルのしきい電圧を上昇でせて書き込
みを行う。
の書込みは、制御ゲート（γンに約１２．５Ｖ程度、ド
レイン（６）に約８ｖ程度の電圧を印加することにより
、チャネル部で発生したホットエレクトロンは浮遊ゲー
ト（８）に注入される。この動作によりメモリーセルは
しきい値電圧を変化させられることになる。例えば、Ｎ
チャネル型のメモリセルの場合には、浮遊ゲート（８）
に電子を注入し負に帯電させることにより、制御ゲート
（γ）でのメモリセルのしきい電圧を上昇でせて書き込
みを行う。
次に消去を行う場合には、−括消去型のＥＰＲＯＭでで
はソース（９）に約１２ｖ１制御ゲート（γ）を接地す
ることにより、浮遊ゲート（８）とソース（９）間で、
電子のトンネル現象が生じる。この結果、上記のしきい
電圧が上昇したメモリセルは、電子のトンネル現象によ
り負に帯電していた浮遊ゲート（８）に正孔が注入され
、しきい電圧を書き込み動作前のレベルまで低下させ消
去を行う。
はソース（９）に約１２ｖ１制御ゲート（γ）を接地す
ることにより、浮遊ゲート（８）とソース（９）間で、
電子のトンネル現象が生じる。この結果、上記のしきい
電圧が上昇したメモリセルは、電子のトンネル現象によ
り負に帯電していた浮遊ゲート（８）に正孔が注入され
、しきい電圧を書き込み動作前のレベルまで低下させ消
去を行う。
従来の半導体不揮発性記憶装置は、以上のように構成さ
れているので、−括消去時に製造プロセスでのばらつき
により必要以上にしきい電圧が低下する（オーバイレー
ズ）メモリセルが発生し装置の誤動作を引き起こすとい
う問題があった。
れているので、−括消去時に製造プロセスでのばらつき
により必要以上にしきい電圧が低下する（オーバイレー
ズ）メモリセルが発生し装置の誤動作を引き起こすとい
う問題があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、オーバイレーズされたメモリセルを救済で
きる半導体不揮発性記憶装置を得ることを目的とする。
れたもので、オーバイレーズされたメモリセルを救済で
きる半導体不揮発性記憶装置を得ることを目的とする。
この発明に係る半導体不揮発性記憶装置は、浮遊ゲート
を有するトランジスタからなるメモリセルアレイのワー
ド線に接続され、読出時に上記ワード線に印加される電
圧よりも低い電圧を印加する回路ト、上記メモリセルの
ビット線に接続でれ読出時に上記ビット線に印加される
電圧よりも高く、かつ、書き込み時に上記ビット線に印
加される電圧よりも低い電圧を印加する回路とを備えた
ものである。
を有するトランジスタからなるメモリセルアレイのワー
ド線に接続され、読出時に上記ワード線に印加される電
圧よりも低い電圧を印加する回路ト、上記メモリセルの
ビット線に接続でれ読出時に上記ビット線に印加される
電圧よりも高く、かつ、書き込み時に上記ビット線に印
加される電圧よりも低い電圧を印加する回路とを備えた
ものである。
この発明における半導体不揮発性記憶装置は、メモリセ
ルアレイのワード線に接続された電圧印加回路とビット
線に接続された電圧印加回路により、−括消去後のオー
バイレーズセルのＬきい電圧を軽度な書込み（ソフトラ
イト）を行うことにより、所望の電圧にすることが可能
である。
ルアレイのワード線に接続された電圧印加回路とビット
線に接続された電圧印加回路により、−括消去後のオー
バイレーズセルのＬきい電圧を軽度な書込み（ソフトラ
イト）を行うことにより、所望の電圧にすることが可能
である。
以下、この発明の一実施例を図について詳しく説明する
。第１図において、（１）はメモリセル（１３１のドレ
インが接続された複数のビット線αＱのいづれかを選択
するビット線デコーダ、（２）はメモリセルσ３の制御
ゲートが接続された複数のワード線ａυのいづれかを選
択するワード線デコーダ、＋ａ）ｔ／′ｉメモリセルσ
３のソースに接続されたソース線α２に電圧を印加する
ソース線電圧印加回路、（４）はビット線（１０）に所
定の電圧を印加するビット線電圧印加回路、（５）はワ
ード線ａυに所定の電圧を印加するワード線電圧印加回
路である。
。第１図において、（１）はメモリセル（１３１のドレ
インが接続された複数のビット線αＱのいづれかを選択
するビット線デコーダ、（２）はメモリセルσ３の制御
ゲートが接続された複数のワード線ａυのいづれかを選
択するワード線デコーダ、＋ａ）ｔ／′ｉメモリセルσ
３のソースに接続されたソース線α２に電圧を印加する
ソース線電圧印加回路、（４）はビット線（１０）に所
定の電圧を印加するビット線電圧印加回路、（５）はワ
ード線ａυに所定の電圧を印加するワード線電圧印加回
路である。
次に動作について説明する。まず、メモリセルＣ１３１
Ｍｌへの書込みは、ビット線デコーダ（１）によりビッ
ト線αＩＩｙｌＢｌに選択的に例えば８Ｖ程度の高圧を
印加し、ワード線デコーダ（２）によりワード線０υＷ
１ に例えば１２．５Ｖ程度の高圧にすることによりメ
モリセルα３１１，４１の浮遊ゲートにホットエレクト
ロンを注入しメモリセルσ３１Ｍ１のしきい電圧を上昇
させる。
Ｍｌへの書込みは、ビット線デコーダ（１）によりビッ
ト線αＩＩｙｌＢｌに選択的に例えば８Ｖ程度の高圧を
印加し、ワード線デコーダ（２）によりワード線０υＷ
１ に例えば１２．５Ｖ程度の高圧にすることによりメ
モリセルα３１１，４１の浮遊ゲートにホットエレクト
ロンを注入しメモリセルσ３１Ｍ１のしきい電圧を上昇
させる。
消去は、全てのワード線（１１）を接地レベルとしまた
ビット線（１０）は接地レベルもしくは開放とし、ソー
ス線（１２）は例えば１２．５Ｖ程度の電圧を印加する
ことにより、メモリセル（１３）の浮遊ゲートとソース
間に電子のトンネル現象が発生しメモリセル（１３）の
しきい電圧を低下させる。以上が、消去動作であるが、
この際製造プロセス等のばらつきにより必要以上にしき
い電圧が低下してしまうメモリセル（１３）が発生する
。そこで、消去動作に引き続いて軽度な書込み動作を行
う。まず、ビット線電圧印加回路（４）によりビット線
（１０）に所定の電位例えば５Ｖ程度を印加し、ワード
線電圧印加回路（５）によりワード線（１１）に所定の
電位例えば１．５Ｖ程度印加することにより、上記の必
要以上にしきい電圧が低下したメモリセル（１３） （
例えばメモリセル（１３）のしきい電圧が、−１，ＯＶ
のもの）は、チャネル電流が流れ軽度な書込み（ソフト
ライト）が起こり、しきい電圧が上記のワード線（１１
）の電位例えば１．５ＶＰｉ下のところまで上昇する。
ビット線（１０）は接地レベルもしくは開放とし、ソー
ス線（１２）は例えば１２．５Ｖ程度の電圧を印加する
ことにより、メモリセル（１３）の浮遊ゲートとソース
間に電子のトンネル現象が発生しメモリセル（１３）の
しきい電圧を低下させる。以上が、消去動作であるが、
この際製造プロセス等のばらつきにより必要以上にしき
い電圧が低下してしまうメモリセル（１３）が発生する
。そこで、消去動作に引き続いて軽度な書込み動作を行
う。まず、ビット線電圧印加回路（４）によりビット線
（１０）に所定の電位例えば５Ｖ程度を印加し、ワード
線電圧印加回路（５）によりワード線（１１）に所定の
電位例えば１．５Ｖ程度印加することにより、上記の必
要以上にしきい電圧が低下したメモリセル（１３） （
例えばメモリセル（１３）のしきい電圧が、−１，ＯＶ
のもの）は、チャネル電流が流れ軽度な書込み（ソフト
ライト）が起こり、しきい電圧が上記のワード線（１１
）の電位例えば１．５ＶＰｉ下のところまで上昇する。
なお、上記実施例では一括してソフトライトを行う場合
について説明したが、ワード線συ、ビット線（１０）
で分割して行う方法でもよい。
について説明したが、ワード線συ、ビット線（１０）
で分割して行う方法でもよい。
以上のように、この発明によればワード線とビット線に
それぞれ電圧印加回路を備え、−括消去後のオーバイレ
ーズメモリセルに軽度な書込み（ソフトライト）を行い
消去時のメモリセルのしきい電圧を所望の値にすること
が出来るので、製造プロセスでのばらつきで発生するオ
ーバイレーズメモリセルを救済し製品の歩留りを向上で
きるという効果がある。
それぞれ電圧印加回路を備え、−括消去後のオーバイレ
ーズメモリセルに軽度な書込み（ソフトライト）を行い
消去時のメモリセルのしきい電圧を所望の値にすること
が出来るので、製造プロセスでのばらつきで発生するオ
ーバイレーズメモリセルを救済し製品の歩留りを向上で
きるという効果がある。
第１図はこの発明の一実施例による半導体不揮発性記憶
装置の構成を示す回路図、第２図は従来の一括消去形Ｅ
ＰＲＯＭのメモリセルの回路図である。 図において、（１）はビット線デコーダ、（２）はワー
ド線デコーダ、（８）はソース線電圧印加回路、（４）
はビット線電圧印加回路、（６）はワード線電圧印加回
路、α０はビット線、口υはワード線、ｏｚはソース線
σ３はメモリセルである。 代 理 人 大 岩 増 雄第１図 第２図 ４じ・／田和珀類！ｌｌ路 ｊ ワーＬ゛線電ν五θ次υ図路 ｌＯＬ・／ト＃泉 ７１・７−Ｌ線 １２ ′を一又痒 １３゛メεソびル 丁 １・ＪＣ 補 正 １（ （自発） １゜ ＩＧ ｆ’！、の表示 持碩［１シ ２−２６５８４ 号 ２、驚明の名称 半導体不揮発性記憶装置 補正をする者 事件との関係 特許出願人 ｆ−ｔ−所 東京都千代田区丸の内皿丁目２番３
号名 弥 （６０１）三菱電機株式会社代表者 志
岐 守 へ ４、代理人 ｆに １ｊ斤 東京都千代田区丸の内皿丁目２番３号 ＆ 補正の対象 明細書の発明の詳細な説明の個。 ６、補正の内容 （１）明ｗｉ薔第３頁第１行の「（８）に正孔が注入さ
ｎ、Ｊを「（８ンから電そが引き抜かｎるかまたは正孔
が注入さｔｔｌＪと訂正する。 以上
装置の構成を示す回路図、第２図は従来の一括消去形Ｅ
ＰＲＯＭのメモリセルの回路図である。 図において、（１）はビット線デコーダ、（２）はワー
ド線デコーダ、（８）はソース線電圧印加回路、（４）
はビット線電圧印加回路、（６）はワード線電圧印加回
路、α０はビット線、口υはワード線、ｏｚはソース線
σ３はメモリセルである。 代 理 人 大 岩 増 雄第１図 第２図 ４じ・／田和珀類！ｌｌ路 ｊ ワーＬ゛線電ν五θ次υ図路 ｌＯＬ・／ト＃泉 ７１・７−Ｌ線 １２ ′を一又痒 １３゛メεソびル 丁 １・ＪＣ 補 正 １（ （自発） １゜ ＩＧ ｆ’！、の表示 持碩［１シ ２−２６５８４ 号 ２、驚明の名称 半導体不揮発性記憶装置 補正をする者 事件との関係 特許出願人 ｆ−ｔ−所 東京都千代田区丸の内皿丁目２番３
号名 弥 （６０１）三菱電機株式会社代表者 志
岐 守 へ ４、代理人 ｆに １ｊ斤 東京都千代田区丸の内皿丁目２番３号 ＆ 補正の対象 明細書の発明の詳細な説明の個。 ６、補正の内容 （１）明ｗｉ薔第３頁第１行の「（８）に正孔が注入さ
ｎ、Ｊを「（８ンから電そが引き抜かｎるかまたは正孔
が注入さｔｔｌＪと訂正する。 以上
Claims (1)
- 浮遊ゲートを有するトランジスタからなるメモリセル
アレイのワード線に接続され、読出時に上記ワード線に
印加される電圧よりも低い電圧を印加する回路と、上記
メモリセルのビット線に接続され、読出時に上記ビット
線に印加される電圧よりも高く、かつ、書込み時に上記
ビット線に印加される電圧よりも低い電圧を印加する回
路とを備えた半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2658490A JP2638654B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2658490A JP2638654B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03230566A true JPH03230566A (ja) | 1991-10-14 |
| JP2638654B2 JP2638654B2 (ja) | 1997-08-06 |
Family
ID=12197597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2658490A Expired - Lifetime JP2638654B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638654B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5220533A (en) * | 1991-11-06 | 1993-06-15 | Altera Corporation | Method and apparatus for preventing overerasure in a flash cell |
| JPH05182481A (ja) * | 1991-10-30 | 1993-07-23 | Mitsubishi Electric Corp | 電気的に書込消去可能な半導体記憶装置 |
| EP0656627A2 (en) * | 1993-12-01 | 1995-06-07 | Advanced Micro Devices, Inc. | An adjustable threshold voltage circuit |
| JPH07182877A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
| US5452248A (en) * | 1991-06-27 | 1995-09-19 | Kabushiki Kaisha Toshiba | Method of operating a nonvolatile semiconductor memory device |
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| JP2008262626A (ja) * | 2007-04-11 | 2008-10-30 | Renesas Technology Corp | 不揮発性半導体メモリ |
-
1990
- 1990-02-06 JP JP2658490A patent/JP2638654B2/ja not_active Expired - Lifetime
Cited By (19)
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| JPH07182877A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 不揮発性半導体記憶装置のデータ消去方法 |
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| EP0886321A1 (en) * | 1994-07-15 | 1998-12-23 | Sony Corporation | Threshold voltage adjusting method for a MIS device and charge detecting device |
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| US6104072A (en) * | 1994-07-15 | 2000-08-15 | Sony Corporation | Analogue MISFET with threshold voltage adjuster |
| JPH08249900A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
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| JP2008262626A (ja) * | 2007-04-11 | 2008-10-30 | Renesas Technology Corp | 不揮発性半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638654B2 (ja) | 1997-08-06 |
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