KR100207452B1 - 낸드형 플래쉬 이. 이. 피. 롬의 프로그래밍 방법 - Google Patents

Abstract

패스 트랜지스터의 절연 파괴 현상을 방지하는 낸드형 플래쉬 메모리의 프로그래밍 방법이 개시된다.

본 발명에 따른 낸드형 플래쉬 이.이.피.롬의 프로그래밍 방법은 메모리 셀에 연결된 패스 트랜지스터들에 프로그래밍 전압 혹은 패스 전압을 인가한 후에 패스 트랜지스터를 턴온시켜 선택된 메모리 셀을 프로그램하는 것을 특징으로 한다.

본 발명에 따른 낸드형 플래쉬 이.이.피.롬의 프로그래밍 방법에서는 패스 전압과 프로그래밍 전압을 먼저 인가한 후에 블록 워드 라인 선택 전압을 인가함으로써 메모리 셀의 셀프 부스팅 현상을 방지하여 패스 트랜지스터가 절연 파괴되는 것을 방지하는 효과가 있다.

Description

낸드형 플래쉬 이.이.피.롬의 프로그래밍 방법

제1도는 일반적인 낸드형 플래쉬 이.이.피.롬의 구성을 보이는 블록도이다.

제2a도는 종래의 프로그래밍 방법에 있어서 프로그래밍 전압, 패스 전압 그리고 블록 워드 라인에 인가되는 전압과는 관계를 보이는 그래프이다.

제2b도는 본 발명에 따른 프로그래밍 방법에 있어서 각 신호들이 인가되는 순서를 보이는 타이밍도이다.

제2c도는 본 발명에 따른 프로그래밍 방법에 있어서 프로그래밍 전압, 패스 전압 그리고 블록 워드 라인에 인가되는 전압과의 관계를 보이는 그래프이다.

제3도는 일반적인 낸드형 이.이.피.롬 블록의 등가 회로를 보이는 회로도이다.

제4도는 낸드형 플래쉬 이.이.피.롬 셀의 독출 동작에 있어서 제어 신호들을 보이는 파형도이다.

제5도는 낸드형 플래쉬 이.이.피.롬 셀의 소거/프로그래밍 동작에 있어서 제어 신호들을 보이는 파형도이다.

제6도는 종래의 프로그래밍 방법을 보이는 흐름도이다.

제7도는 본 발명에 따른 프로그래밍 방법을 보이는 흐름도이다.

본 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것으로서 특히 패스 트랜지스터의 절연 파괴 현상을 방지하는 낸드형 플래쉬 메모리의 프로그래밍 방법에 관한 것이다.

낸드형 플래쉬 이.이.피.롬(Electrically Erasable and programmable Read Only Memory(이하 EEPROM이라 함) 기억 소자에 기록된 정보는 메모리 셀의 프로그램된 상태에 따라 정의된다.

제3도는 일반적인 낸드형 이.이.피.롬 블록의 등가 회로를 보이는 회로도이다. 제3도에 도시된 바와 같이 낸드형 플래쉬 이.이.피.롬 블록은 두개의 선택 게이트(SG1, SG2)들 사이에 일렬로 샌드위치된 8개의 메모리를 갖는다. 첫번째 선택 게이트(SG1)는 선택성을 보증하기 것이고, 두번째 선택 게이트(SG2)는 프로그래밍 동작동안 셀 전류가 흘러나가는 것을 방지하기 위한 것이다.

제4도는 낸드형 플래쉬 이.이.피.롬 셀의 독출 동작에 있어서 제어 신호들을 보이는 파형도이다. 어떤 셀이 선택되면, 선택된 셀의 게이트에는 0V가 인가되고, 선택되지 않은 셀들의 게이트에는 5V가 인가된다. 이러한 상태에서, 모든 선택되지 않은 셀들은 단순한 스위치로서 동작한다. 선택된 셀이 ZERO로 프로그램된 셀이라면 셀 전류가 흐르고, ONE으로 프로그램된 셀이라면 셀 전류가 흐르지 않는다.

제5도는 낸드형 플래쉬 이.이.피.롬 셀의 소거/프로그래밍 동작에 있어서 제어 신호들을 보이는 파형도이다. 모든 셀들의 지움은 모든 셀들의 게이트에 소거 전압 예를 들어, 17V를 인가하고 비트 라인에 ONE 로직의 프로그래밍에 필요한 전압(0V)를 인가하면 된다. 전자들이 모든 셀들의 플로팅 게이트에 주입된다. 소거된 셀들의 문턱 전압은 약 2V의 엔핸스먼트 모드가 된다. 모든 셀들은 동시에 소거된다.

어떤 셀을 프로그래밍 하기 위해서는 선택된 셀의 게이트에 0V를 인가하고, 선택되지 않은 셀들에 패스 전압을 인가한다. 이때 패스 전압은 두가지 중의 하나가 된다. 즉, 선택된 셀 및 선택된 셀과 소오스 사이에 위치한 셀들에는 0V가 인가되고, 선택된 셀과 비트라인 사이에 위치한 셀들에는 22V가 인가된다. 22V가 인가되는 셀들은 단순한 스위치로서 동작한다.

만일 비트라인에 중간 전압인 11V가 인가되면 선택된 셀은 터널링이 발생하지 않기 때문에 소거 동작시 설정된 ONE 로직을 유지하고, 22V가 인가되면 터널링에 의해 디플리션 모드가 되어 ZERO로직으로 프로그램된다.

선택되지 않은 셀들은 게이트에 인가된 전압(11V)과 소오스/드레인에 인가된 전압(11V 혹은 22V) 사이에 전압차가 터널링 전류를 일으킬 정도로 충분하지 않기 때문에 소거되지 않는다.

주지하는 바와 같이 반도체 장치에 있어서 어떤 셀은 워드 라인과 비트 라인에 의해 선택된다. 또한, 메모리 셀은 블록화되어져 있다. 이에 따라 하나의 셀을 선택하기 위해서는 블록 워드 라인, 워드 라인, 비트 라인이 각각 지정되어야 한다.

원하는 정보를 메모리 셀에 저장하기 위해서는 터널링에 의해 게이트에 전하가 주입될 수 있는 레벨을 가지는 프로그래밍 전압이 워드 라인(word line)에 인가되어야 하며, 이러한 프로그래밍 전압이 선택된 워드 라인에 전달되기 위해서는 선택된 워드 라인에 해당하는 패스 트랜지스터(pass transistor)가 턴온(turn on)되어야 한다.

패스 트랜저스터의 오소스에 인가되는 프로그래밍 전압(Vpgm)이 완전하게 셀에 전달되기 위해서는 패스 트랜지스터의 게이트에 인가되는 블록 워드 라인의 전압(Vbw1)은 프로그래밍 전압(Vpgm)에 패스 트랜지스터의 문턱 전압 (Vth)을 더한 값만큼 되어야 한다.

이러한 패스 트랜지스터의 소오스에 인가되는 프로그래밍 전압(Vpgm)과 패스 트랜지스터의 게이트에 인가되는 블록 워드 라인의 전압(Vbw1)은 반도체 장치의 동작 전원보다 높고, 또한 이들 사이에 문턱 전압(Vth)의 차를 유지하기 위하여 스위치드 펌프(switched pump) 회로가 사용된다. 스위치드 펌프 회로는 소정의 초기 전압에 클럭 신호의 펌핑 작용에 의해 발생된 전압을 더하여 초기 전압보다 높은 전원을 발생한다. 이러한, 스위치드 펌프 회로는 원하는 전압을 얻기 위하여 약간의 대기 시간이 필요하다.

종래의 낸드형 플래쉬 이.이.피.롬의 프로그래밍 방법에 의하면 선택된 셀의 게이트에 연결된 패스 트랜지스터의 게이트에 블록 워드 라인 전압(Vbw1)을 인가하고 난 후에 패스 트랜지스터의 소오스에 프로그래밍 전압(Vpgm) 혹은 패스 전압(Vpass)을 인가시키고, 이후에 비트 라인 전압을 인가하여 셀을 프로그래밍하였다.

이 경우 스위치드 펌프 회로의 동작에 의해 패스 트랜지스터의 소오스가 0V로부터 프로그래밍 전압(Vpgm) 혹은 패스 전압(Vpass)으로 상승하는 동안 소오스-게이트간의 캐패시터 커플링(capasitor coupling)에 의해 부스팅 효과 즉, 셀프 부스팅에 의해 패스 트랜지스터의 게이트에 인가되는 블록 워드 라인의 전압(Vbw1)이 더욱 높아지게 된다.

이렇게 되면 패스 트랜지스터의 게이트-소오스 사이에서 게이트 절연막의 절연 파괴 현상이 일어나서 패스 트랜지스터가 파괴될 수 있다. 특히, 낸드형 플래쉬 이.이.피.롬의 경우 두번째 선택 게이트는 프로그래밍 동작 동안에 0V를 유지하기 때문에 증가된 블록 워드 라인의 전압(Vbw1)에 의해 파괴되기 쉽다.

본 발명은 상기의 문제점을 해결하기 위하여 안출된 것으로서 패스 트랜지스터가 절연 파괴되는 것을 방지하는 프로그래밍 방법을 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하는 본 발명에 따른 낸드형 플래쉬 이.이.피.롬의 프로그래밍 방법은 비트 라인들 사이에 각각이 1비트를 저장하는 N개의 메모리 셀들이 직렬로 연결된 낸드 구조의 셀 블록, 상기 셀 블록의 메모리 셀들에 프로그래밍 전압 혹은 패스 전압을 인가하기 위한 N개의 패스 트랜지스터들, 상기 N개의 패스 트랜지스터들에 블록 워드 라인 전압을 인가하여 프로그래밍될 셀을 포함하는 셀 블록을 선택하는 블록 콘트롤 디코더, 그리고 프로그래밍 될 셀에 연결된 패스 트랜지스터에는 프로그래밍 전압을 인가하며 프로그래밍되지 않은 셀에 연결된 패스 트랜지스터들에는 패스 전압을 인가하는 워드 라인 디코더를 포함하는 낸드형 이.이.피.롬의 프로그래밍 방법에 있어서, 상기 워드 라인 디코더를 제어하여 프로그래밍될 셀에 연결된 패스 트랜지스터 및 프로그래밍되지 않을 셀에 연결된 패스 트랜지스터들에 각각 프로그래밍 전압 및 패스 전압을 인가하는 과정 ; 상기 블록 콘트롤 디코더를 제어하여 프로그래밍될 셀을 포함하는 셀 블록에 연결된 패스 트랜지스터들에 블록 워드 라인 전압을 인가하는 과정 ; 및 프로그램될 셀을 포함하는 셀 블록의 비트 라인에 프로그래밍할 데이터를 인가하는 과정을 포함하는 것을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1a도 내지 제1b도는 일반적인 낸드형 플래쉬 EEPROM의 구성을 보이는 블록도이다. 제1a도에 도시된 메모리 셀의 프로그래밍을 위해서는 패스 트랜지스터의 게이트를 충분히 높은 전압으로 바이어스하여 패스 트랜지스터의 문턱 전압에 의한 전압 강하 없이 워드 라인의 프로그래밍 전압(Vpgm)이 전달되도록 하여야 한다.

제6도는 제1a도에 도시된 장치에 있어서 어떤 셀을 프로그래밍하는 과정을 보이는 흐름도이다. 제6도에 도시된 방법은 블록 워드 라인 전압인가 과정(S600), 프로그래밍/패스 전압 인가 과정(S610), 그리고 비트 라인 과정(S600), 프로그래밍/패스 전압 인가 과정(S610)은 프로그래밍될 셀을 선택하는 과정에 해당하고, 비트 라인 전압 인가 과정(S620)은 선택된 셀에 데이터를 기입하는 과정에 해당한다.

블록 워드 라인 전압 인가 과정(S600)은 프로그래밍될 셀을 포함하는 셀 블록을 선택하는 과정이다.

프로그래밍/패스 전압 인가 과정(S610)은 셀 블록 중에서 프로그래밍될 셀을 선택하는 과정으로서, 프로그래밍될 셀에 연결된 패스 트랜지스터에 프로그래밍 전압을 인가하고, 그외의 패스 트랜지스터들에는 패스 전압을 인가하는 과정이다. 여기서, 패스 전압은 제5도를 통하여 이미 설명된 바와 같이 선택된 셀 및 선택된 셀과 소오스 사이에 위치한 셀들에는 0V가 인가되고, 선택된 셀과 비트라인 사이에 위치한 셀들에는 22V가 인가된다. 22V가 인가되는 셀들은 패스 트랜지스터로서 동작한다.

비트 라인 전압 인가 과정(S620)은 S600과 S610을 통하여 선택된 셀에 ZERO 혹은 ONE을 프로그래밍하기 위한 전압을 비트 라인에 인가하는 과정이다.

제6도에 도시된 흐름도를 좀더 상세히 설명하면 다음과 같다. 특정한 메모리 셀을 선택하여 프로그램하고자 할 경우 먼저 블록을 선택하기 위한 블록 어드레스가 블록 컨트롤 디코더(10)에 입력되고, 워드 라인 선택을 위한 워드 라인 어드레스가 워드 라인 디코더(12)에 입력되면 프로그래밍 전압(Vpgm)이 인가될 워드 라인과 패스 전압(Vpass)이 인가될 워드 라인들이 결정된다.

이때, 요구되는 바이어스 전압들의 값은 제1a도에 함께 도시하였다.

제1b도는 프로그래밍 전압(Vpgm)을 발생하기 위한 종래의 스위치 펌프 회로를 보이는 것이다. 여기서, Vinit는 스위치 펌프 회로의 초기값을 설정하는 전압이고, 클럭 신호는 입력 전압을 스위칭하기 위한 스위칭 개시 신호이다.

블록 컨트롤 디코더(10)는 제1b도에 도시되는 바와 같은 스위치 펌프 회로에 클럭 신호가 인가되면 전달된 프로그래밍 전압(Vpgm)을 스위칭하여 블록 워드 라인의 전압(Vbw1)을 발생시켜 블록 워드 라인에 인가한다.

그리고, 워드 라인 디코더(12)는 도시되지 않는 워드 라인 프리 디코더의 출력을 받아 각 워드 라인을 선택하여 필요한 워드 라인 전압(Vpgm 혹은 Vpass)을 패스 트랜지스터(14)를 통하여 메모리 셀(16)의 게이트에 전달시키는 부분들로 구성된다.

종래의 프로그래밍 방법에 있어서는 블록 워드 라인의 전압(Vbw1)을 먼저 인가한 후 프로그래밍 전압(Vpgm) 및 패스 전압(Vpass)을 인가하였다.

이러한 종래의 프로그래밍 방법에서는 제2a도에 도시되는 바와 같이 패스 트랜지스터의 소오스가 0V에서 소정의 전압으로 상승하는 동안 셀프 부스팅 현상에 의해 블록 워드 라인의 전압(Vbw1)이 계속 증가하게 되어 패스 트랜지스터의 소오스-게이트 사이에 높은 전계로 인한 게이트 산화막의 절연 파괴가 유발되게 된다.

제7도는 본 발명에 따른 프로그래밍 방법을 보이는 흐름도이다. 제7도에 도시된 방법은 제7도에 도시된 방법은 프로그래밍/패스 전압 인가 과정(S700), 블록 워드 라인 전압 인가 과정(S710), 그리고 비트 라인 전압 인가 과정(S720)을 포함한다.

제7도에 도시된 방법은 제6도에 도시된 방법에 비해 프로그래밍/패스 전압 인가 과정, 블록 워드 라인 전압 인가 과정의 순서가 서로 바뀌어져 있는 것을 알 수 있다.

제7도에 도시된 방법을 상세히 설명하면 다음과 같다. 본 발명에서는 패스 트랜지스터의 절연 파괴를 방지하기 위하여 먼저 프로그래밍 전압(Vpgm), 패스 전압(Vpass) 등을 패스 트랜지스터에 인가한 후에 블록 워드 전압을 인가한다.

즉, 제1b도에 도시된 바와 같은 스위치 펌프 회로에 클럭 신호를 인가하지 않은 상태에서 프로그래밍 전압(Vpgm), 패스 전압(Vpass) 등을 패스 트랜지스터의 소오스에 인가하여 충분한 레벨까지 전압이 상승하여 포화된 이후에 클럭 신호를 인가하여 펌핑된 전압을 블록 워드 라인의 전압(Vbw1)으로 인가한다.

이렇게 하면 셀프 부스팅 현상이 발생하지 않으므로 패스 트랜지스터의 소오스가 0V인 경우가 발생하더라도 패스 트랜지스터의 절연 파괴 현상은 발생하지 않는다.

본 발명에 따른 신호의 인가 순서를 제2b도에 도시하였다. 구체적으로는 패스 전압(Vpass)과 프로그래밍 전압(Vpgm)을 인가하고, 그 전압 레벨이 충분한 수준에 도달할 때까지 블록 워드 라인은 닫아 두고 있다가 스위치 펌프 회로에 클럭 신호를 인가한다.

본 발명에 의한 프로그래밍 방법에 의하면 제2c도에 도시되는 바와 같이 부스팅 현상이 제거되어 원하는 레벨까지만 펌핑됨을 알 수 있다.

상술한 바와 같이 본 발명에 따른 낸드형 플래쉬 이.이.피.롬의 프로그래밍 방법에서는 패스 전압과 프로그래밍 전압을 먼저 인가한 후에 블록 워드 라인 선택 전압을 인가함으로써 메모리 셀의 셀프 부스팅 현상을 방지하여 패스 트랜지스터가 절연 파괴되는 것을 방지하는 효과가 있다.

Claims (1)

1. 비트 라인들 사이에 각각이 1비트를 저장하는 N개의 메모리 셀들이 직렬로 연결된 낸드 구조의 셀 블록, 상기 셀 블록의 메모리 셀들에 프로그래밍 전압 혹은 패스 전압을 인가하기 위한 N개의 패스 트랜지스터들, 상기 N개의 패스 트랜지스터들에 블록 워드 라인 전압을 인가하여 프로그래밍될 셀에 연결된 패스 트랜지스터에는 프로그래밍 전압을 인가하며 프로그래밍되지 않은 셀에 연결된 패스 트랜지스터들에는 패스 전압을 인가하는 워드 라인 디코더를 포함하는 낸드형 이.이.피.롬의 프로그래밍 방법에 있어서, 상기 워드 라인 디코더를 제어하여 프로그래밍될 셀에 연결된 패스 트랜지스터 및 프로그래밍되지 않을 셀에 연결된 패스 트랜지스터들에 각각 프로그래밍 전압 및 패스 전압을 인가하는 과정 ; 상기 블록 콘트롤 디코더를 제어하여 프로그래밍될 셀을 포함하는 셀 블록에 연결된 패스 트랜지스터들에 블록 워드 라인 전압을 인가하는 과정 ; 및 프로그램될 셀을 포함하는 셀 블록의 비트 라인에 프로그래밍할 데이터를 인가하는 과정을 포함하는 프로그래밍 방법.