JPS6040708B2 - 電界効果トランジスタ・メモリの製造方法 - Google Patents
電界効果トランジスタ・メモリの製造方法Info
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- JPS6040708B2 JPS6040708B2 JP53116077A JP11607778A JPS6040708B2 JP S6040708 B2 JPS6040708 B2 JP S6040708B2 JP 53116077 A JP53116077 A JP 53116077A JP 11607778 A JP11607778 A JP 11607778A JP S6040708 B2 JPS6040708 B2 JP S6040708B2
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】
本発明は集積回路の製造方法に関し、もっと具体的にい
うと、電界効果トランジスタ（ＦＥＴ）を用いた集積回
路、特に、ＦＥＴを用いたモノリシック・メモリの製造
方法に関する。
うと、電界効果トランジスタ（ＦＥＴ）を用いた集積回
路、特に、ＦＥＴを用いたモノリシック・メモリの製造
方法に関する。
金属一酸化物一半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）あるいは絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）はよく知られている。
ＥＴ）あるいは絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）はよく知られている。
ＭＯＳＦＥＴあるいはＩＧＦＥＴは一導電型の半導体領
域に、これと反対導電型のソース領域とドレィン領域を
設けた構造を有する。チャネル領域はソース領域とドレ
ィン領域の間に形成される。チャネルの導電率はチャネ
ル表面に設けた絶縁層を介して容量結合するゲート電極
の電位に従って変わる。電界効果トランジスタは、バィ
ポーラ・トランジスタに比べて入力インピーダンスが高
く、また多数の素子を単一の基体に経済的に配置できる
ため、回路素子として重要である。最近はメモリとして
半導体メモリが用いられているが、従釆の半導体メモリ
としては、コンデンサ（典型的には寄生容量）に情報を
貯蔵し、その情報を周期的にリフレッシュするもの、記
憶素子として浮遊ゲートを有するＭＯＳデバイスを用い
るもの、浮遊ゲートなだれ注入形ＭＯＳ（ＦＡＭＯＳ）
デバイスを用いるもの、あるいは情報の貯蔵にフリップ
・フロツプまたは同等の回路を用いるものなどがある。
域に、これと反対導電型のソース領域とドレィン領域を
設けた構造を有する。チャネル領域はソース領域とドレ
ィン領域の間に形成される。チャネルの導電率はチャネ
ル表面に設けた絶縁層を介して容量結合するゲート電極
の電位に従って変わる。電界効果トランジスタは、バィ
ポーラ・トランジスタに比べて入力インピーダンスが高
く、また多数の素子を単一の基体に経済的に配置できる
ため、回路素子として重要である。最近はメモリとして
半導体メモリが用いられているが、従釆の半導体メモリ
としては、コンデンサ（典型的には寄生容量）に情報を
貯蔵し、その情報を周期的にリフレッシュするもの、記
憶素子として浮遊ゲートを有するＭＯＳデバイスを用い
るもの、浮遊ゲートなだれ注入形ＭＯＳ（ＦＡＭＯＳ）
デバイスを用いるもの、あるいは情報の貯蔵にフリップ
・フロツプまたは同等の回路を用いるものなどがある。
電界効果トランジスタとコンデンサの組合せによってメ
モリ・セルを構成するＦＥＴメモリの典型的な例は特公
昭４８一１３２５２号に示されている。
モリ・セルを構成するＦＥＴメモリの典型的な例は特公
昭４８一１３２５２号に示されている。
このＦＥＴメモリ‘ま１デバイス形メモリであり、メモ
ＩＪ・セルの電界効果トランジスタによってコンデンサ
の充電、放電を制御することによって２進データの書込
み、議出しを行なう。コンデンサは、一例では、ＦＥＴ
を構成する２つの拡散領域の一方の上に二酸化シリコン
層を介してアルミニウム電極を設けることにより形成さ
れる。１デバイス形のＦＥＴ／コンデンサ・メモリの例
は持公昭５２−４１１５１号にも示されているこのメモ
リでは、コンデンサの電極として、上記のアルミニウム
電極に代えてポリシリコン・シールド層を用いている。
ＩＪ・セルの電界効果トランジスタによってコンデンサ
の充電、放電を制御することによって２進データの書込
み、議出しを行なう。コンデンサは、一例では、ＦＥＴ
を構成する２つの拡散領域の一方の上に二酸化シリコン
層を介してアルミニウム電極を設けることにより形成さ
れる。１デバイス形のＦＥＴ／コンデンサ・メモリの例
は持公昭５２−４１１５１号にも示されているこのメモ
リでは、コンデンサの電極として、上記のアルミニウム
電極に代えてポリシリコン・シールド層を用いている。
１デバイス形のＦＥＴ／コンデンサ・メモリはメモリ・
セル当りの素子数が少ないために高密度にでき、また構
造が簡単で容易に製造できるため、半導体メモリとして
種々利用されているが、コンデンサに貯蔵される電荷は
時間と共に自然に漏洩するため、所定レベルの電荷を維
持するためには周期的に再生することが必要である。
セル当りの素子数が少ないために高密度にでき、また構
造が簡単で容易に製造できるため、半導体メモリとして
種々利用されているが、コンデンサに貯蔵される電荷は
時間と共に自然に漏洩するため、所定レベルの電荷を維
持するためには周期的に再生することが必要である。
従って、１デバイス形のＦＥＴ／コンデンサ・メモリを
効果的に働かすためには、コンデンサの容量を大きくす
ること及び漏洩による電荷の減衰を極力抑えることが必
要であるが、これは高密度パッケージの利点及び製造容
易の利点を損うものではいけない。従って、本発明の目
的は改良された１デバイス・ソリッド・ステートＦＥＴ
メモリの製造方法を提供することである。
効果的に働かすためには、コンデンサの容量を大きくす
ること及び漏洩による電荷の減衰を極力抑えることが必
要であるが、これは高密度パッケージの利点及び製造容
易の利点を損うものではいけない。従って、本発明の目
的は改良された１デバイス・ソリッド・ステートＦＥＴ
メモリの製造方法を提供することである。
他の目的は電気的特性の優れた１デバイスＦＥＴメモリ
・セルの製造方法を提供することである。
・セルの製造方法を提供することである。
他の目的は改良された電荷貯蔵能力を持つ単一ＦＥＴ構
造のメモリ・セルを含む高密度のソリツド・ステート・
セル・アレイの製造方法を提供することである。本発明
によれば、各メモリ・セルが単一のＦＥＴ構造からなっ
ている２次元の議出し／書込みメモリ・アレイが集積回
路構造として形成される。
造のメモリ・セルを含む高密度のソリツド・ステート・
セル・アレイの製造方法を提供することである。本発明
によれば、各メモリ・セルが単一のＦＥＴ構造からなっ
ている２次元の議出し／書込みメモリ・アレイが集積回
路構造として形成される。
情報は、ソースとメモリ・セルの導電性基準面（好まし
くはポリシリコン）によって与えられる容量と、ソース
と半導体基板によって与えられる容量との和の容量を有
する貯蔵コンデンサによって各ＦＥＴ構造に記憶される
。各メモリ・セルの基準面は基板の表面位置に沿ってチ
ャネル領域から間隔をあげて且つソースと少なくとも部
分的に位置的に重なるように設けられ、基準面と基板は
絶縁層によって分離される。基準面は厚い絶縁層によっ
て覆われ、チャネル領域と基準面の間のソース領域に厚
い絶縁層部分を形成する。基準面と基板、従ってソース
、とを分離する絶縁層は単一の絶縁層であり、厚さは不
均一にされる。即ち、メモリ・セル・コンデンサを形成
する部分は薄く形成され、ソースの縁部から隣接メモリ
・セルのコンデンサへ延びる領域は厚く形成される。こ
のようにコンデンサの介在絶縁層を薄く形成し、コンデ
ンサの周囲部に厚い絶縁層を与えることによりコンデン
サの容量を大きくし且つ寄生漏洩電流を減じることがで
きる。コンデンサの介在絶縁層は単一で絶縁層であり且
つ薄いため、熱電子の問題をなくすことができる。基準
面を覆う絶縁層は基準面の縁部及びコンデンサの介在絶
縁層の綾部（ゲート側の縁部）を取囲むリン珪酸ガラス
（ＰＳＧ）部分を含み、表面汚染による漏洩電流を最小
にする。ＦＥＴのゲート譲露体としては薄い単一の酸化
物絶縁層が用いられ、メモリ・セル・アレイのビットノ
センス線としてはドレイン拡散領域が用いられる。ビッ
ト線は例えば列方向に延び、ビット線に沿ったメモリ・
セル（ＦＥＴのゲート）はビット線の両側に互い違いに
設けられる。ワード線は例えば行方向に延び、関連する
メモリ・セルのゲート電極を共通に接続する。このメモ
リ・セル・レイアウトによれば、同じ大きさのコンデン
サを持つメモリ・セルをビット線の片側に設けた場合に
比べて、ビットノセンス線の長さを大中に短縮でき、特
に大規模なメモリにおいて確実な議出しを行なうのに効
果的である。また、コンデンサをビット線の長さ方向に
沿って総長に形成し、ゲートを互いに設けて各メモリ・
セルに２本のワード線を設けることにより、ワード線方
向の寸法を減じると同時にビット線方向の寸法を減じ且
つ基板領域を効果的に使用することができる。本発明の
製造方法によれば、普通のマスク工程を少数回用いるだ
けで単一ＦＥＴ構造のメモリ・セル・アレイを容易に製
造することができる。
くはポリシリコン）によって与えられる容量と、ソース
と半導体基板によって与えられる容量との和の容量を有
する貯蔵コンデンサによって各ＦＥＴ構造に記憶される
。各メモリ・セルの基準面は基板の表面位置に沿ってチ
ャネル領域から間隔をあげて且つソースと少なくとも部
分的に位置的に重なるように設けられ、基準面と基板は
絶縁層によって分離される。基準面は厚い絶縁層によっ
て覆われ、チャネル領域と基準面の間のソース領域に厚
い絶縁層部分を形成する。基準面と基板、従ってソース
、とを分離する絶縁層は単一の絶縁層であり、厚さは不
均一にされる。即ち、メモリ・セル・コンデンサを形成
する部分は薄く形成され、ソースの縁部から隣接メモリ
・セルのコンデンサへ延びる領域は厚く形成される。こ
のようにコンデンサの介在絶縁層を薄く形成し、コンデ
ンサの周囲部に厚い絶縁層を与えることによりコンデン
サの容量を大きくし且つ寄生漏洩電流を減じることがで
きる。コンデンサの介在絶縁層は単一で絶縁層であり且
つ薄いため、熱電子の問題をなくすことができる。基準
面を覆う絶縁層は基準面の縁部及びコンデンサの介在絶
縁層の綾部（ゲート側の縁部）を取囲むリン珪酸ガラス
（ＰＳＧ）部分を含み、表面汚染による漏洩電流を最小
にする。ＦＥＴのゲート譲露体としては薄い単一の酸化
物絶縁層が用いられ、メモリ・セル・アレイのビットノ
センス線としてはドレイン拡散領域が用いられる。ビッ
ト線は例えば列方向に延び、ビット線に沿ったメモリ・
セル（ＦＥＴのゲート）はビット線の両側に互い違いに
設けられる。ワード線は例えば行方向に延び、関連する
メモリ・セルのゲート電極を共通に接続する。このメモ
リ・セル・レイアウトによれば、同じ大きさのコンデン
サを持つメモリ・セルをビット線の片側に設けた場合に
比べて、ビットノセンス線の長さを大中に短縮でき、特
に大規模なメモリにおいて確実な議出しを行なうのに効
果的である。また、コンデンサをビット線の長さ方向に
沿って総長に形成し、ゲートを互いに設けて各メモリ・
セルに２本のワード線を設けることにより、ワード線方
向の寸法を減じると同時にビット線方向の寸法を減じ且
つ基板領域を効果的に使用することができる。本発明の
製造方法によれば、普通のマスク工程を少数回用いるだ
けで単一ＦＥＴ構造のメモリ・セル・アレイを容易に製
造することができる。
次に図面を参照して本発明の良好な実施例について説明
する。第ＩＡ図及び※ＩＢ図はｍｘｎのメモリ・セル・
アレイを示しており、ｍ行ｎ列のメモリ・セルが設けら
れている。列１一列ｎのメモリ・セルはワード線ＷＬＩ
一ＷＬｎに接続されている。例えば、メモリ・セル・セ
ルＭＣＩＩ−ＭＣｍｌはワード線ＷＬＩに接続され、メ
モリ・セルＭＣ１ｎ−ＭＣｍｎはワード線ＷＬｎに接続
される。行１一行ｍのメモリ・セルは夫々ビット線ＢＬ
ＬＩ及びＢＬＲＩ−ＢＬＬｍ及びＢＬＲｍに接続されて
いる。
する。第ＩＡ図及び※ＩＢ図はｍｘｎのメモリ・セル・
アレイを示しており、ｍ行ｎ列のメモリ・セルが設けら
れている。列１一列ｎのメモリ・セルはワード線ＷＬＩ
一ＷＬｎに接続されている。例えば、メモリ・セル・セ
ルＭＣＩＩ−ＭＣｍｌはワード線ＷＬＩに接続され、メ
モリ・セルＭＣ１ｎ−ＭＣｍｎはワード線ＷＬｎに接続
される。行１一行ｍのメモリ・セルは夫々ビット線ＢＬ
ＬＩ及びＢＬＲＩ−ＢＬＬｍ及びＢＬＲｍに接続されて
いる。
例えば、メモリ・セルＭＣＩ Ｉ−ＭＣ１ｎ／２はビッ
ト線ＢＬＬＩに接続され、メモリ・セルＭＣＩ（ｎ／２
十１）一ＭＣＩｎはビット線ＢＬＲＩに接続され、メモ
リ・セルＭＣｍｌ−ＭＣｍｎ′２はビット線ＢＬＬｍに
接続され、メモリ・セルＭＣｍ（ｎ／２十１）−ＭＣｍ
ｎはビット線ＢＬＲｍに接続される。従って、後に十分
に説明するように、ｍ×ｎアレイの各セルは選択される
べきセルに接続された特定のワード線及びビット線を条
件づけることによってアドレスすることができる。第１
図には、ダミー・セルＤＣＬＩ一ＤＣＬｍよりなる第１
のダミー・セル列が設けられ、これは好ましくはメモリ
・セル列ｎ′４と（ｎ／４十１）の間に配置される。
ト線ＢＬＬＩに接続され、メモリ・セルＭＣＩ（ｎ／２
十１）一ＭＣＩｎはビット線ＢＬＲＩに接続され、メモ
リ・セルＭＣｍｌ−ＭＣｍｎ′２はビット線ＢＬＬｍに
接続され、メモリ・セルＭＣｍ（ｎ／２十１）−ＭＣｍ
ｎはビット線ＢＬＲｍに接続される。従って、後に十分
に説明するように、ｍ×ｎアレイの各セルは選択される
べきセルに接続された特定のワード線及びビット線を条
件づけることによってアドレスすることができる。第１
図には、ダミー・セルＤＣＬＩ一ＤＣＬｍよりなる第１
のダミー・セル列が設けられ、これは好ましくはメモリ
・セル列ｎ′４と（ｎ／４十１）の間に配置される。
ダミー・セルＤＣＲＩ−ＤＣＲｍよりなる第２のダミー
・セル列も設けられ、これは好ましくはメモリ・セル列
紺／４とく知／４十１）の間に配置される。ダミー・セ
ルＤＣＬＩ−ＤＣＬｍはリード線ＤＬＩ及びＤＬ２によ
ってワード線デコーダ及びドライバ２に接続され且つ夫
々ビット線ＢＬＬＩ−ＢＬＬｍの対応する１つに接続さ
れている。ダミー・セルＤＣＲ１一ＤＣＲｍはリード線
ＤＲＩ及びＤＲ２によりワード線デコーダ及びドライバ
２に接続され且つ夫々ビット線ＢＬＲＩ−ＢＬＲｍの対
応する１つに接続されている。各ワード線ＷＬＩ−ＷＬ
ｎはメモリ・セル列１−ｎの所定の１つをワード線デコ
ーダ及びドライバ２に接続する。各ビット線ＢＬＬＩ−
ＢＬＬｍはｍビット・センス増中器３の所定の１つとビ
ット線デコーダ及びドライバＩＬに接続されている。各
ビット線ＢＬＲＩ−ＢＬＲｍはｍビット・センス増中器
の所定の１つとビット線デコーダ及びドライバＩＲに接
続されている。各メモリ・セルＭＣＩ Ｉ−ＭＣｍｎは
製造時の変動などの影響を除けば互いに同じものである
。
・セル列も設けられ、これは好ましくはメモリ・セル列
紺／４とく知／４十１）の間に配置される。ダミー・セ
ルＤＣＬＩ−ＤＣＬｍはリード線ＤＬＩ及びＤＬ２によ
ってワード線デコーダ及びドライバ２に接続され且つ夫
々ビット線ＢＬＬＩ−ＢＬＬｍの対応する１つに接続さ
れている。ダミー・セルＤＣＲ１一ＤＣＲｍはリード線
ＤＲＩ及びＤＲ２によりワード線デコーダ及びドライバ
２に接続され且つ夫々ビット線ＢＬＲＩ−ＢＬＲｍの対
応する１つに接続されている。各ワード線ＷＬＩ−ＷＬ
ｎはメモリ・セル列１−ｎの所定の１つをワード線デコ
ーダ及びドライバ２に接続する。各ビット線ＢＬＬＩ−
ＢＬＬｍはｍビット・センス増中器３の所定の１つとビ
ット線デコーダ及びドライバＩＬに接続されている。各
ビット線ＢＬＲＩ−ＢＬＲｍはｍビット・センス増中器
の所定の１つとビット線デコーダ及びドライバＩＲに接
続されている。各メモリ・セルＭＣＩ Ｉ−ＭＣｍｎは
製造時の変動などの影響を除けば互いに同じものである
。
また、各メモリ・セルは関連するワード線及びビット線
に同じように接続されている。各メモリ・セルは、第１
図のメモリ・セルＭＣＩＩに示されているように、ＦＥ
ＴＴ１、集積コンデンサＣＩ及び寄生容量ＣＳを含む。
集積コンデンサＣＩは後に説明するように、ＦＥＴＴＩ
と寄生容量ＣＳを含む単一ＦＥＴ構造の一体部分として
形成される。寄生容量ＣＳは基板ＳＵＢに対するＦＥＴ
ＴＩのソースＳの分布寄生容量である。コンデンサＣＳ
はＴＩのソースＳと基板ＳＵＢの間に破線で示されてい
る。この破線は、モ／リシツク・メモリに特別の構造を
付加することなく容量ＣＳが得られることを表わしてい
る。これはモノリシック構造に固有の分布漂遊容量また
は寄生容量である。集積コンデンサＣＩはソースＳと基
準電位（アース）の間に接続される。コンデンサＣＩは
ＴＩのソースＳによって与えられる第１のプレートとポ
リシリコンの基準面によって与えられる第２のプレート
によって形成されると考えることができる。ＴＩのゲー
ト電極Ｇはワード線ＷＬＩに接続され、ＴＩのドレィン
Ｄはビット線ＢＬＬＩに接続されている。各ダミー・セ
ルＤＣＬＩ−ＤＣＬｍ及びＤＣＲＩ−○ＣＲｍ‘ま製造
時の変動の影響を除仇ま互いに同じである。
に同じように接続されている。各メモリ・セルは、第１
図のメモリ・セルＭＣＩＩに示されているように、ＦＥ
ＴＴ１、集積コンデンサＣＩ及び寄生容量ＣＳを含む。
集積コンデンサＣＩは後に説明するように、ＦＥＴＴＩ
と寄生容量ＣＳを含む単一ＦＥＴ構造の一体部分として
形成される。寄生容量ＣＳは基板ＳＵＢに対するＦＥＴ
ＴＩのソースＳの分布寄生容量である。コンデンサＣＳ
はＴＩのソースＳと基板ＳＵＢの間に破線で示されてい
る。この破線は、モ／リシツク・メモリに特別の構造を
付加することなく容量ＣＳが得られることを表わしてい
る。これはモノリシック構造に固有の分布漂遊容量また
は寄生容量である。集積コンデンサＣＩはソースＳと基
準電位（アース）の間に接続される。コンデンサＣＩは
ＴＩのソースＳによって与えられる第１のプレートとポ
リシリコンの基準面によって与えられる第２のプレート
によって形成されると考えることができる。ＴＩのゲー
ト電極Ｇはワード線ＷＬＩに接続され、ＴＩのドレィン
Ｄはビット線ＢＬＬＩに接続されている。各ダミー・セ
ルＤＣＬＩ−ＤＣＬｍ及びＤＣＲＩ−○ＣＲｍ‘ま製造
時の変動の影響を除仇ま互いに同じである。
各ダミー・セルは第１図のダミー・セルＤＣＬＩに示さ
れているように、ＦＥＴＴ１、ＦＥＴＴ２、コンデンサ
ＣＩ及びコンヂンサＣＳを含む。機成部品Ｔ１，Ｃ１，
ＣＳはメモリ・セルのものと対応し、同様に相互接続さ
れている。しかしダミー・セルでは、付加的なＦＥＴＴ
２によって集積コンデンサＣＩをシャントするようにな
っている。ダミー・セルＤＣＬＩのＴ２のゲートはＤＬ
２に接続され、ＴＩのゲートはＤＬＩに接続されている
。同様に、ダミー・セルＤＣＬ２一ＤＣＬｍもＤＬＩ及
びＤＬ２に接続され、ダミー・セルＤＣＲＩ−ＤＣＲｍ
は線ＤＲ１，ＤＲ２に接続されている。ワード線デコー
ダ及びドライバ２、ビット線デコーダ及びドライバＩＬ
、ビット線デコーダ及びドライバＩＲ、ｍビット・セン
ス増中器３はｎ本のワード線とｍ本のビット線を用いて
、制御された時間関係で動作し、ｍｘｎのメモリ・セル
．アレイに２進情報を書込み、そこから読出し且つ記憶
された情報を再生する。
れているように、ＦＥＴＴ１、ＦＥＴＴ２、コンデンサ
ＣＩ及びコンヂンサＣＳを含む。機成部品Ｔ１，Ｃ１，
ＣＳはメモリ・セルのものと対応し、同様に相互接続さ
れている。しかしダミー・セルでは、付加的なＦＥＴＴ
２によって集積コンデンサＣＩをシャントするようにな
っている。ダミー・セルＤＣＬＩのＴ２のゲートはＤＬ
２に接続され、ＴＩのゲートはＤＬＩに接続されている
。同様に、ダミー・セルＤＣＬ２一ＤＣＬｍもＤＬＩ及
びＤＬ２に接続され、ダミー・セルＤＣＲＩ−ＤＣＲｍ
は線ＤＲ１，ＤＲ２に接続されている。ワード線デコー
ダ及びドライバ２、ビット線デコーダ及びドライバＩＬ
、ビット線デコーダ及びドライバＩＲ、ｍビット・セン
ス増中器３はｎ本のワード線とｍ本のビット線を用いて
、制御された時間関係で動作し、ｍｘｎのメモリ・セル
．アレイに２進情報を書込み、そこから読出し且つ記憶
された情報を再生する。
第１図のメモリ・アレイの動作は、樽公昭蛾−１３２５
２号に代表される従来公知のＦＥＴ／コンデンサ・メモ
リと基本的に同じであり、またモノリシツク・メモリ・
アレイでダミー・セルを利用することも、例えば米国特
許第３７７４１７６号及び米国特許第斑滋２９５号に示
されているように普通のものである。ワード線デコ−ダ
及びドライバ２、ビット線デコーダ及びドライバＩＬ、
ビット線デコーダ及びドライバＩＲの論理回路は従来か
ら知られている任意のものでよい。これらの周辺回路は
よく知られており、その機能も明らかであるので、詳細
に説明することはしない。ｍビット・センス増中器３は
実際に同じ構成のセンス増中器を複数個有し、各センス
増中器は個々のビット線対に接続されている。
２号に代表される従来公知のＦＥＴ／コンデンサ・メモ
リと基本的に同じであり、またモノリシツク・メモリ・
アレイでダミー・セルを利用することも、例えば米国特
許第３７７４１７６号及び米国特許第斑滋２９５号に示
されているように普通のものである。ワード線デコ−ダ
及びドライバ２、ビット線デコーダ及びドライバＩＬ、
ビット線デコーダ及びドライバＩＲの論理回路は従来か
ら知られている任意のものでよい。これらの周辺回路は
よく知られており、その機能も明らかであるので、詳細
に説明することはしない。ｍビット・センス増中器３は
実際に同じ構成のセンス増中器を複数個有し、各センス
増中器は個々のビット線対に接続されている。
例えば、１からｍまでのセンス増中器は夫々、ビット線
対ＢＬＬＩ −ＢＬＲ１、ＢＬＬ２−ＢＬＲ２、ＢＬＬ
３−ＢＬＲ３、・・・・・・ＢＬＬｍ−１一ＢＬＲｍ−
１、及びＢＬＬｍ−ＢＬＲｍに接続されている。センス
増中器の回路構成としてはこれまで種々のものが知られ
ており、任意の適当なものを用いることができる。従来
のセンス増中器の例としては、例えば米国特許第３７７
４１７６号、米国特許第３９９２７０４号、及び米国特
許第斑３８２９５号に示されているものをあげることが
できるが、本発明によるモノシツク・メモリで用いるの
に通した好ましいセンス増中器については、第ＩＣ図に
関連して後に説明する。本発明によるモノシック・メモ
リはメモリ・セルに接続されたワード線とビット線によ
って謙出し書込み制御されるメモリ・セル．アレイで構
成されるが、本発明によれば、各メモリ・セルが半導体
基板表面上で非常に４・さな面積しか必要としないよう
な集積回路構造としてランダム・アクセス・メモリを構
成することができる。従って、単一の基板に多数のセル
を含む非常に大きなメモリをつくることができ、また高
速動作をすることもできる。本発明の良好な実施例では
、ｍ＝ｎ＝１２８で、メモリは１筋滋個のメモリ・セル
を有する１磯メモリである。本発明のメモリでは、２進
情報は集積回路コンデンであるコンデンサに電荷を貯蔵
することによって記憶される。鰭荷は時間と共に漏洩す
るから、この種の貯蔵はラッチ形式の回路あるいは磁気
コアでの貯蔵と性格が違うが、貯蔵電荷が満足的なしベ
ルに留まる時間はメモリの議出し一喜込みサイクル時間
に比べて非常に長い。従って、記憶情報を周期的に再生
する必要があるが、再生のための時間は１０％−２０％
であり、残りの８０％程度の時間はメモリの普通の動作
に作用できる。２００−１００仇Ｓの講出し／書込みサ
イクルを得ることができ、従って、再生が必要であると
しても、全体としては実際には、１００−１００仇ｓ程
度の読出し−書込みサイクル時間を有するメモリが得ら
れる。
対ＢＬＬＩ −ＢＬＲ１、ＢＬＬ２−ＢＬＲ２、ＢＬＬ
３−ＢＬＲ３、・・・・・・ＢＬＬｍ−１一ＢＬＲｍ−
１、及びＢＬＬｍ−ＢＬＲｍに接続されている。センス
増中器の回路構成としてはこれまで種々のものが知られ
ており、任意の適当なものを用いることができる。従来
のセンス増中器の例としては、例えば米国特許第３７７
４１７６号、米国特許第３９９２７０４号、及び米国特
許第斑３８２９５号に示されているものをあげることが
できるが、本発明によるモノシツク・メモリで用いるの
に通した好ましいセンス増中器については、第ＩＣ図に
関連して後に説明する。本発明によるモノシック・メモ
リはメモリ・セルに接続されたワード線とビット線によ
って謙出し書込み制御されるメモリ・セル．アレイで構
成されるが、本発明によれば、各メモリ・セルが半導体
基板表面上で非常に４・さな面積しか必要としないよう
な集積回路構造としてランダム・アクセス・メモリを構
成することができる。従って、単一の基板に多数のセル
を含む非常に大きなメモリをつくることができ、また高
速動作をすることもできる。本発明の良好な実施例では
、ｍ＝ｎ＝１２８で、メモリは１筋滋個のメモリ・セル
を有する１磯メモリである。本発明のメモリでは、２進
情報は集積回路コンデンであるコンデンサに電荷を貯蔵
することによって記憶される。鰭荷は時間と共に漏洩す
るから、この種の貯蔵はラッチ形式の回路あるいは磁気
コアでの貯蔵と性格が違うが、貯蔵電荷が満足的なしベ
ルに留まる時間はメモリの議出し一喜込みサイクル時間
に比べて非常に長い。従って、記憶情報を周期的に再生
する必要があるが、再生のための時間は１０％−２０％
であり、残りの８０％程度の時間はメモリの普通の動作
に作用できる。２００−１００仇Ｓの講出し／書込みサ
イクルを得ることができ、従って、再生が必要であると
しても、全体としては実際には、１００−１００仇ｓ程
度の読出し−書込みサイクル時間を有するメモリが得ら
れる。
第ＩＣ図（第ＩＣＡ図、第ＩＣＢ図、第ＩＣＣ図）はメ
モリ・セルＭＣＩ１、ＭＣＩｎ／２、ＭＣＩ（ｎ′２十
１）、ＭＣ１ ｎ、ダミー・セルＤＣＬ１、ＤＣＲ１、
及びセンス増中器ＳＡの回路を示している。
モリ・セルＭＣＩ１、ＭＣＩｎ／２、ＭＣＩ（ｎ′２十
１）、ＭＣ１ ｎ、ダミー・セルＤＣＬ１、ＤＣＲ１、
及びセンス増中器ＳＡの回路を示している。
これらの回路は普通のものであり、本発明の要旨と関係
ないので、簡単に説明するに留める。書込み動作期間に
は、ビット線デコーダは特定のビット線を選択し、その
ビット線を１または０のレベルに保持する。双安定セン
ス増中器はそのときラッチし、一方をアップ・レベル、
他方をダウン・レベルにする。ワード線デコーダはその
とき特定のワード線を選択し、関連するＦＥＴを導通さ
せる。従ってビット線はＦＥＴを介して個々の貯蔵／ー
ドに結合され、貯蔵ノードはビット線のレベルに応じて
充電される。充電の後、ワード線電圧は降下し、貯蔵／
ードとビット線を分離する。ビット線に接続されている
抵抗及びコンデンサはビット線の分布抵抗及び容量を表
わしている。読出し動作期間には、センス増中器の種々
のクロック信号によってセンス増中器の両側が大体同じ
電圧に充電される（電圧の違いはセンスにも用いられる
２つの交差結合されたＦＥＴのスレショルド電圧ＶＴに
依存する）。
ないので、簡単に説明するに留める。書込み動作期間に
は、ビット線デコーダは特定のビット線を選択し、その
ビット線を１または０のレベルに保持する。双安定セン
ス増中器はそのときラッチし、一方をアップ・レベル、
他方をダウン・レベルにする。ワード線デコーダはその
とき特定のワード線を選択し、関連するＦＥＴを導通さ
せる。従ってビット線はＦＥＴを介して個々の貯蔵／ー
ドに結合され、貯蔵ノードはビット線のレベルに応じて
充電される。充電の後、ワード線電圧は降下し、貯蔵／
ードとビット線を分離する。ビット線に接続されている
抵抗及びコンデンサはビット線の分布抵抗及び容量を表
わしている。読出し動作期間には、センス増中器の種々
のクロック信号によってセンス増中器の両側が大体同じ
電圧に充電される（電圧の違いはセンスにも用いられる
２つの交差結合されたＦＥＴのスレショルド電圧ＶＴに
依存する）。
第ＩＣＢ図に示されるように、クロック制御回路ＣＬは
ｍ個のセンス増中器に対して共通に設けられており、ク
ロツク信号Ｐ１，Ｐ２によってｍ個のセンス増中器に共
通にＰ１，Ｐ２によってｍ個のセンス増中器に共通に制
御信号を供給する。次にワード線デコーダは特定のワー
ド線を選択して、関連するＦＥＴを導適状態にさせ、貯
蔵／ードをビット線に結合する。従って、貯蔵されてい
た電位に応じて電荷の再分布が生じ、２進０が記憶され
ていた場合はビット線電圧が減少する。同時に、ダミー
・セルがアドレスされる。
ｍ個のセンス増中器に対して共通に設けられており、ク
ロツク信号Ｐ１，Ｐ２によってｍ個のセンス増中器に共
通にＰ１，Ｐ２によってｍ個のセンス増中器に共通に制
御信号を供給する。次にワード線デコーダは特定のワー
ド線を選択して、関連するＦＥＴを導適状態にさせ、貯
蔵／ードをビット線に結合する。従って、貯蔵されてい
た電位に応じて電荷の再分布が生じ、２進０が記憶され
ていた場合はビット線電圧が減少する。同時に、ダミー
・セルがアドレスされる。
このダミー・セルの容量は各サイクルの前に最初に放電
され、ビット線電圧を極くわずかに減少させる。センス
増中器はこの相対的な爵位差（記憶された情報に依存し
て十または一）をサンプルし、交差結合ＦＥＴラッチを
セットする。センス増中器は、最初に記憶された論理２
進１が漏れによつてある程度減衰しても公称状態で論理
２進１として正しく謙出すことができるような感度を持
つ。論理０は最初非常に低い電圧で記憶されるから、セ
ンス増中器は漏れによって電圧の減衰があっても正しい
議取りを行うことができる。サイクル期間に、ワード線
のすべてのセルがアドレスされ、貯蔵／ード囚圧は個々
の感知増中器によって同時に回復（リフレツシュ）され
る。
され、ビット線電圧を極くわずかに減少させる。センス
増中器はこの相対的な爵位差（記憶された情報に依存し
て十または一）をサンプルし、交差結合ＦＥＴラッチを
セットする。センス増中器は、最初に記憶された論理２
進１が漏れによつてある程度減衰しても公称状態で論理
２進１として正しく謙出すことができるような感度を持
つ。論理０は最初非常に低い電圧で記憶されるから、セ
ンス増中器は漏れによって電圧の減衰があっても正しい
議取りを行うことができる。サイクル期間に、ワード線
のすべてのセルがアドレスされ、貯蔵／ード囚圧は個々
の感知増中器によって同時に回復（リフレツシュ）され
る。
次に特定のビット線に記憶情報を謙出すようにビット線
デコーダが付勢される。漏れ電流はコンデンサに貯蔵さ
れた電荷を放電するため、セルを周期的にリフレツシュ
することが必要である。リフレツシュ・サイクルは最大
セル保持時間を保証するように内部のカウンタでビット
線を順次にアドレスしリフレッシュするように設定され
る。第２図及び第２Ａ図は本発明によるモノリシック・
メモリのセル・レイアウトの一部を表わしている。
デコーダが付勢される。漏れ電流はコンデンサに貯蔵さ
れた電荷を放電するため、セルを周期的にリフレツシュ
することが必要である。リフレツシュ・サイクルは最大
セル保持時間を保証するように内部のカウンタでビット
線を順次にアドレスしリフレッシュするように設定され
る。第２図及び第２Ａ図は本発明によるモノリシック・
メモリのセル・レイアウトの一部を表わしている。
第２図は第１と第２のメモリ・セル＃１，＃２を含む平
面図であり、第２Ａ図は第２図の線２Ａ−２Ａに沿った
断面図である。第２図において、破線で囲まれたセル＃
１及び＃２は夫々メモリの各メモリ・セルによって占め
られる半導体領域を表わしている。セルの面積は約私５
〆２である。基板３９は好ましくは、７×１び５ホウ素
原子／がのドープ濃度を有するＰ形シリコンである。基
板３９はＮ＋領域３０（第２Ａ図）を有する。領域３０
は好ましくは、１ぴ１リン原子／塊の表面ドープ濃度を
有する。Ｎ十領域３０は細長い領域であり、拡散された
ビット３０Ａ（第２図）として働くと共に、各ＦＥＴメ
モリ・セルの１つの電極、本明細書ではドレィン鰭極、
として働く。Ｎ＋領域３１Ａはメモリ・セルのソース電
極である。領域３１Ａはまし〈は１ぴ１リン原子／塊の
表面ドープ濃度を有し、領域３０と同時に形成される。
ゲート誘電体３７は略５００Ａの厚さを持つ二酸化シリ
コンであるのが好ましい。。誘電体３７によってチャネ
ル３５から分離されているゲート電極Ｇは好ましくは金
属ワード線３８Ａと一体に形成される。この金属は好ま
しくはアルミニウム−銅の合金である。金属ゲート電極
Ｇはドレィンとソース貝０ち領域３０と３１Ａの間の間
隔にほぼ対応する長さを有する。金属ゲート電極は二酸
化シリコン層３７によって基板３９の表面及びチャネル
３５から分離されている。ゲートの面積（中×長さ）は
第２図の破線３７Ａで囲まれた領域に対応する。各ビッ
ト線に関連するメモリ・セルはビット線の両側に設けら
れ、ゲートは互い違いに形成されている。ドープしたポ
リシリコン基準面３４Ａは、第２Ａ図からわかるように
、比較的厚い、好ましくは５０００△の熟成長二酸化シ
リコン層３２Ａの上にまたがって設けられており、二酸
化シリコン層３２Ａはビット線３０Ａと平行であり且つ
同じ広がりを持つ。基準面３４Ａは複数個の略“１”の
字状の縦長部分を含む規則的パターンを有し、各部分は
厚さ５００人の二酸化シリコン層４０Ａによって基板の
Ｎ＋領域（ソース）３１Ａから分離されている。基準面
の各“１”の字状部分はメモリ・セルの貯蔵ノードを与
える。第２図において、基準面３４Ａの“１”の字状の
部分は斜線の領域ＳＮ＃１（貯蔵ノード＃１）に対応し
、基準面３４Ｂの“１”の字状の部分は斜線の領域ＳＮ
＃２に対応する。ドープしたポリシリコン基準面３４Ａ
の上には二酸化ポリシリコン層３３Ａが設けけられ、ド
ープしたボリシリコン基準面３４８の上には二酸化ポリ
シリコン層３３８が設けられている。
面図であり、第２Ａ図は第２図の線２Ａ−２Ａに沿った
断面図である。第２図において、破線で囲まれたセル＃
１及び＃２は夫々メモリの各メモリ・セルによって占め
られる半導体領域を表わしている。セルの面積は約私５
〆２である。基板３９は好ましくは、７×１び５ホウ素
原子／がのドープ濃度を有するＰ形シリコンである。基
板３９はＮ＋領域３０（第２Ａ図）を有する。領域３０
は好ましくは、１ぴ１リン原子／塊の表面ドープ濃度を
有する。Ｎ十領域３０は細長い領域であり、拡散された
ビット３０Ａ（第２図）として働くと共に、各ＦＥＴメ
モリ・セルの１つの電極、本明細書ではドレィン鰭極、
として働く。Ｎ＋領域３１Ａはメモリ・セルのソース電
極である。領域３１Ａはまし〈は１ぴ１リン原子／塊の
表面ドープ濃度を有し、領域３０と同時に形成される。
ゲート誘電体３７は略５００Ａの厚さを持つ二酸化シリ
コンであるのが好ましい。。誘電体３７によってチャネ
ル３５から分離されているゲート電極Ｇは好ましくは金
属ワード線３８Ａと一体に形成される。この金属は好ま
しくはアルミニウム−銅の合金である。金属ゲート電極
Ｇはドレィンとソース貝０ち領域３０と３１Ａの間の間
隔にほぼ対応する長さを有する。金属ゲート電極は二酸
化シリコン層３７によって基板３９の表面及びチャネル
３５から分離されている。ゲートの面積（中×長さ）は
第２図の破線３７Ａで囲まれた領域に対応する。各ビッ
ト線に関連するメモリ・セルはビット線の両側に設けら
れ、ゲートは互い違いに形成されている。ドープしたポ
リシリコン基準面３４Ａは、第２Ａ図からわかるように
、比較的厚い、好ましくは５０００△の熟成長二酸化シ
リコン層３２Ａの上にまたがって設けられており、二酸
化シリコン層３２Ａはビット線３０Ａと平行であり且つ
同じ広がりを持つ。基準面３４Ａは複数個の略“１”の
字状の縦長部分を含む規則的パターンを有し、各部分は
厚さ５００人の二酸化シリコン層４０Ａによって基板の
Ｎ＋領域（ソース）３１Ａから分離されている。基準面
の各“１”の字状部分はメモリ・セルの貯蔵ノードを与
える。第２図において、基準面３４Ａの“１”の字状の
部分は斜線の領域ＳＮ＃１（貯蔵ノード＃１）に対応し
、基準面３４Ｂの“１”の字状の部分は斜線の領域ＳＮ
＃２に対応する。ドープしたポリシリコン基準面３４Ａ
の上には二酸化ポリシリコン層３３Ａが設けけられ、ド
ープしたボリシリコン基準面３４８の上には二酸化ポリ
シリコン層３３８が設けられている。
ドープしたポリシリコン基準面は比較的良好な導電率を
有し、ポリシリコン酸化物層は絶縁体して働く。領域３
２Ｂ，３２Ｃは好ましくは厚さ７４００Ａ程度の熱成長
酸化物である。二酸化シリコン層４０Ａ，４０Ｂ，４０
Ｃは夫々ドプ・ポリシリコン基準面をＮ＋ソース領域か
ら分離する。二酸化シリコン層４０Ａ，４０Ｂ，４０Ｃ
は夫々約５００Ａの厚さである。ポリシリコン酸化物層
３３Ａのリップ部分３３Ａ′は基準面３４Ａと酸化物層
４０Ａの綾部を取囲み、ポリシリコン酸化物層３３Ｂの
リップ部分３３８は基準面３４Ｂと酸化物層４０Ｃの綾
部を取囲む。第２図からわかるように、ソース領域３１
Ａは基準面の“１”の字状の部分の下側にあって且つこ
れを越えて延びている。従って、各セルの貯蔵ノードは
縫い酸化物層によってソース領域から隔てられたドープ
・ポリシリコン層の“１”の字状の部分によって実質的
に形成される。各金属ワード線３８Ａ，３８Ｂはゲート
電極の部分を除けば非導電材の上に重ねられている。例
えば金属ワード線３８Ａは二酸化ポリシリコンよりなる
絶縁層によって支持ざている。後述するが、二酸化ポリ
シリコン層３３Ａ，３４Ａは厚い二酸化シリコン層で置
換されてもよい。第２図においてワード線はメモリ・セ
ル＃１＃２の貯蔵ノードの部分の上にあり、且つ各メモ
リ・セルには２本のワード線が通っている。第２図の実
施例のセル配置によれば、メモリのワード線の間隔を密
にでき、メモリ密度を高めるのに役立つ。つまり、ワー
ド線を貯蔵セルの位置に重ねて設けることができるため
、配線密度を上げる利点が得られる。次に第３Ａ図一第
３Ｍ図を参照して本発明の実施例によるランダム・アク
セス・メモリを製造するための改良された方法について
説明する。
有し、ポリシリコン酸化物層は絶縁体して働く。領域３
２Ｂ，３２Ｃは好ましくは厚さ７４００Ａ程度の熱成長
酸化物である。二酸化シリコン層４０Ａ，４０Ｂ，４０
Ｃは夫々ドプ・ポリシリコン基準面をＮ＋ソース領域か
ら分離する。二酸化シリコン層４０Ａ，４０Ｂ，４０Ｃ
は夫々約５００Ａの厚さである。ポリシリコン酸化物層
３３Ａのリップ部分３３Ａ′は基準面３４Ａと酸化物層
４０Ａの綾部を取囲み、ポリシリコン酸化物層３３Ｂの
リップ部分３３８は基準面３４Ｂと酸化物層４０Ｃの綾
部を取囲む。第２図からわかるように、ソース領域３１
Ａは基準面の“１”の字状の部分の下側にあって且つこ
れを越えて延びている。従って、各セルの貯蔵ノードは
縫い酸化物層によってソース領域から隔てられたドープ
・ポリシリコン層の“１”の字状の部分によって実質的
に形成される。各金属ワード線３８Ａ，３８Ｂはゲート
電極の部分を除けば非導電材の上に重ねられている。例
えば金属ワード線３８Ａは二酸化ポリシリコンよりなる
絶縁層によって支持ざている。後述するが、二酸化ポリ
シリコン層３３Ａ，３４Ａは厚い二酸化シリコン層で置
換されてもよい。第２図においてワード線はメモリ・セ
ル＃１＃２の貯蔵ノードの部分の上にあり、且つ各メモ
リ・セルには２本のワード線が通っている。第２図の実
施例のセル配置によれば、メモリのワード線の間隔を密
にでき、メモリ密度を高めるのに役立つ。つまり、ワー
ド線を貯蔵セルの位置に重ねて設けることができるため
、配線密度を上げる利点が得られる。次に第３Ａ図一第
３Ｍ図を参照して本発明の実施例によるランダム・アク
セス・メモリを製造するための改良された方法について
説明する。
先ず、第３Ａ図に示すように、２０仇のＰ形シリコン基
板３９の上に、１０００℃において普通の溢性熱酸化物
成長法によって二酸化シリコン層４１を３０００Ａ程度
の厚さに熟成長させる。次に第３Ｂ図に示すように、写
真マスク処理を用いる普通の写真製版技術によって二酸
化シリコン層４１に窓４２，４３をエッチする。
板３９の上に、１０００℃において普通の溢性熱酸化物
成長法によって二酸化シリコン層４１を３０００Ａ程度
の厚さに熟成長させる。次に第３Ｂ図に示すように、写
真マスク処理を用いる普通の写真製版技術によって二酸
化シリコン層４１に窓４２，４３をエッチする。
これらの窓４２，４３はメモリ・セルのドレイン（共通
のビット線）とソース（貯蔵／ード）を形成するための
ものである。次に第３Ｃ図のように、普通のＭ℃どぶ形
ドーピング工程によって窓４２，４３を通してＮ形ドー
プ剤（リン）を与え、酸化と熱ドライブ・ィンの工程を
行なうことによってＮ＋領域４４，４５を形成する。
のビット線）とソース（貯蔵／ード）を形成するための
ものである。次に第３Ｃ図のように、普通のＭ℃どぶ形
ドーピング工程によって窓４２，４３を通してＮ形ドー
プ剤（リン）を与え、酸化と熱ドライブ・ィンの工程を
行なうことによってＮ＋領域４４，４５を形成する。
熱酸イ幻物が成長すると層４１の厚さは５０００Ａの厚
さに増え、その上部の１０００Ａはリン珪酸ガラス（Ｐ
ＳＧ）に富んでおり、門Ｇ層４６を形成する。熱酸化物
の成長期間には、Ｎ形不純物が更にドライブ・インされ
拡散される。第３Ｄ図では、普通の写真製版技術により
窓４７をエッチする。
さに増え、その上部の１０００Ａはリン珪酸ガラス（Ｐ
ＳＧ）に富んでおり、門Ｇ層４６を形成する。熱酸化物
の成長期間には、Ｎ形不純物が更にドライブ・インされ
拡散される。第３Ｄ図では、普通の写真製版技術により
窓４７をエッチする。
この窓４７は貯蔵コンデンサの位置を定める。次に第３
Ｅ図のように、窓４７のＮ十領域４５の上に薄い酸化物
層４８を熟成長させ、貯蔵コンデンサの誘電体を形成す
る。層４８は厚さ５００−８００Ａ程度である。具体的
には、酸化物４８は普通の乾性酸化法によって熱城長さ
れるのが好ましい。第３Ｆ図では、約６５０ｑＣにおけ
る普通の化学蒸着（ＣＶＤ）技術によって、構造体の全
露出表面にポリシリコン層４９を付着させる。
Ｅ図のように、窓４７のＮ十領域４５の上に薄い酸化物
層４８を熟成長させ、貯蔵コンデンサの誘電体を形成す
る。層４８は厚さ５００−８００Ａ程度である。具体的
には、酸化物４８は普通の乾性酸化法によって熱城長さ
れるのが好ましい。第３Ｆ図では、約６５０ｑＣにおけ
る普通の化学蒸着（ＣＶＤ）技術によって、構造体の全
露出表面にポリシリコン層４９を付着させる。
次に第３Ｇ図に示すようにポリシリコン層４９にＮ形不
純物をドープする。
純物をドープする。
具体的には、普通に知られているドープ工程において８
７び○でＰＯＣ〆３ を用いる。ポリシリコンはＰＯＣ
そ３ でＮ形にドープされ、その後の高温処理程でドー
パントのドライブ・インが行なわれる。ポリシリコンは
イオン注入法によってリンをドープすることもできる。
このＰＯＣ〆３ドープ工程期間には、ポリシリコン層４
９の上に薄い酸化物が熟成長し、薄いリン珪酸ガラス（
ＰＳＧ）層５０を形成する。次いで第３日図に示すよう
に、再び写真製版技術を用いて薄いＰＳＧ層５０を緩衝
ＨＦ溶液で選択的にエッチする。第３日図では、例示の
ため、エッチング・マスクそして仮想線でフオトレジス
トＰＲを示している。次に酸化物層５０のエッチされた
パターンをマスクとして用いてポリシリコン層４９をエ
ッチする。ポリシリコンのエッチングには、エチレン・
ジアミン・ピロカテコールが用いられる。エッチ液は残
っているＰＳＧ層５０の下側のポリシリコンをアンダカ
ツト状態にヱッチし、突出部５０Ａを与える。次に第３
１図に示すように、ＰＳＧ層５０の突出部５０Ａを可塑
的に変形させて、ドーブ・ポリシリコン層４９の露出部
の上に付着させる。
７び○でＰＯＣ〆３ を用いる。ポリシリコンはＰＯＣ
そ３ でＮ形にドープされ、その後の高温処理程でドー
パントのドライブ・インが行なわれる。ポリシリコンは
イオン注入法によってリンをドープすることもできる。
このＰＯＣ〆３ドープ工程期間には、ポリシリコン層４
９の上に薄い酸化物が熟成長し、薄いリン珪酸ガラス（
ＰＳＧ）層５０を形成する。次いで第３日図に示すよう
に、再び写真製版技術を用いて薄いＰＳＧ層５０を緩衝
ＨＦ溶液で選択的にエッチする。第３日図では、例示の
ため、エッチング・マスクそして仮想線でフオトレジス
トＰＲを示している。次に酸化物層５０のエッチされた
パターンをマスクとして用いてポリシリコン層４９をエ
ッチする。ポリシリコンのエッチングには、エチレン・
ジアミン・ピロカテコールが用いられる。エッチ液は残
っているＰＳＧ層５０の下側のポリシリコンをアンダカ
ツト状態にヱッチし、突出部５０Ａを与える。次に第３
１図に示すように、ＰＳＧ層５０の突出部５０Ａを可塑
的に変形させて、ドーブ・ポリシリコン層４９の露出部
の上に付着させる。
可塑的な変形は、当業者には明らかなように、約９００
℃の温度を用いる次の処理程の期間に生じる。この工程
は第３Ｇ図で述べたＰＯＣ夕３ ドープ技術の場合だけ
用いられる。もし第３Ｇ図でイオン注入法を用いた場合
は、このように突出部５０Ａを折曲げる複雑な工程は用
いなくてすむ。普通のプラズマ・エッチング技術を用い
れば、更に簡単化できる。次に第３１図に示すように、
構造体の露出表面に二酸化シリコンを熟成長させる。ソ
ース／ドレィンのドライブ・ィン拡散及び酸化は水蒸気
中で９００ｏ０一１０００ｑＣで続けられる。結果とし
て、酸化物層４１は４１Ａの部分では７３００Ａ程度の
厚さを持ち、４１Ｂの部分では４０００Ａ程度の厚さを
持て）。次いで第３Ｋ図に示すように、再び写真製版技
術を用いて酸化物層４１に窓５１をエッチする。
℃の温度を用いる次の処理程の期間に生じる。この工程
は第３Ｇ図で述べたＰＯＣ夕３ ドープ技術の場合だけ
用いられる。もし第３Ｇ図でイオン注入法を用いた場合
は、このように突出部５０Ａを折曲げる複雑な工程は用
いなくてすむ。普通のプラズマ・エッチング技術を用い
れば、更に簡単化できる。次に第３１図に示すように、
構造体の露出表面に二酸化シリコンを熟成長させる。ソ
ース／ドレィンのドライブ・ィン拡散及び酸化は水蒸気
中で９００ｏ０一１０００ｑＣで続けられる。結果とし
て、酸化物層４１は４１Ａの部分では７３００Ａ程度の
厚さを持ち、４１Ｂの部分では４０００Ａ程度の厚さを
持て）。次いで第３Ｋ図に示すように、再び写真製版技
術を用いて酸化物層４１に窓５１をエッチする。
明らかなように、窓５１は酸化物層のゲート電極関口を
与える。次に第３Ｌ図のように５００一８００人程度の
厚さの薄い二酸化シリコン層５２を熟成長させる。
与える。次に第３Ｌ図のように５００一８００人程度の
厚さの薄い二酸化シリコン層５２を熟成長させる。
この酸化物層５２はゲート議電体と呼ばれるものである
。最後に第３Ｍ図のようにアルミニウム−鋼合金を燕着
し、標準的な写真製版エッチング技術によって相互接続
金属導体を形成する。
。最後に第３Ｍ図のようにアルミニウム−鋼合金を燕着
し、標準的な写真製版エッチング技術によって相互接続
金属導体を形成する。
この場合、第３Ｍ図には示してないが、メモリ構造で鞍
点関口が必要となる部分には普通の写真製版エッチング
技術によって予じめ接点閉口を設けておく。例えば、ド
ープ・ポリシリコン層４９に対しても、必要な箇所で接
点閉口を形成する。第３Ｍ図にはワード線ＷＬが示され
ている。上述の製造手順によれば、最少数の写真マスク
段階で本発明によるモノリシック・メモリをつくること
ができる。
点関口が必要となる部分には普通の写真製版エッチング
技術によって予じめ接点閉口を設けておく。例えば、ド
ープ・ポリシリコン層４９に対しても、必要な箇所で接
点閉口を形成する。第３Ｍ図にはワード線ＷＬが示され
ている。上述の製造手順によれば、最少数の写真マスク
段階で本発明によるモノリシック・メモリをつくること
ができる。
次に第４Ａ図−第４Ｆ図を参照して、本発明のモノリシ
ツク・メモリの周辺回路のＦＥＴをつくる方法について
説明する。
ツク・メモリの周辺回路のＦＥＴをつくる方法について
説明する。
周辺回路の普通のＦＥＴをつくる処理工程は第３Ａ図−
第３Ｍ図に関連して説明した処理工程と同時に行なわれ
ることは理解されよう。当業者には明らかなように、本
発明によるモノリシツク・メモリは全体は一連の処理工
程よりなる１つの製造プロセスでつくられる。第４Ａ図
の構造は第３Ａ図の構造に対応し、第３Ａ図と同じ工程
で酸化物層４１を形成する。
第３Ｍ図に関連して説明した処理工程と同時に行なわれ
ることは理解されよう。当業者には明らかなように、本
発明によるモノリシツク・メモリは全体は一連の処理工
程よりなる１つの製造プロセスでつくられる。第４Ａ図
の構造は第３Ａ図の構造に対応し、第３Ａ図と同じ工程
で酸化物層４１を形成する。
第４８図は第３８図と同じ製造段階にあり、酸化物層４
１に窓６０，６１を形成した構造を示している。第４Ｃ
図は第３Ｃ図と同じ段階の構造を示し、Ｎ＋領域６２，
６３を設けると共に、酸化物層４１の厚さを約５０００
Ａに厚くしている。
１に窓６０，６１を形成した構造を示している。第４Ｃ
図は第３Ｃ図と同じ段階の構造を示し、Ｎ＋領域６２，
６３を設けると共に、酸化物層４１の厚さを約５０００
Ａに厚くしている。
第４Ｄ図は第３Ｌ図と同じ製造段階にあり、ドレィン、
ゲート及びソースの関口６４，６５，６６を設けると共
に薄い二酸化シリコン層６７，６８，６９を熟成長ごせ
た構造を示している。
ゲート及びソースの関口６４，６５，６６を設けると共
に薄い二酸化シリコン層６７，６８，６９を熟成長ごせ
た構造を示している。
第４Ｅ図は薄い酸化物層６７及び６９を除去した構造を
示している。第４Ｆ図は第３Ｍ図と同じ製造段階にあり
、ソース、ゲート、ドレィンに対して金属接点を形成し
た構造を示している。
示している。第４Ｆ図は第３Ｍ図と同じ製造段階にあり
、ソース、ゲート、ドレィンに対して金属接点を形成し
た構造を示している。
函南の簡単な説明
第１図は第ＩＡ図及び第ＩＢ図の配置を示す図、第ＩＡ
図及び第ＩＢ図は本発明によるモノリシック・メモリを
示すブロック図、第ＩＣ図は第ＩＣＡ図、第ＩＣＢ図及
び第ＩＣＣ図の配置を示す図、第ＩＣＡ図、第ＩＣＢ図
及び第ＩＣＣ図は本発明の良好な実施例の回路図、第２
図は本発明の良好な実施例のモノリシック・メモリの一
部分の平面図、第２Ａ図は第２図の線２Ａ一２Ａに沿っ
て得られる断面図へ第３Ａ図、第３Ｂ図、第３Ｃ図、第
３Ｄ図、第３Ｅ図、第３Ｆ図、第３Ｇ図、第３日図、第
３１図、第３Ｊ図、第３Ｋ図、第３Ｌ図及び第３Ｍ図は
種々の製造段階における本発明の良好な実施例のモノリ
シック・メモリの一部分の断面図、第４Ａ図、第４８図
、第４Ｃ図、第４Ｄ図「第４Ｅ図及び第４Ｆ図は種々の
製造段階における周辺回路のＦＥＴの断面図である。
図及び第ＩＢ図は本発明によるモノリシック・メモリを
示すブロック図、第ＩＣ図は第ＩＣＡ図、第ＩＣＢ図及
び第ＩＣＣ図の配置を示す図、第ＩＣＡ図、第ＩＣＢ図
及び第ＩＣＣ図は本発明の良好な実施例の回路図、第２
図は本発明の良好な実施例のモノリシック・メモリの一
部分の平面図、第２Ａ図は第２図の線２Ａ一２Ａに沿っ
て得られる断面図へ第３Ａ図、第３Ｂ図、第３Ｃ図、第
３Ｄ図、第３Ｅ図、第３Ｆ図、第３Ｇ図、第３日図、第
３１図、第３Ｊ図、第３Ｋ図、第３Ｌ図及び第３Ｍ図は
種々の製造段階における本発明の良好な実施例のモノリ
シック・メモリの一部分の断面図、第４Ａ図、第４８図
、第４Ｃ図、第４Ｄ図「第４Ｅ図及び第４Ｆ図は種々の
製造段階における周辺回路のＦＥＴの断面図である。
３９……Ｐ形基板、３０……Ｎ十ドレィン領域、３０Ａ
……ビット線、３１Ａ……Ｎ＋ソース領域、３２Ａ，３
２Ｂ，３７，４０Ａ・・・・・・二酸化シリコン、３３
Ａ……ポリシリコン酸化物、３４Ａ……ドープ・ポリシ
リコン、３８Ａ，３８Ｂ…・・・ワード線、Ｇ・・・・
・・ゲート電極。
……ビット線、３１Ａ……Ｎ＋ソース領域、３２Ａ，３
２Ｂ，３７，４０Ａ・・・・・・二酸化シリコン、３３
Ａ……ポリシリコン酸化物、３４Ａ……ドープ・ポリシ
リコン、３８Ａ，３８Ｂ…・・・ワード線、Ｇ・・・・
・・ゲート電極。
ＦＩＧ．ＩＣＡＦＩＧ‐イＣ
ＦＩＧＩ
ＦＩＧ．ＩＡ
ＦＩＧ．１８
ＦＩＧ．ＩＣＢ
ＦＩＧ‐イＣＣ
ＦＩＧ．２
ＦＩＧ．２Ａ
ＦＩＧ．３Ａ
ＦＩＧ．Ｓ８
ＦＩＧ．３Ｃ
ＦＩＧ．ＳＯ
ＦＩＧ．ＳＥ
ＦＩＧ．Ｓ
ＦＩＧ．３６
ＦＩＧ．３日
ＦＩＧ．３１
ＦＩＧ．３Ｊ
ＦＩＧ．３Ｋ
ＦＩＧ．３し
ＦＩＧ．３Ｍ
ＦＩＧ．４Ａ
ＦＩＧ．４６
Ｆ１６．４Ｃ
ＦＩＧ．４０
ＦＩＧ．４Ｅ
ＦＩＧ．４Ｆ
Claims (1)
- １ （イ） 第１導電型のシリコン基板の表面に第１の
酸化物層を形成し、（ロ） 上記基板の領域のうちドレ
イン領域およびソース領域を形成すべき第１および第２
の領域を露出させるように上記第１の酸化物層に第１お
よび第２の窓を形成し、（ハ） 上記第１および第２の
窓を介して上記第１および第２の領域に第２導電型の不
純物を導入し、（ニ） 構造体の露出表面に第２の酸化
物層を形成し、（ホ） 上記酸化物層上にリン珪酸ガラ
ス層を形成し、（ヘ） 上記第２導電型の上記第２の領
域の選択された表面を露出させるように上記リン珪酸ガ
ラスおよび上記酸化物層に第３の窓を形成し、（ト）
上記第３の窓によつて露出された上記第２の領域に表面
にコンデンサ誘電体として働く薄い第３の酸化物層を形
成し、（チ） 構造体の露出表面に第２導電型の不純物
をドープしたポリシリコン層を形成し、（リ） 上記第
３の酸化物層の領域のうち上記第１の領域の側の一部領
域およびこの一部領域から上記第１の領域上へ延びる領
域上の上記ポリシリコン層の部分を除去し、（ヌ） 構
造体の露出表面に厚い第４の酸化物層を形成し、（ル）
上記第１の領域から上記第２の領域へ延びる上記基板
の領域を露出させるように上記酸化物層に第４の窓を形
成し、（ヲ） 上記第４の窓によつて露出された上記基
板の表面にゲート誘電体として働く薄い第５の酸化物層
を形成し、（ワ） 上記第５の酸化物層上に導電金属を
付着する、 ことを含む電界効果トランジスタ・メモリ
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/850,762 US4219834A (en) | 1977-11-11 | 1977-11-11 | One-device monolithic random access memory and method of fabricating same |
| US850762 | 1977-11-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5469974A JPS5469974A (en) | 1979-06-05 |
| JPS6040708B2 true JPS6040708B2 (ja) | 1985-09-12 |
Family
ID=25309046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53116077A Expired JPS6040708B2 (ja) | 1977-11-11 | 1978-09-22 | 電界効果トランジスタ・メモリの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4219834A (ja) |
| EP (1) | EP0001986B1 (ja) |
| JP (1) | JPS6040708B2 (ja) |
| DE (1) | DE2862271D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE32236E (en) * | 1979-12-26 | 1986-08-26 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
| US4319342A (en) * | 1979-12-26 | 1982-03-09 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
| US4406013A (en) * | 1980-10-01 | 1983-09-20 | Intel Corporation | Multiple bit output dynamic random-access memory |
| US4399449A (en) * | 1980-11-17 | 1983-08-16 | International Rectifier Corporation | Composite metal and polysilicon field plate structure for high voltage semiconductor devices |
| US4603381A (en) * | 1982-06-30 | 1986-07-29 | Texas Instruments Incorporated | Use of implant process for programming ROM type processor for encryption |
| EP0338157B1 (en) * | 1988-04-22 | 1994-07-06 | Ramtron International Corporation | Charged magnified dram cell |
| US6767789B1 (en) * | 1998-06-26 | 2004-07-27 | International Business Machines Corporation | Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby |
| US7145151B2 (en) * | 2000-12-29 | 2006-12-05 | Ge Medical Systems Global Technology Company, Inc. | Reduced complexity interconnect for two dimensional multislice detectors |
| US7813158B2 (en) * | 2007-05-14 | 2010-10-12 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | Recordable electrical memory |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| US3740732A (en) * | 1971-08-12 | 1973-06-19 | Texas Instruments Inc | Dynamic data storage cell |
| US3811076A (en) * | 1973-01-02 | 1974-05-14 | Ibm | Field effect transistor integrated circuit and memory |
| US3983545A (en) * | 1975-06-30 | 1976-09-28 | International Business Machines Corporation | Random access memory employing single ended sense latch for one device cell |
| DE2539910C3 (de) * | 1975-09-08 | 1981-02-19 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiterspeicher |
| US4240092A (en) * | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
| US4094057A (en) * | 1976-03-29 | 1978-06-13 | International Business Machines Corporation | Field effect transistor lost film fabrication process |
| NL176415C (nl) * | 1976-07-05 | 1985-04-01 | Hitachi Ltd | Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit. |
| JPS5941351B2 (ja) * | 1976-09-13 | 1984-10-06 | 株式会社日立製作所 | カラ−用固体撮像素子 |
-
1977
- 1977-11-11 US US05/850,762 patent/US4219834A/en not_active Expired - Lifetime
-
1978
- 1978-09-22 JP JP53116077A patent/JPS6040708B2/ja not_active Expired
- 1978-10-23 EP EP78101195A patent/EP0001986B1/de not_active Expired
- 1978-10-23 DE DE7878101195T patent/DE2862271D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4219834A (en) | 1980-08-26 |
| DE2862271D1 (en) | 1983-07-07 |
| JPS5469974A (en) | 1979-06-05 |
| EP0001986B1 (de) | 1983-05-25 |
| EP0001986A3 (en) | 1979-08-08 |
| EP0001986A2 (de) | 1979-05-30 |
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