KR100198662B1 - 디램 셀, 디램 및 그의 제조 방법 - Google Patents

디램 셀, 디램 및 그의 제조 방법 Download PDF

Info

Publication number
KR100198662B1
KR100198662B1 KR1019960016459A KR19960016459A KR100198662B1 KR 100198662 B1 KR100198662 B1 KR 100198662B1 KR 1019960016459 A KR1019960016459 A KR 1019960016459A KR 19960016459 A KR19960016459 A KR 19960016459A KR 100198662 B1 KR100198662 B1 KR 100198662B1
Authority
KR
South Korea
Prior art keywords
gate
transistor
dram
film
impurity diffusion
Prior art date
Application number
KR1019960016459A
Other languages
English (en)
Other versions
KR970077655A (ko
Inventor
전영권
김유찬
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960016459A priority Critical patent/KR100198662B1/ko
Priority to DE19701003A priority patent/DE19701003C2/de
Priority to JP9099587A priority patent/JP2939536B2/ja
Priority to US08/852,072 priority patent/US5771189A/en
Publication of KR970077655A publication Critical patent/KR970077655A/ko
Priority to US09/035,970 priority patent/US6054346A/en
Priority to US09/035,841 priority patent/US5949705A/en
Application granted granted Critical
Publication of KR100198662B1 publication Critical patent/KR100198662B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 DRAM에 관한 것으로, 단위셀이 게이트와 소오스, 드레인을 갖는 제1 트랜지스터와; 소오스, 드레인을 갖고 상기 제1 트랜지스터의 소오스, 드레인의 어느하나에 게이트가 연결되는 제2 트랜지스터와; 상기 제2 트랜지스터의 게이트에 연결되는 하부 전극, 상기 제2 트랜지스터의 소오스, 드레인의 어느하나에 연결되는 상부 전극을 갖는 커패시터로 구성되어 제2 트랜지스터의 게이트에 로직값 '1'에 해당하는 전하 정보가 저장된 경우에만 선택적으로 제2 트랜지스터를 on 상태로 만들어 기준 전압을 비트선으로 출력시키므로 로직 상태의 분별력이 개선되는 효과가 있다.
또한, 삼차원적인 커패시터 구조를 채택하지 않으므로 단차를 감소시켜 소자의 특성을 향상시키고 집적도를 증가시키는 효과가 있다.

Description

디램 셀, 디램 및 그의 제조 방법
제1도는 일반적인 DRAM셀의 회로 구성도.
제2도는 본 발명의 DRAM셀의 회로 구성도.
제3도(a)(b)는 본 발명의 DRAM셀의 레이 아웃도 및 구조 단면도.
제4도(a) 내지 (k)는 본 발명의 DRAM셀의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 비트선 22 : 쓰기 워드선
23 : 읽기 원드선 24 : 제1 트랜지스터
25 : 제2 트랜지스터 26 : 커패시터
27 : 반도체 기판 28 : 필드 산화막
29 : 게이트 절연막 30 : 다결정 실리콘층
31 : 제1 절연막 32a : 제1 불순물 확산 영역
32b : 제2 불순물 확산 영역 32c : 제3 불순물 확산 영역
33 : 제1 게이트 34 : 제2 게이트
35 : 제2 절연막 36 : 제1 접속홀
37 : 축전 전극 38 : 유전체막
39 : 제2 접속홀 40 : 대향 전극
41 : 제3 접속홀 42 : 제3 절연막
43 : 제1 전도성 라인 44 : 제4 절연막
45 : 제4 접속홀 46 : 제2 전도성 라인
47 : 제5 절연막 48 : 제5 접속홀
49 : 제3 전도성 라인
본 발명은 DRAM소자에 관한 것으로, 특히 커패시터의 단차와 면적을 최소화하여 소자의 집적도 및 신뢰성을 향상시키는데 적당하도록 한 디램 셀, 디램 및 그의 제조 방법에 관한 것이다.
DRAM은 통상적으로 한개의 트랜지스터와 한개의 커패시터로 셀을 구성하는 단순 구조이기 때문에, 대용량화와 저코스트화가 뛰어나다는 장점을 가지고 있다.
이에 따라, 컴퓨터를 비롯한 각종 전자제품에 폭넓게 이용되고 있고, 그 응용 범위도 계속 확대되고 있다.
현재 DRAM 시장의 견인 역할을 하고 있는 컴퓨터의 처리 속도의 증대 및 대용량화에 따라 DRAM의 고집적화가 요구되고 있다.
그러나 현재 DRAM의 생산 기술에 일반적으로 적용되고 있는 자외선을 이용한 광리소그래피 기술 등의 공정 기술의 한계로 인해 1 트랜지스터/1 커패시터 구조를 갖는 DRAM셀의 고집적화는 더이상의 진전을 기대하기 어렵다.
이하, 첨부된 도면을 참고하여 일반적인 DRAM셀에 대하여 설명하면 다음과 같다.
제1도는 일반적인 DRAM셀의 회로 구성도이다.
종래의 1 트랜지스터/ 1 커패시터로 구성된 DRAM 메모리 셀에서는 비트선과 워드선, 액세스 트랜지스터, 스토리지 커패시터와 센싱앰프(도면에 도시되지 않음)로 구성된다.
액세스 트랜지스터의 게이트는 워드선에 연결되고 소오스와 드레인 전극은 각각 스토리지 커패시터와 비트선에 연결된다.
커패시터의 셀 플레이트 전극은 기준전압에 연결되어 있으며 비트선은 센싱앰프의 입력단의 한 단자에 연결되어 있고, 다른 한쪽 단자는 기준전압에 연결된다.
전하 정보는 액세스 트랜지스터가 동작상태(On-State)가 되면 비트선으로부터 소오스와 드레인 전극을 통하여 스토리지 커패시터에 저장된다.
한편 저장된 전하 정보는 액세스 트랜지스터가 다시 동작상태로 되면 커패시터로부터 소오스와 드레인의 통로를 통하여 비트선에 전송되며 이 신호전압과 비트선의 기준전압을 비교하므로서 커패시터에 저장된 전하 정보의 로직 상태를 파악하게 된다.
DRAM셀의 커패시터는 통상적으로 n+poly Si 으로된 스토리지 전극과 플레이트 전극, 그리고 그사이에 있는 유전체막으로 구성된다.
상기와 같은 커패시터를 갖는 DRAM셀의 전하 정보 쓰기 및 읽기 동작을 상세히 설명하면 다음과 같다.(플레이트 전극에는1/2 Vcc가 인가 된다.)
스토리지 전극에 정보가 없는 상태에서는 플레이트 전극에 인가된 전압에 의하여 유전체막 밑의 스토리지 전극층 표면에는 전자가 재분포 되어 계면에는 전자의 공핍층(depletion layer)이 형성된다.
이때 정보 '1'을 쓰기 동작하는 경우 Vcc전압이 비트선과 워드선에 인가된다.
이에 따라 액세스 트랜지스터의 게이트 전극 전압과 소오스 전극 전압이 Vcc 전압 레벨로 증가하므로 액세스 트랜지스터가 동작상태(On-state)로 된다.
그리고 스토리지 전극층에는 셀 플레이트 전극 전압인 1/2 Vcc에서 유전체막에 의한 전압강하분(△)을 뺀 1/2 Vcc - △의 전압이 인가된 상태가 되므로 전자 포텐셜이 높은 스토리지 전극층으로부터 전자 포텐셜이 낮은 소오스 전극 쪽으로 전자가 흘러나가므로 스토리지 전극층에는 전자의 공핍층이 확대 된다.
이때 워드선 전압이 기저 전압으로 내려가면 공핍층이 스토리지 전극층 안에 잔류하게 되고 이 상태가 바로 바이너리 코드(Binary code)의 '1'을 나타낸다.
그리고 정보 '0'을 메모리셀에 쓰기 동작하는 경우에는 비트선전압을 기저전압 (ground)으로 하고 액세스 트랜지스터의 게이트에 Vcc를 인가한다.
그러므로 스토리지 전극층의 전압, 1/2 Vcc - △가 소오스 전극 전압인 0 보다 높게 되므로 전자 포텐셜이 높은 소오스 전극으로부터 전자 포텐셜이 낮은 스토리지 전극층으로 전자가 흘러 들어가게 된다.
그러므로 스토리지 전극층에 전자가 모이게 되어 공핍층이 축적층 (Accumulation Layer)으로 복구된다.
이때 워드선의 전압이 기저전압으로 내려가면 전자들이 스토리지 전극층 안에 잔류하게 되고 이상태가 바이너리 코드의 '0'을 나타낸다.
그리고 DRAM셀에 저장된 정보의 읽기 동작은 다음과 같다.
먼저, 비트선을 1/2 Vcc로 프리차지(precharge)한 상태에서 워드선에 Vcc 전압을 인가한다.
이때 액세스 트랜지스터가 동작상태로 되어 커패시터의 스토리지 전극층에 저장된 정보가 비터선에 나타나게 되고 저장된 전하량에 따라서 비트선의 전압이 변동 된다.
이 변동된 전압이 비교 회로(comparator circuit)인 센싱앰프를 통하여 더미 셀의 비트선에 나타나는 기준전압과 비교되고 그 차이가 증폭되어 비트선의 전압이 기준전압보다 높을 때는 로직 상태가 '1'이 되고, 그보다 전압이 낮을 때는 로직상태가 '0'으로 결정된다.
그리고 이때 비트선 사이의 전압의 차이는
●
정도가 된다.
(Cs: 스토리지 커패시턴스이고, Cb: 비트선 커패시턴스)
따라서 Cs / Cb의 비율이 클수록 △V가 커지므로 로직상태의 분별오차가 감소하게 된다.
그러나 상기와 같은 종래의 DRAM셀에 있어서는 다음과 같은 문제점이 있었다.
먼저, 센싱앰프가 분별 가능한 비트선 전압과 기준전압과의 차(△)가 약 100~200mV이상이므로 가능한한 비트선 커패시턴스에 대한 스토리지 커패시턴스의 비율 γ(γ=Cs/Cb)이 클수록 좋다.
그러나 DRAM의 밀도가 증가하면 그에 따라 셀의 면적은 크게 감소하지만 비트선 용량이나 센싱앰프의 감도(Sensitivity)는 개선되지 않으므로 신호 대 잡음비(signal to noise ratio)가 감소하기 쉽고 오동작의 가능성이 높아진다.
또한 α입자에 의한 소프트 에러가 DRAM의 신뢰성을 저하시킬 수 있는데, 이는 α입자가 기판에 충돌하면 이온화 충격(Impact ionization)에 의하여 전자-정공 쌍(Eletron-Hole pair)이 발생하고 이들중 소수 캐리어가 스트리지 전극안에 포획되므로서 스토리지 전극안에 저장된 전하 상태를 변화 시키므로 발생하는 것이다.
물론 α입자에 의한 소프트 에러를 막기위하여 스토리지 전극의 면적을 삼차원식으로 증가시키거나 고유전율을 갖는 유전체막을 형성해야 하는데, 전자는 높은 단차를 갖게되어 후공정을 진행함에 있어서 노광 및 식각 공정의 가공성을 떨어뜨리게 된다.
그리고 후자는 박막 가공 기술이 정립되지 않은 상태여서 유전체막의 누설 전류, 파괴 전압 등의 특성이 좋지않아 DRAM셀의 고집적화를 위한 적용에는 어렵다.
본 발명은 상기와 같은 종래의 DRAM셀의 문제점을 해결하기 위하여 안출한 것으로, 커패시터의 단차와 면적을 최소화하여 소자의 집적도 및 신뢰성을 향상시키는데 적당하도록 한 디램 셀, 디램 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 디램 셀은 게이트와 소오스, 드레인을 갖는 제1 트랜지스터와; 소오스, 드레인을 갖고 상기 제1 트랜지스터의 소오스, 드레인의 어느 하나에 게이트가 연결되는 제2 트랜지스터와; 상기 제2 트랜지스터의 게이트에 연결되는 하부전극, 상기 제2 트랜지스터의 소오스, 드레인이 어느 하나에 연결되는 상부전극을 갖는 커패시터로 구성됨을 특징으로 하고, 본 발명의 디램은 셀 구동신호를 인가하는 복수개의 쓰기 워드선, 읽기 워드선과; 정보를 입력 또는 출력하는 비트선들과; 게이트와 소오스, 드레인을 갖는 제1 트랜지스터, 그리고 소오스, 드레인을 갖고 상기 제1 트랜지스터의 소오스, 드레인의 어느 하나에 게이트가 연결되는 제2 트랜지스터, 그리고 하부 전극이 상기 제2 트랜지스터의 게이트에 연결되며 상부 전극이 상기 제2 트랜지스터의 소오스, 드레인의 어느하나에 연결되는 커패시터를 포함하는 복수개의 셀들로 구성되어, 상기 각 셀의 제1 트랜지스터의 게이트는 상응하는 하나의 쓰기 워드선에 연결되고, 상기 각 셀의 제1,2 트랜지스터의 소오스, 드레인의 어느하나가 상응하는 하나의 비트선에 연결되고, 상기 각셀의 커패시터의 하부전극이 상응하는 하나의 읽기 워드선에 연결되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 DRAM에 관하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 DRAM셀의 회로 구성도이다.
본 발명의 DRAM셀은 게이트 전극이 쓰기 워드선(22)에 연결되고 소오스 전극은 비트선(21)에 연결되는 제1 트랜지스터(24)와, 읽기 워드선(23)과 커패시터(26)의 상부 전극에 드레인 전극이 연결되고 소오스 전극이 제1 트랜지스터(24)의 드레인 전극에 연결되는 제2 트랜지스터(25)로 구성된다.
이때, 제1 트랜지스터((24)의 드레인 전극과 제2 트랜지스터(25)의 게이트 전극은 커패시터의 하부 전극에 연결된다.
그리고 비트선(21)은 센싱 앰프의 입력단의 한 단자에 연결되고 있고, 다른 한 단자는 기준 전압 또는 더미 셀(dummy cell)의 비트선에 연결된다.
제2 트랜지스터(25)의 게이트에는 로직값 '1'과 로직값 '0' 에 해당하는 바이너리 전하 정보가 저장된다.
상기와 같은 회로 구성을 갖는 본 발명의 DRAM 셀에서는 저장된 전하 정보의 레벨이 제2 트랜지스터(25)의 문턱전압(Vt) 이하로 감소되지 않는 한 제2 트랜지스터(25)의 on-off는 달라지지 않는다.
그러므로 종래 기술에서와 같이 커패시터에 축적되는 전하량의 크기는 중요하지 않다.
DRAM셀의 쓰기 동작은 다음과 같다.
쓰기 워드선(22)을 통하여 제1 트랜지스터(24)의 게이트에 쓰기 전압을 인가하여 제1 트랜지스터(24)를 on 상태로 한 후에 비트선(21)으로부터 소오스/드레인 통로를 이용하여 커패시터(26)의 하부 전극 즉, 제2 트랜지스터(25)의 게이트에 저장한다.
정보가 저장되면 쓰기 워드선(22)을 통하여 제1 트랜지스터(24)의 게이트에 기저 전압을 인가하여 제1 트랜지스터(24)가 동작되지 않도록 하여 제2 트랜지스터(25)의 게이트에 저장된 정보를 잔류시킨다.
그리고 DRAM셀의 읽기 동작은 다음과 같다.
먼저, 읽기 워드선(23)을 통하여 제2 트랜지스터(25)의 드레인 전극에 읽기 전압을 인가한다.
상기와 같이, 제2 트랜지스터(25)의 드레인 전극에 읽기 전압을 인가하면 제2 트랜지스터(25)의 게이트에 저장된 경우에만 선택적으로 제2 트랜지서트(25)가 on 상태가 되므로 읽기 전압이 소오스/드레인 통로를 통하여 비트선(21)에 전송된다.
이 신호 정보에 의하여 변동된 비트선(21) 전압과 더미 셀의 비트선에 나타나는 기준 전압을 비교 증폭하여 제2 트랜지스터(25)의 게이트에 저장되었던 전하 정보의 상태를 파악하게 된다.
상기와 같은 회로 구성을 갖는 본 발명의 DRAM셀의 구조는 다음과 같다. 제3도(a)(b)는 본 발명의 DRAM셀의 레이 아웃도 및 구조 단면도이다.
본 발명의 DRAM셀은 반도체 기판(27)의 소자 격리 영역에 형성되는 필드 산화막(28)과, 상기 필드 산화막(28)에 의해 정의된 활성 영역의 소정 부분에 형성되는 제1,2,3 불순물 확산 영역(32a)(32b)(32c)과, 상기 제1,2,3 불순물 확산 영역(32a)(32b)(32c)을 제외한 채널 영역상에 형성되는 게이트 절연막(29)과, 상기 제1 불순물 확산 영역(32a)과 제2 불순물 확산 영역(32b) 사이의 채널 영역에 형성된 게이트 절연막 (29)상에 형성되는 제1 게이트(33)와, 상기 제2 불순물 확산 영역(32b)과 제3 불순물 확산 영역(32c)사이의 채널 영역에 형성된 게이트 절연막(29)상에 형성되는 제2 게이트(34)와, 상기 제1 게이트(33)상에만 형성되는 제1 절연막(31)과, 상기 제1절연막(31)과 제1 게이트(33)를 감싸고 형성되고 제2 게이트(34)의 일측면에 측벽형태로 형성되는 제2 절연막(35)과, 상기 제2 불순물 확산 영역(32b) 및 제2 게이트(34)에 콘택되어 제2 절연막(35)상측 일부에까지 형성되는 축전 전극(37)과, 상기 축전 전극(37)상에 ON 구조의 적층막 또는 3.5 이상의 유전율을 갖는 고유전막으로 형성되는 유전체막(38)과, 상기 제3 불순물 확산 영역(32c)에 콘택되어 유전체막(38)상에 형성되는 대향 전극(40)과, 상기 제1전도성 라인(43)을 포함하는 전면에 형성되는 제4절연막(44)과, 상기 대향 전극(40)을 포함하는 전면에 형성되는 제3 절연막(42)과, 상기 제1 게이트(33)에 콘택되어 제3 절연막(42)상에 일방향으로 형성되는 제1 전도성 라인(43)과, 상기 대향 전극(40)에 콘택되어 제4 절연막(44)상에 일 방향으로 형성되는 제2 전도성 라인(46)과, 상기 제2 전도성 라인(46)을 포함하는 전면에 형성되는 제5 절연막(47)과, 상기 제1 불순물 확산 영역(32a)에 콘택되어 제5 절연막(47)상에 상기 제1,2 전도성 라인(43)(46)에 수직 교차하여 형성되는 제3 전도성 라인(49)을 포함하여 구성된다.
상기와 같이 구성된 본 발명의 DRAM셀의 제조 방법에 대하여 상세히 설명하면 다음과 같다.
제4도(a) 내지 (k)는 본 발명의 DRAM셀의 공정 단면도이다.
본 발명의 DRAM셀은 먼저 제4도(a)에서와 같이, 반도체 기판(27)의 소자 격리 영역에 패드 산화막과 질화막으로 구성된 산화 방지 마스크층을 이용하여 800~1100℃에서의 열산화 공정으로 필드 산화막(28)을 형성한다.
그리고 활성 영역의 전면에 게이트 절연막(29)을 형성한후 제4도(b)에서와 같이, LPCVD 공정으로 다결정 실리콘층(30)을 형성한다.
이어, 상기 다결정 실리콘층(30)상에 제1 절연막(31)을 500Å ~ 2000Å의 두께로 형성한 다음 감광막(도면에 도시되지 않음)을 마스크로 하여 상기 제1 절연막(31)을 선택적으로 식각하여 게이트 패턴 마스크를 형성한다.
이때, 게이트와 게이트 사이의 간격을 최소화하기 위하여 감광막의 형성 공정을 두번 적용하여 상기 제1 절연막의 패턴 간격을 미세화할 수 있다.
그리고 제4도(c)에서와 같이, 상기 게이트 패턴 마스크를 이용하여 상기 다결정 실리콘층(30)을 선택적으로 식각하여 제1 게이트(33)와 제2 게이트(34)를 형성한다.
이때, 제2 게이트(34)는 활성 영역만이 아닌 필드 산화막(28)의 일정 부분 상에도 형성 되어진다.
이어, 상기 필드 산화막(28)과 제1,2 게이트(33)(34)를 마스크로 한 기판과 반대 도전형의 불순물 이온주입 공정 및 확산 공정으로 제1,2,3 불순물 확산 영역(32a)(32b)(32c)을 형성한다.
그리고 제4도(d)에서와 같이, 상기 제1,2,3 불순물 확산 영역(32a)(32b)(32c)이 형성된 반도체 기판(27)의 전면에 제2 절연막(35)을 형성하고 상기 제2 불순물 확산 영역(32b) 및 제2 게이트(34)의 상측면이 노출되도록 제2 절연막(35)을 선택적으로 제거하여 제1 접속홀(36)을 형성한다.
이어, 제4도(e)에서와 같이, 상기 제1 접속홀(36)이 형성된 전면에 다결정 실리콘층을 형성하고 상기 노출된 제2 불순물 확산 영역(32b)에 콘택되고 제2 게이트(34)의 상측면과 제1 게이트(33)의 일부에 걸쳐 남도록 선택적으로 식각하여 커패시터(26)의 축전 전극(37)을 형성한다.
그리고 상기 축전 전극(37)상에 질화막 또는 질화막과 산화막의 적층막(ON구조의) 또는 유전율이 3.5 이상의 고유전율을 갖는 고유전막을 사용하여 유전체막(38)을 형성하고 후공정에 형성될 대향 전극(40)을 제3 불순물 확산 영역(32c)에 콘택시키기 위한 제2 접속홀(39)을 형성한다.(이때, 제3 불순물 확산 영역(32c) 상의 제2 절연막(35)이 제거된다.)
이어, 제4도(f)에서와 같이, LPCVD법 등을 이용하여 다결정 실리콘층을 형성하고 상기 제2 접속홀(39)을 통하여 제3 불순물 확산 영역(32C)에 콘택되고 유전체막(38)을 모두 덮도록 형성한후, 선택적으로 식각하여 대향 전극(40)을 형성한다.
그리고 제4도(g)에서와 같이, 전면에 제3 절연막(42)을 형성하고 상기 제2 게이트(34) 상측의 제3 절연막(42)을 선택적으로 제거하여 제3 접속홀(41)을 형성한다.
이때, 제3 접속홀(41)은 필드 산화막(28)상측 부분에 형성된 제1 게이트(33)의 일부만 노출되도록 형성된다.
이어, 상기 제3 접속홀(41)은 필드 산화막(28)상측 부분에 형성된 제1 게이트(33)의 일부만 노출되도록 형성된다.
이어, 상기 제3 접속홀(41)이 형성된 제3 절연막(42)상에 전도성 물질층을 형성하고 일정 간격으로 패터닝하여 제1 전도성 라인(43)을 형성한다.
그리고 상기 제1 전도성 라인(43)이 형성된 전면에 제4 절연막(44)을 형성한다.
상기 제1 전도성 라인(43)은 제3 접속홀(41)을 통하여 제1 게이트(33)에 콘택된다.
그리고 제4도(h)에서와 같이, 상기 제4 절연막(44)과 제3 절연막(42)을 상기 대향 3전극(40)이 부분적으로 노출되도록 선택적으로 식각하여 제4 접속홀(45)을 형성한다.
이어, 제4도(i)에서와 같이, 상기 제4 접속홀(45)을 포함하는 전면에 도전성 물질층을 형성하고 패터닝하여 제2 전도성 라인(46)을 형성한다.
그리고 제4도(j)에서와 같이, 제2 전도성 라인(46)이 형성된 전면에 제5 절연막(47)을 형성한 후, 제1 불순물 확산 영역(32a)이 노출되도록 제5 절연막(47), 제4 절연막(44), 제3 절연막(42)을 선택적으로 식각하여 제5 접속홀(48)을 형성한다.
이어, 제4도(k)에서와 같이, 상기 제5 접속홀(48)을 포함하는 전면에 도전성 물질층을 형성하고 선택적으로 식각하여 상기 제1,2 전도성 라인(43)(46)에 수직한 방향으로 제3 전도성 라인(49)을 형성한다.
상기의 제1 전도성 라인(43)은 회로 구성에서 쓰기 워드선(22)이고, 제2 전도성 라인(46)은 읽기 워드선(23)이다. 그리고 제3 전도성 라인(49)은 비트선(21)이다.
그리고 제1,2,3,4,5 절연막(31)(35)(42)(44)(47)은 산화막 또는 질화막을 사용하여 형성한 것이다.
상기와 같은 공정으로 형성된 본 발명의 DRAM셀의 동작은 다음과 같다.
읽기와 쓰기 동작에서의 본 발명의 DRAM셀은 로직값에 따라 다음과 같은 동작특성을 갖는다. 즉, 읽기 동작을 할때 제2 게이트(34)에 저장된 로직 상태가 바이너리 '0' 일 때는 제2 트랜지스터(25)가 동작하지 않는 상태를 유지하고, 바이너리 '1' 일 경우에는 제2 트랜지스터(25)가 동작 상태로 되어 비트선(21)에 기준 전압이 나타나는 특성을 갖는다.
먼저, 본 발명의 DRAM셀의 쓰기 동작에 관하여 설명하면 다음과 같다.
기본적으로 스텐바이 상태에서는 기판을 기저전압(Ground Potential)상태로 두고 쓰기 워드선(22)과 읽기 워드선(23)에는 기저 전압이나 낮은 전압을 인가한 상태를 유지하여 제1 트랜지스터(24)와 제2 트랜지스터(25)를 off 상태로 둔다.
즉, 제2 트랜지스터(25)의 드레인 전극이 비트선(21)과 전기적으로 단절된 상태를 유지하게 된다.
이때 쓰기 동작을 위하여 쓰기 워드선(22)을 선택하여 높은 전압(VH, 여기서 VH는 트랜지스터를 동작시키는데 필요한 문턱 전압 이상의 전압)을 제1 게이트(33)에 인가하면 반도체 기판(27)에서는 게이트 절연막(29)에 의한 전압 강하 분(VTH)을 제외한 전압(VH- VTH)이 유기되어 반도체 기판(27)의 표면 부근의 전자가 재 분포된다.
즉, 게이트 절연막(29)과의 계면 부근의 표면에는 전자가 모여서 음(-)의 전하로된 영역을 형성하고 그 밖의 부분에서는 상대적으로 같은 양의 양(+)의 전하로된 영역이 형성되어 게이트 절연막(29)아래의 채널 영역에 인버젼(Inversion)층이 형성된다.
상기와 같이, 채널 영역에 인버젼층이 형성되면 제1 트랜지스터(24)를 on 상태가 되어 소오스와 드레인 사이에 전기적 통로가 개설된다.
이때, 비트선(21)에 로직값 '1'을 기입하기 위한 고전압(VH')이 인가된 경우에는 드레인 전극의 전자 포텐셜(0)이 비트선(21)의 전자 포텐셜(-qVH')보다 높게되므로 전자가 드레인 전극으로 부터 비트선(21) 쪽으로 흘러 나가게 되고 전하가 빠져 나가게 되어 다시 드레인 전극의 전자 포텐셜이 하강한다.
상기와 같이, 전하가 재분포되면서 비트선(21)의 전자 포텐셜이 드레인 전극의 전자 포텐셜과 같은 평형 상태가 되면 더 이상의 전하의 이동이 발생하지 않고 쓰기 동작이 끝나게 된다.
그리고 드레인 전극은 커패시터(26)의 축전 전극(37)을 통하여 제2 게이트(34)에 결합되어 있으므로 제2 게이트 전극도 드레인 전극과 같은 전자 포텐셜 상태를 유지하게 된다.
이후, 쓰기 워드선(22)을 통하여 제1 게이트(33)에 기저 전압 또는 저 전압(VL)을 인가 하면 제1 트랜지스터(24)가 off 상태를 유지하게 된다.
즉, 반도체 기판(27)에는 0 또는 게이트 절연막(29)에 의해 강하되는 전압(VTH)을 제외한 전압(VL-VTH)이 유기되어 기판안의 전자가 재 분포되어 게이트 절연막(29)과의 계면 부근의 반도체 기판(27)의 표면에는 전자가 공핍화(Depletion)되어 양(+)의 전하로된 영역을 형성하고 그밖의 부분에서는 상대적으로 같은 양의 음(-)의 전하로된 영역이 형성되어 게이트 절연막(29) 아래의 반도체 기판(27)의 표면에는 인버젼층이 공핍층으로 복구되므로 제1 트랜지스터(24)를 off 상태로 만드는 것이다.
상기와 같이, 제1 트랜지스터(24)가 off 상태로 되어 소오스와 드레인 사이의 통로가 폐쇄되면 제2 게이트(34)에는 VH'에 해당하는 로직값 '1 '의 전하 정보가 저장된다.
이 전하 정보는 다음 읽기 동작이 수행될 때까지 잔류하게 된다.
그리고 로직값 '0'에 해당하는 전하 정보를 쓰기 위하여 비트선(21)에 기저 전압 또는 저 전압(VL)을 인가한 경우에 있어서는 상기와 동일한 방식으로 쓰기 동작을 한다.
즉, 쓰기 워드선(22)을 선택하여 여유 전압을 포함하는 높은 전압(VH)을 제1 게이트(33)에 인가하여 제1 트랜지스터(24)를 on 상태로 만든다.
상기와 같이, 제1 트랜지스터(24)가 on 상태가 되어 소오스와 드레인 사이에 전기적인 통로가 개설되면 제2 게이트(34)에 연결된 드레인 전극의 전자 포텐셜(0)이 비트선(21)의 전자 포텐셜(0 또는 -qVL)보다 같거나 낮게 되므로 전자가 비트선(21)으로부터 드레인 전극 즉, 드레인 전극에 결합되어 있는 제2 게이트(34)쪽으로 흘러 들어 전하가 모이게 되면 제2 게이트(34)의 전자 포텐셜이 0 또는 -qVL로 상승한다. 상기와 같이 전자 포텐셜이 상승하게 되면 비트선(21)의 전자 포텐셜이 드레인 전극의 전자 포텐셜과 같게되는 평형 상태가 되므로 더 이상의 전하의 이동이 발생하지 않고 쓰기 동작은 끝나게 된다.
이후 쓰기 워드선(22)을 통하여 제1 트랜지스터(24)의 동작을 off 상태로 유지할 수 있도록 기저 전압 또는 저 전압(VL, 트랜지스터를 off 시키는데 필요한 문턱 전압 이하의 전압)을 제1 게이트(33)에 인가하면 제1 트랜지스터는 off 상태로 유지되고 소오스와 드레인 전극 사이의 통로가 폐쇄되므로 제2 게이트(24)에는 전자 포텐셜이 0 또는 -qVL에 해당되는 로직값 '0'의 전하 정보가 저장된다.
상기의 전하 정보는 다음의 읽기 동작이 수행될때까지 잔류하게 된다.
상기와 같은 쓰기 동작에서 읽기 워드선(22)은 스텐바이 상태에서의 비트 선전압이 기저 전압일때는 기저 전압으로, 일정한 기준 전압으로 프리차지된 경우에 있어서는 그 기준 전압을 인가한 상태를 유지하여 쓰기 동작시에 제2 트랜지스터(25)가 on되는 것을 방지하게 된다.
그리고 본 발명의 DRAM셀의 읽기 동작은 다음과 같다.
기본적으로 스텐바이 상태에서는 반도체 기판(27)을 기저 전압 상태로 두고 쓰기 및 읽기 워드선(22)(23)에는 기저 전압이나 낮은 전압을 인가한 상태를 유지하여 제1 트랜지스터(24)를 off 상태로 한다.
상기와 같이, 제1 트랜지스터(24)의 드레인 전극이 비트선(21)과 전기적으로 단절된 상태에서 읽기 동작을 위하여 비트선(21)의 전압을 기저 전압으로 낮춘 다음 읽기 워드선(23)을 선택하여 읽기 전압(VM, 트랜지스터를 동작시키기 위한 문턱전압 이상의 전압)을 커패시터(26)의 대향 전극(40)을 통하여 제2트랜지스터(25)의 소오스 전극에 인가하면 제2 게이트(34)에 로직값 '1'상태의 전하 정보가 저장된 경우에는 자체적으로 정보 전압(VH')에 해당하는 전하를 가지므로 실제적으로 제2 트랜지스터(25)가 on 상태이므로 소오스와 드레인 사이에 전기적 통로가 개설되고 비트선(21)에는 VM에 해당하는 전하 정보가 전달된다.
그리고 제2 게이트(34)에 로직값 '0'상태의 전하 정보가 저장된 경우에는 제2 게이트(34)가 자체적으로 정보 전압(0 또는 VL)에 해당하는 전하를 가지므로 실제적으로 제2 트랜지스터(25)가 off 상태로 유지되므로 소오스와 드레인 사이에 전기적 통로가 폐쇄된 채로 있고 비트선(21)에는 로직값 '0'의 상태가 나타나게 된다.
그리고 읽기 동작에 있어서 스텐바이 상태에서 비트선(21)을 일정한 기준 전압으로 프리차지한 경우에는 다음의 동작으로 읽기 동작을 수행하게 된다.
즉, 읽기 워드선(23)을 동일한 기준 전압으로 유지한 상태를 스텐바이 상태로 하여 읽기 워드선(23)에 기준 전압 이상의 읽기 전압을 인가하여 읽기 동작을 수행하게 된다.
또한 읽기 동작에 있어서 쓰기 워드선(22)을 기저 전압 상태로 두고 읽기 워드선(23)에만 읽기 전압을 인가하므로서 제1 트랜지스터(24)는 off 상태로 유지하고 제2 트랜지스터(25)만 동작시키는 경우와 쓰기 워드선(22)에도 읽기 전압을 인가하여 제1,2 트랜지스터(24)(25)를 모두 동작시키는 경우를 적용하는 것도 가능하다.
상기와 같이, 쓰기와 읽기 동작을 수행하면 제2 게이트(34)에 로직값 '1'과 '0'에 해당하는 전하 정보를 저장할 수 있고 저장된 전하 정보를 로직값 '1'일때만 읽을 수 있게하여 DRAM셀을 동작시킬 수 있다.
상기와 같은 본 발명의 DRAM셀의 쓰기 및 읽기 동작에 있어서 제2 트랜지스터(25)의 제2 게이트(34)에 저장된 전하 정보가 문턱 전압 값 이하로 누설되지 않는 한 전하 정보의 로직 상태를 분별할 수 있으므로 리프레쉬 사이클의 여유를 가질 수 있다.
즉, 단위 메모리 셀에 기입한 전하 정보의 로직값에 따라 비트선(21)에 기준 전압이 전송되거나 전송되지 않도록 할 수 있으므로 반복적인 읽기 및 쓰기 동작이 가능하다.
그리고 저장된 전하 정보의 리셋 동작은 다음과 같다.
제1 게이트(33)에 문턱 전압 이상의 전압을 인가하고 비트선(21)에 기저 전압을 인가하여 로직값 '0'을 저장하는 과정을 거치면 제2 게이트(34)에 저장된 전하 정보를 기저 전압으로 리셋 할 수 있게 된다.
상기와 같은 본 발명의 DRAM 소자는 제2 게이트에 로직값 '1'에 해당하는 전하 정보가 저장된 경우에만 선택적으로 제2 트랜지스터를 on 상태로 만들어 기준 전압을 비트선에 출력시키므로 로직 상태의 분별력이 개선되는 효과가 있다.
또한, 삼차원적인 커패시터 구조를 채택하지 않으므로 단차를 감소시켜 소자의 특성을 향상시키고 집적도를 증가시키는 효과가 있다.

Claims (29)

  1. 게이트와 소오스, 드레인을 갖는 제1 트랜지스터와; 소오스, 드레인을 갖고 상기 제1 트랜지스터의 소오스, 드레인의 어느하나에 게이트가 연결되는 제2 트랜지스터와; 상기 제2 트랜지스터의 게이트에 연결되는 하부전극, 상기 제2 트랜지스터의 소오스, 드레인의 어느하나에 연결되는 상부전극을 갖는 커패시터로 구성됨을 특징으로 하는 디램 셀.
  2. 셀 구동신호를 인가하는 복수개의 쓰기 워드선, 읽기 워드선과; 정보를 입력 또는 출력하는 비트선들과; 게이트와 소오스, 드레인을 갖는 제1 트랜지스터, 그리고 소오스, 드레인을 갖고 상기 제1 트랜지스터의 소오스, 드레인의 어느하나에 게이트가 연결되는 제2 트랜지스터, 그리고 하부전극이 상기 제2 트랜지스터의 게이트에 연결되며 상부전극이 상기 제2 트랜지스터의 소오스, 드레인이의 어느하나에 연결되는 커패시터를 포함하는 복수개의 셀들로 구성되어, 상기 각셀의 제1 트랜지스터의 게이트는 상응하는 하나의 쓰기 워드선에 연결되고, 상기 각 셀의 제1,2 트랜지스터의 소오스, 드레인의 어느하나가 상응하는 하나의 비트 선에 연결되고, 상기 각 셀의 커패시터의 하부전극이 상응하는 하나의 읽기 워드선에 연결되는 것을 특징으로 하는 디램.
  3. 제2항에 있어서, 비트선의 한 단자는 센싱 앰프의 입력단의 단자에 연결되고, 다른 한 단자는 기준 전압에 연결되는 것을 특징으로 하는 디램.
  4. 제2항에 있어서, 제2 트랜지스터의 게이트에 로직값 '1'에 해당하는 정보가 저장된 경우에 읽기 워드선을 통하여 읽기 전압에 해당하는 정보가 비트선에 전송되는 것을 특징으로 하는 디램.
  5. 제2 항에 있어서, 제2 트랜지스터의 게이트에 로직값 '0'에 해당하는 정보가 저장된 경우에 읽기 워드선을 통하여 읽기 전압을 인가하면 그 전압에 관계없이 제2 트랜지스터가 off 상태를 유지하는 것을 특징으로 하는 디램.
  6. 제5항에 있어서, 비트선은 프리차지된 상태를 유지하는 것을 특징으로 하는 디램.
  7. 반도체 기판과, 상기 반도체 기판의 소자 격리 영역에 형성되는 필드 산화막과 그에 의해 정의된 활성 영역의 소정 부분에 형성되는 복수의 1,2,3 불순물 확산 영역과, 상기 제1,2,3 불순물 확산 영역을 제외한 채널 영역상에 형성되는 게이트 절연막과, 상기 게이트 절연막상에 형성되는 복수개의 제1,2 게이트와, 상기 각각의 제2 불순물 확산 영역 및 제2 게이트에 콘택되어 형성되는 축전 전극과, 상기 각각의 축전 전극상에 형성되는 유전체막과, 상기 각각의 제3 불순물 확산 영역에 콘택되어 유전체막상에 형성되는 대향 전극과, 상기 각각의 제1 게이트에만 콘택되어 일방향으로 형성되는 복수개의 제1 전도성 라인과, 상기 대향 전극에만 콘택되어 일 방향으로 형성되는 복수개의 제2 전도성 라인과, 상기 각각의 제1 불순물 확산 영역에만 콘택되어 상기 제1,2 전도성 라인에 수직 교차하여 형성되는 복수개의 제3 전도성 라인을 포함하여 구성되는 것을 특징으로 하는 디램.
  8. 제7항에 있어서, 제1 게이트는 제1 불순물 확산 영역과 제2 불순물 확산 영역 사이의 채널 영역상에 형성되는 것을 특징으로 하는 디램.
  9. 제7항에 있어서, 제2 게이트는 제2 불순물 확산 영역과 제3 불순물 확산 영역 사이의 채널 영역상에 형성되는 것을 특징으로 하는 디램.
  10. 제7항에 있어서, 유전체막은 질화막인 것을 특징으로 하는 디램.
  11. 제7항에 있어서, 유전체막은 산화막, 질화막의 ON구조인 것을 특징으로 하는 디램.
  12. 제7항에 있어서, 제1 게이트상에만 형성되는 제1 절연막을 더 포함하는 것을 특징으로 하는 디램.
  13. 제7항에 있어서, 제1 게이트를 감싸고 형성되고 제2 게이트의 일측면에 측벽 형태로 형성되는 제2 절연막을 더 포함하는 것을 특징으로 하는 디램.
  14. 제7항에 있어서, 대향 전극상의 전면에 제1 게이트의 일부만 노출되는 접속홀을 갖고 형성되는 제3 절연막을 더 포함하는 것을 특징으로 하는 디램.
  15. 제7항에 있어서, 제1 전도성 라인상의 전면에 대향 전극의 일부만 노출되는 접속홀을 갖고 형성되는 제4 절연막을 더 포함하는 것을 특징으로 하는 디램.
  16. 제7항에 있어서, 제2 전도성 라인상의 전면에 제1 불순물 확산 영역의 일부만 노출되는 접속홀을 갖고 형성되는 제5 절연막을 더 포함하는 것을 특징으로 하는 디램.
  17. 반도체 기판의 소자 격리 영역에 필드 산화막을 형성하여 활성 영역을 정의하는 공정과, 상기 활성 영역상에 게이트 절연막을 형성한 후, 다결정 실리콘층, 제1 절연막을 차례로 형성하는 공정과, 감광막을 마스크로 하여 상기 제1 절연막을 선택적으로 식각하여 게이트 패턴 마스크를 형성하고, 그를 이용하여 상기 다결정 실리콘층을 선택적으로 식각하여 제1 게이트와 제2 게이트를 형성하는 공정과, 상기 필드 산화막과 제1,2 게이트를 마스크로하여 제1,2,3 불순물 확산 영역을 형성하는 공정과, 전면에 제2 절연막을 형성하고 각각의 제2 불순물 확산 영역 및 제2 게이트의 상측면에 콘택되고 제1 게이트의 일부에 걸쳐 남도록 축전 전극을 형성하는 공정과, 상기 축전 전극상에 유전체막을 형성한 후, 제3 불순물 확산 영역에 콘택되고 유전체 막상에만 남도록 대향 전극을 형성하는 공정과, 전면에 제3 절연막을 형성하고 제2 게이트의 일부만 노출되도록 하는 공정과, 상기 노출된 각각의 제2 게이트에 상응 접속되는 복수개의 제1 전도성 라인을 형성하는 공정과, 전면에 제4 절연막을 형성하고 상기 대향 전극에 접속되는 복수개의 제2 전도성 라인을 형성하는 공정과, 전면에 제5 절연막을 형성한 후, 제1 불순물 확산 영역에 접속되는 복수개의 제3 전도성 라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 디램의 제조 방법.
  18. 제17항에 있어서, 필드 산화막은 산화 방지 마스크를 이용하여 800℃ ~1100℃에서의 열산화 공정으로 형성하는 것을 특징으로 하는 디램의 제조 방법.
  19. 제18항에 있어서, 산화 방지 마스크는 패드 산화막과 질화막으로 구성된 것을 이용하는 것을 특징으로 하는 디램의 제조 방법.
  20. 제17항에 있어서, 다결정 실리콘층은 LPCVD법으로 증착하는 것을 특징으로 하는 디램의 제조 방법.
  21. 제17항에 있어서, 제1 절연막은 500Å ~ 2000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 디램의 제조 방법.
  22. 제17항에 있어서, 게이트 패턴 마스크는 감광막을 두번 사용하여 형성하는 것을 특징으로 하는 디램의 제조 방법.
  23. 제17항에 있어서, 제1,2,3,4,5 절연막은 산화막 또는 질화막을 사용하여 형성하는 것을 특징으로 하는 디램의 제조 방법.
  24. 제17항에 있어서, 제2 게이트는 활성 영역만이 아닌 필드 산화막의 일정 부분 상에도 형성되도록 하는 것을 특징으로 하는 디램의 제조 방법.
  25. 제17항에 있어서, 제1,2,3 불순물 확산 영역은 기판과 반대 도전형의 불순물을 이온 주입하여 형성하는 것을 특징으로 하는 디램의 제조 방법.
  26. 제17항에 있어서, 유전체막은 질화막을 사용하여 형성하는 것을 특징으로 하는 디램의 제조 방법.
  27. 제17항에 있어서, 유전체막은 질화막, 산화막의 ON 구조로 형성하는 것을 특징으로 하는 디램의 제조 방법.
  28. 제17항에 있어서, 유전체막은 유전율이 3.5 이상인 고유전 물질로 형성하는 것을 특징으로 하는 디램의 제조 방법.
  29. 제17항에 있어서, 제3 전도성 라인은 제1,2 전도성 라인에 수직 교차되도록 형성하는 것을 특징으로 하는 디램의 제조 방법.
KR1019960016459A 1996-05-16 1996-05-16 디램 셀, 디램 및 그의 제조 방법 KR100198662B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019960016459A KR100198662B1 (ko) 1996-05-16 1996-05-16 디램 셀, 디램 및 그의 제조 방법
DE19701003A DE19701003C2 (de) 1996-05-16 1997-01-14 DRAM-Zelle, DRAM und Verfahren zu deren Herstellung
JP9099587A JP2939536B2 (ja) 1996-05-16 1997-04-03 Ｄｒａｍセル、ｄｒａｍ、及びその製造方法
US08/852,072 US5771189A (en) 1996-05-16 1997-05-06 DRAM cell and method of reading data from DRAM cell
US09/035,970 US6054346A (en) 1996-05-16 1998-03-06 DRAM cell, DRAM and method for fabricating the same
US09/035,841 US5949705A (en) 1996-05-16 1998-03-06 DRAM cell, DRAM and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960016459A KR100198662B1 (ko) 1996-05-16 1996-05-16 디램 셀, 디램 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR970077655A KR970077655A (ko) 1997-12-12
KR100198662B1 true KR100198662B1 (ko) 1999-06-15

Family

ID=19458913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960016459A KR100198662B1 (ko) 1996-05-16 1996-05-16 디램 셀, 디램 및 그의 제조 방법

Country Status (4)

Country Link
US (3) US5771189A (ko)
JP (1) JP2939536B2 (ko)
KR (1) KR100198662B1 (ko)
DE (1) DE19701003C2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676200B1 (ko) * 2004-12-14 2007-01-30 삼성전자주식회사 노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19755737A1 (de) * 1997-12-15 1999-07-01 Siemens Ag Pufferschaltung und integrierte Speicherschaltung mit einer Pufferschaltung
EP0924766B1 (de) 1997-12-17 2008-02-20 Qimonda AG Speicherzellenanordnung und Verfahren zu deren Herstellung
US5986958A (en) * 1998-01-30 1999-11-16 Xilinx, Inc. DRAM configuration in PLDs
DE59903684D1 (de) * 1998-09-30 2003-01-16 Siemens Ag Dual-port speicherzelle
FR2785080B1 (fr) * 1998-10-23 2001-01-19 St Microelectronics Sa Cellule memoire dram
JP2000269358A (ja) * 1999-03-17 2000-09-29 Hitachi Ltd 半導体装置およびその製造方法
JP4654471B2 (ja) * 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
DE19957543C1 (de) * 1999-11-30 2001-07-19 Infineon Technologies Ag Dreitransistor-DRAM-Zelle und dazugehöriges Herstellungsverfahren
JP2002245777A (ja) * 2001-02-20 2002-08-30 Hitachi Ltd 半導体装置
DE10125800B4 (de) 2001-05-26 2006-11-02 Infineon Technologies Ag Speicherbaustein mit einer Speicherzelle und Verfahren zur Herstellung eines Speicherbausteins
US7480785B2 (en) * 2003-05-23 2009-01-20 Nippon Telegraph And Telephone Corporation Parallel processing device and parallel processing method
US8456910B2 (en) * 2010-07-30 2013-06-04 Infineon Technologies Ag Nonvolatile memory cell with well extending under transistor and data storage capacitor of memory cell
US8422294B2 (en) 2010-10-08 2013-04-16 Infineon Technologies Ag Symmetric, differential nonvolatile memory cell

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4677589A (en) * 1985-07-26 1987-06-30 Advanced Micro Devices, Inc. Dynamic random access memory cell having a charge amplifier
JPS6319847A (ja) * 1986-07-14 1988-01-27 Oki Electric Ind Co Ltd 半導体記憶装置
US4763181A (en) * 1986-12-08 1988-08-09 Motorola, Inc. High density non-charge-sensing DRAM cell
US5146300A (en) * 1989-11-27 1992-09-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor
KR100198659B1 (ko) * 1996-05-16 1999-06-15 구본준 메모리 셀, 메모리 장치 및 그의 제조 방법
US5110754A (en) * 1991-10-04 1992-05-05 Micron Technology, Inc. Method of making a DRAM capacitor for use as an programmable antifuse for redundancy repair/options on a DRAM
US5142438A (en) * 1991-11-15 1992-08-25 Micron Technology, Inc. Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact
US5149668A (en) * 1991-11-19 1992-09-22 Micron Technology, Inc. Method of preventing storage node to storage node shorts in fabrication of memory integrated circuitry having stacked capacitors and stacked capacitor memory integrated circuits
US5317212A (en) * 1993-03-19 1994-05-31 Wahlstrom Sven E Dynamic control of configurable logic
US5526305A (en) * 1994-06-17 1996-06-11 The United States Of America As Represented By The Secretary Of The Air Force Two-transistor dynamic random-access memory cell
JP3406127B2 (ja) * 1995-09-04 2003-05-12 三菱電機株式会社 半導体装置
JPH09162304A (ja) * 1995-12-12 1997-06-20 Mitsubishi Electric Corp 半導体記憶装置
US5811848A (en) * 1996-08-16 1998-09-22 United Microelectronics Corporation Capacitor structure for a semiconductor memory device
US5856940A (en) * 1997-08-15 1999-01-05 Silicon Aquarius, Inc. Low latency DRAM cell and method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676200B1 (ko) * 2004-12-14 2007-01-30 삼성전자주식회사 노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법

Also Published As

Publication number Publication date
JPH1050864A (ja) 1998-02-20
US5949705A (en) 1999-09-07
KR970077655A (ko) 1997-12-12
US6054346A (en) 2000-04-25
DE19701003A1 (de) 1997-11-20
JP2939536B2 (ja) 1999-08-25
DE19701003C2 (de) 2003-04-17
US5771189A (en) 1998-06-23

Similar Documents

Publication Publication Date Title
JP2929430B2 (ja) キャパシタがないｄｒａｍおよびその製造方法
KR100198659B1 (ko) 메모리 셀, 메모리 장치 및 그의 제조 방법
US7528440B2 (en) Vertical gain cell
KR900003908B1 (ko) 2층 구조의 다이나믹 랜덤 액세스 메모리(dram) 셀
US5897351A (en) Method for forming merged transistor structure for gain memory cell
KR100198662B1 (ko) 디램 셀, 디램 및 그의 제조 방법
US4962476A (en) Semiconductor memory device having bit lines less liable to have influences of the adjacent bit lines
JPH08250673A (ja) 半導体装置
KR100257765B1 (ko) 기억소자 및 그 제조 방법
KR100682679B1 (ko) Ｄｒａｍ-셀 장치 및 그 제조 방법
US6404667B1 (en) 2T-1C ferroelectric random access memory and operation method thereof
KR100736346B1 (ko) 반도체 장치 및 그 검사 방법
US4613883A (en) Dynamic semiconductor memory cell and method for its manufacture
JPH07235612A (ja) 半導体装置のメモリセル構造
US4330849A (en) Complementary semiconductor memory device
US4702797A (en) Method of manufacturing semiconductor memory device
JPS6040708B2 (ja) 電界効果トランジスタ・メモリの製造方法
EP0471337A1 (en) DRAM with trench capacitor and improved bit line contact
KR100200078B1 (ko) 강유전체 메모리 장치의 제조 방법
KR100855037B1 (ko) 디램 셀의 제조방법
KR100232199B1 (ko) 반도체 소자의 제조방법
KR100449252B1 (ko) 디램 메모리 셀의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120222

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee