DE19701003C2 - DRAM-Zelle, DRAM und Verfahren zu deren Herstellung - Google Patents

DRAM-Zelle, DRAM und Verfahren zu deren Herstellung

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Description

Die Erfindung bezieht sich auf eine DRAM-Einrichtung und insbesondere auf eine DRAM-Zelle, auf einen DRAM sowie auf ein geeignetes Herstel­ lungsverfahren, wobei ein Kondensator mit nur minimaler Fläche bei nur geringer Stufenhöhe gebildet wird, um die Packungsdichte und Betriebs­ zuverlässigkeit der Einrichtung zu erhöhen.
Aufgrund seines einfachen Aufbaus kann ein DRAM, der nur einen Tran­ sistor und einen Kondensator enthält, mit hoher Kapazität und bei niedri­ gen Kosten hergestellt werden. Er kommt in einer Vielzahl von elektri­ schen Produkten zum Einsatz, z. B. auch in Computersystemen. Sein Ein­ satzbereich dehnt sich mehr und mehr aus.
Insbesondere bei Computern mit hoher Kapazität und großer Verarbei­ tungsgeschwindigkeit ist es erforderlich, DRAMs mit sehr hoher Packungsdichte herzustellen. Dies ist allerdings bei DRAMs mit einem ein­ zelnen Transistor und einem einzelnen Kondensator aufgrund der alten Herstellungstechnologie praktisch nicht mehr möglich, bei der optische lithographische Prozesse unter Verwendung von Infrarotstrahlen zur An­ wendung gelangen.
Eine konventionelle DRAM-Zelle wird nachfolgend unter Bezugnahme auf die Zeichnung näher erläutert.
Die Fig. 1 zeigt ein Schaltungsdiagramm einer konventionellen DRAM- Zelle. Die konventionelle DRAM-Zelle mit einem einzelnen Transistor und einem einzelnen Kondensator enthält eine Bitleitung, eine Wortleitung, ei­ nen Zugriffstransistor, einen Speicherkondensator und einen nicht darge­ stellten Leseverstärker. Ein Gate des Zugriffstransistors ist mit der Wort­ leitung verbunden. Source- und Drainelektroden dieses Zugriffstransis­ tors sind jeweils mit dem Speicherkondensator und der Bitleitung verbun­ den.
Eine Zellenplattenelektrode des Kondensators ist mit einer Referenzspan­ nung verbunden. Ein Eingangstor des Leseverstärkers ist mit der Bitleitung verbunden, während sein anderes Eingangstor die Referenzspan­ nung empfängt.
Daten werde im Speicherkondensator über die Source- und Drainelektro­ den von der Bitleitung gespeichert, wenn der Zugriffstransistor einge­ schaltet ist. Die gespeicherten Daten werden vom Kondensator über die Source- und Drainelektroden zur Bitleitung übertragen, wenn der Zu­ griffstransistor erneut eingeschaltet wird. Ein Logikwert der im Kondensa­ tor gespeicherten Daten wird durch Vergleich eines Pegels der übertrage­ nen Daten mit der Referenzspannung der Bitleitung bestimmt.
Der Kondensator der DRAM-Zelle enthält üblicherweise eine Spei­ cherelektrode aus n+ Polysilizium, eine Plattenelektrode und einen dielek­ trischen Film zwischen diesen beiden Elektroden.
Im nachfolgenden wird genauer beschrieben, wie bei der herkömmlichen DRAM-Zelle Daten eingeschrieben bzw. Daten ausgelesen werden.
Befinden sich keine Daten in der Speicherelektrode, so werden Elektronen auf der Oberfläche der Speicherelektrode unterhalb des dielektrischen Films umverteilt, und zwar durch Wirkung einer Spannung 1/2 Vcc, die an die Plattenelektrode angelegt wird. Es entsteht somit eine Verarmungs­ schicht von Elektronen an der Grenzfläche von dielektrischem Film und Speicherelektrode.
Beim Schreiben der Daten "1" wird eine Spannung Vcc an die Bitleitung und an die Wortleitung angelegt. Im Ergebnis steigen eine Gateelektroden­ spannung und eine Sourceelektrodenspannung des Zugriffstransistors auf Vcc-Spannungspegel an, so daß der Zugriffstransistor eingeschaltet wird.
An der Speicherelektrodenschicht liegt dabei eine Spannung von 1/2 Vcc - Δ an. Die Spannung 1/2 Vcc - Δ ist eine Spannung, die dann erhalten wird, wenn von der Spannung 1/2 Vcc an der Zellenplattenelektrode aufgrund der Wirkung des dielektrischen Films die Spannung Δ subtrahiert wird. Die Elektronen fließen daher von der Speicherelektrodenschicht mit ho­ hem Potential zur Sourceelektrode mit niedrigem Potential, wodurch sich die Verarmungsschicht in der Speicherelektrodenschicht vergrößert. Dar­ über hinaus verbleibt die Verarmungsschicht in der Speicherelektroden­ schicht, wenn die Wortleitungsspannung auf Erdpotential abgesenkt wird. Dieser Zustand der Zelle gibt den Logikwert "1" in Binärform an.
Beim Schreiben der Daten "0" in die Speicherzelle wird die Spannung Vcc unter der Bedingung an das Gate des Zugriffstransistors gelegt, daß die auf Erdpotential liegende Spannung an der Bitleitung anliegt.
Elektronen fließen dann von der Sourceelektrode mit hohem Potential zur Speicherelektrodenschicht mit niedrigem Potential, da die Spannung 1/2 Vcc - Δ der Speicherelektrodenschicht großer ist als die Sourceelektroden­ spannung "0". Im Ergebnis sammeln sich Elektronen in der Speicherelek­ trodenschicht an, so daß die Verarmungsschicht in eine Anreicherungs­ schicht umgewandelt wird.
Die Elektronen verbleiben in der Speicherelektrodenschicht, wenn die Wortleitungsspannung auf Erdpotential abgesenkt wird. Dieser Zustand der Zelle gibt den Logikwert "0" in Binärform an.
Nachfolgend wird der Lesebetrieb bei der oben beschriebenen DRAM-Zelle näher beschrieben.
Die Spannung Vcc wird an die Wortleitung unter der Bedingung gelegt, daß die Bitleitung mit dem Spannungspegel 1/2 Vcc voraufgeladen ist. Zu die­ ser Zeit wird der Zugriffstransistor eingeschaltet, wobei in der Spei­ cherelektrodenschicht des Kondensators gespeicherte Daten zur Bitlei­ tung übertragen werden. Die Spannung der Bitleitung ändert sich in Ab­ hängigkeit der gespeicherten Ladungsmenge. Die veränderte Spannung der Bitleitung wird mit einer Referenzspannung einer Bitleitung in einer Dummy-Zelle verglichen, und zwar mit Hilfe eines Leseverstärkers, der die Funktion einer Komparatorschaltung hat. Die Spannungsdifferenz wird verstärkt, so daß der Logikwert als "1" bestimmt wird, wenn die veränderte Spannung der Bitleitung größer ist als die Referenzspannung. Dagegen wird der Logikwert als "0" bestimmt, wenn die veränderte Spannung der Bitleitung kleiner ist als die Referenzspannung.
Die Spannungsdifferenz läßt sich wie folgt ausdrücken:
ΔV = (1/2)VccCs/(Cs + Cb)
Hierin sind Cs die Speicherkapazität und Cb eine Bitleitungskapazität.
Der durch die Bestimmung des Logikwertes hervorgerufene Fehler ist rela­ tiv klein, da die Spannung ΔV umso höher ist, je größer das Verhältnis Cs/Cb.
Allerdings treten bei der konventionellen DRAM-Zelle einige Probleme auf. Die durch den Leseverstärker bestimmte Differenz Δ zwischen der Bitlei­ tungsspannung und der Referenzspannung liegt bei etwa 100 bis 200 mV oder mehr. In diesem Fall sollte das Verhältnis γ von Speicherkapazität zu Bitleitungskapazität (γ = Cs/Cb) hoch sein. Der Bereich der Zelle wird je­ doch mit höherer Packungsdichte der DRAM-Zellen beträchtlich redu­ ziert, während sich andererseits bezüglich der Bitleitungskapazität und der Empfindlichkeit des Leseverstärkers keine Verbesserung ergibt. Aus diesem Grunde ist es wahrscheinlich, daß sich das Signal/Rauschverhält­ nis verringert, was zu Störungen des Zellentransistors führt.
Die Zuverlässigkeit der DRAM-Zelle kann sich darüber hinaus durch soge­ nannte weiche Fehler verschlechtern, beispielsweise durch α-Teilchen. Kollidieren α-Teilchen mit dem Halbleitersubstrat, so können durch Ioni­ sation Elektronenlochpaare entstehen. Minoritätsträger der Elektronen­ lochpaare werden von der Speicherelektrode eingefangen, was zu einer Veränderung der in ihr gespeicherten Ladung führt. Um derartige weiche Fehler aufgrund von α-Teilchen zu eliminieren, wurde bereits vorgeschlagen, die Speicherelektrode dreidimensional zu vergrößern oder die dielek­ trische Schicht mit einem hohen dielektrischen Verhältnis auszustatten. Belichtungs- und Ätzprozesse sind dann aufgrund hoher Stufendifferen­ zen jedoch nur noch erschwert durchzuführen.
Schwierig ist es darüber hinaus auch, insbesondere bei hoher Packungs­ dichte der DRAM-Zelle, die erforderlichen dünnen dielektrischen Schich­ ten so herzustellen, daß keine Leckströme oder Spannungsdurchbrüche auftreten.
Eine bekannte DRAM-Zelle (Kim et al, "An Experimental High-Density DRAM Cell with a Built-in Gain Stage", IEEE J. Solid-State Circuits, Vol. 29, No. 8, August 1994, S. 978-981) weist einen ersten Feldeffekttransis­ tor auf, dessen Source-Drain-Strecke in Reihe mit einem Kondensator zwi­ schen eine Bitleitung und eine Lese-Wortleitung geschaltet ist. Das Gate des ersten Feldeffekttransistors ist mit einer Schreib-Wortleitungverbun­ den. Das Gate eines zweiten Feldeffekttransistors, dessen Source-Drain- Strecke zwischen der Bitleitung und einer Referenzspannung liegt, ist mit dem Verbindungspunkt zwischen dem ersten Feldeffekttransistor und dem Kondensator verbunden.
Bei einer weiteren bekannte DRAM-Zelle (US 4,771,323) sind eine Schreib- und eine Lese-Bitleitung vorgesehen, an die ein erster bzw. ein zweiter Feldeffekttransistor mit seiner Source oder Drain angeschlossen ist. Das Gate des ersten Feldeffekttransistors ist mit einer Wortleitung verbunden und seine Drain oder Source ist einerseits über einen Kondensator eben­ falls mit der Wortleitung verbunden, während sie andererseits an das Gate des zweiten Feldeffekttransistors angeschlossen ist. Der zweite Feldef­ fekttransistor verbindet die Lese-Bitleitung mit einer Versorgungsspan­ nungsleitung.
Der Erfindung liegt die Aufgabe zugrunde, eine DRAM-Zelle, eine DRAM- Einrichtung und ein Verfahren zur Herstellung derselben anzugehen, die so ausgebildet sind, daß für den Kondensator nur noch ein Minimumbereich bei minimaler Stufendifferenz benötigt wird, um die Packungsdichte der Einrichtung und ihre Betriebszuverlässigkeit weiter zu erhöhen.
Die vorrichtungsseitige Lösung der gestellten Aufgabe ist in den nebenge­ ordneten Ansprüchen 1 und 2 beschrieben, während die verfahrensseitige Lösung im Anspruch 17 angegeben ist. Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung nä­ her beschrieben. Es zeigen:
Fig. 1 ein Schaltungsdiagramm einer konventionellen DRAM-Zelle;
Fig. 2 ein Schaltungsdiagramm einer DRAM-Zelle nach der vorliegenden Erfindung;
Fig. 3a und 3b ein Layout und eine Querschnittsdarstellung einer DRAM-Zelle nach der vorliegenden Erfindung; und
Fig. 4a bis 4k Querschnittsdarstellungen zur Erläuterung des Herstel­ lungsprozesses einer DRAM-Zelle nach der vorliegenden Erfindung.
Die Fig. 2 zeigt ein Schaltungsdiagramm einer DRAM-Zelle in Überein­ stimmung mit der Erfindung.
Die DRAM-Zelle nach der vorliegenden Erfindung enthält einen ersten Transistor 24 und einen zweiten Transistor 25. Der erste Transistor 24 weist eine Gateelektrode auf, die mit einer Schreib-Wortleitung 22 verbun­ den ist, und umfaßt ferner eine Sourceelektrode, die mit einer Bitleitung 21 verbunden ist. Der zweite Transistor 25 weist eine Drainelektrode auf, die mit einer Lese-Schreibleitung 23 und einer oberen Elektrode eines Kondensators 26 verbunden ist. Ferner umfaßt der zweite Transistor 25 ei­ ne Sourceelektrode, die mit der Drainelektrode des ersten Transistors 24 verbunden ist.
Die Drainelektrode des ersten Transistors 24 und die Gateelektrode des zweiten Transistors 25 sind mit einer unteren Elektrode des Kondensators 26 verbunden.
Ein Eingangstor eines Leseverstärkers (sensing amplifier) ist mit der Bit­ leitung 21 verbunden. Das andere Tor ist mit einer Referenzspannung oder mit einer Bitleitung in einer Dummy-Zelle (Blind-Zelle) verbunden. Daten­ ladungen in Übereinstimmung mit den logischen Werten "1" oder "0" wer­ den im Gate des zweiten Transistors 25 gespeichert.
Bei der DRAM-Zelle nach der vorliegenden Erfindung schwanken die EIN- oder AUS-Zustände des zweiten Transistors 25 nicht so stark, sofern die gespeicherten Datenladungen nicht unterhalb einer Schwellenspannung Vt des zweiten Transistors 25 absinken. Im Gegensatz zum Stand der Technik kommt es daher nicht darauf an, wie die Ladungsmenge im Kon­ densator gespeichert wird.
Nachfolgend wird das Einschreiben von Daten in die DRAM-Zelle nach der Erfindung näher beschrieben.
Eine Schreibspannung wird an das Gate des ersten Transistors 24 über die Schreib-Wortleitung 22 angelegt, um den ersten Transistor 24 einzuschal­ ten. Auf diese Weise werden Daten in der unteren Elektrode des Kondensa­ tors 26 gespeichert, also im Gate des zweiten Transistors 25, und zwar ausgehend von der Bitleitung 21 über die Sourceelektrode und die Drain­ elektrode des ersten Transistors 24.
Sind die Daten gespeichert, wird eine Grund- bzw. Erdspannung an das Gate des ersten Transistors 24 gelegt, und zwar über die Schreib-Wortlei­ tung 22, um den ersten Transistor 24 auszuschalten. Im Ergebnis bleiben die gespeicherten Daten im Gate des zweiten Transistors 25.
Es soll jetzt der Betrieb der erfindungsgemäßen DRAM-Zelle beim Lesen beschrieben werden.
Zuerst wird eine Lesespannung an die Drainelektrode des zweiten Transis­ tors 25 angelegt, und zwar über die Lese-Wortleitung 23. Wurde die Lese­ spannung an die Drainelektrode des zweiten Transistors 25 angelegt, wird dieser nur dann eingeschaltet, wenn Daten im Gate des zweiten Transis­ tors 25 gespeichert sind. Die Lesespannung gelangt also an die Bitleitung 21 über die Source- und Drainelektroden.
Die an die Bitleitung 21 angelegte Spannung und die an die Bitleitung der Dummy-Zelle angelegte Spannung werden sodann miteinander verglichen und verstärkt, um den Zustand der Ladungsdaten zu bestimmen, die im Gate des zweiten Transistors 25 gespeichert sind.
Der Aufbau der DRAM-Zelle nach der vorliegenden Erfindung mit dem oben beschriebenen Schaltungsaufbau wird nachfolgend unter Be­ zugnahme auf die Fig. 3a und 3b näher erläutert.
Die Fig. 3a und 3b zeigen jeweils ein Layout und einen Querschnitt ei­ ner erfindungsgemäßen DRAM-Zelle.
Die DRAM-Zelle nach der vorliegenden Erfindung enthält einen Feldoxid­ film 28 auf einem Isolationsbereich eines Halbleitersubstrats 27; erste, zweite und dritte Verunreinigungsdiffusionsbereiche 32a, 32b und 32c in einem vorbestimmten Bereich eines durch den Feldoxidfilm 28 definierten aktiven Bereichs; einen Gateisolationsfilm 29 auf einem Kanalbereich au­ ßerhalb der ersten, zweiten und dritten Verunreinigungsdiffusionsberei­ che 32a, 32b und 32c; ein erstes Gate 33 auf dem Gateisolationsfilm 29 im Kanalbereich zwischen den ersten und zweiten Verunreinigungsdiffu­ sionsbereichen 32a und 32b; ein zweites Gate 34 auf dem Gateisolations­ film 29 im Kanalbereich zwischen den zweiten und dritten Verunreini­ gungsdiffusionsbereichen 32b und 32c; einen ersten Isolationsfilm 31 in Form einer Seitenwand benachbart zur einen Seite des zweiten Gates 34, um den ersten Isolationsfilm 31 und das erste Gate 33 abzudecken, eine Speicherelektrode 37 in Kontakt mit dem zweiten Verunreinigungsdiffu­ sionsbereich 32b und dem zweiten Gate 34, die sich auch bis zu einem Teil auf den zweiten Isolationsfilm 35 erstreckt; einen dielektrischen Film 38 auf der Speicherelektrode 37, der aus einem hoch dielektrischen Film mit einem Dielektrizitätsverhältnis von 3,5 oder mehr oder aus einem gesta­ pelten Film mit ON-Struktur besteht; eine Gegenelektrode 40 auf dem dielektrischen Film 38, die in Kontakt mit dem dritten Verunreinigungs­ diffusionsbereich 32c steht; einen dritten Isolationsfilm 42 auf dem ge­ samten Bereich einschließlich der Gegenelektrode 40; eine erste elek­ trisch leitfähige Leitung 43 in einer Richtung auf dem dritten Isolations­ film 42, die in Kontakt mit dem ersten Gate 33 steht; einen vierten Isola­ tionsfilm 44 auf dem gesamten Bereich einschließlich der ersten elek­ trisch leitfähigen Leitung 43; eine zweite elektrisch leitfähige Leitung 46 in einer Richtung auf dem vierten Isolationsfilm 44, die in Kontakt mit der Gegenelektrode 40 steht; einen fünften Isolationsfilm auf dem gesamten Bereich einschließlich der zweiten elektrisch leitfähigen Leitung 46; und eine dritte elektrisch leitfähige Leitung 49 auf dem fünften Isolationsfilm 47, die senkrecht zu den ersten und zweiten elektrisch leitfähigen Leitun­ gen 43 und 46 verläuft und in Kontakt mit dem ersten Verunreinigungsdif­ fusionsbereich 32a steht.
Nachfolgend wird ein Verfahren zur Herstellung der erfindungsgemäßen DRAM-Zelle unter Bezugnahme auf die Fig. 4a bis 4k im einzelnen er­ läutert.
Die Fig. 4a bis 4k zeigen Querschnittsdarstellungen zur Erläuterung einzelner Herstellungsprozesse für die erfindungsgemäße DRAM-Zelle.
Gemäß Fig. 4a wird ein Feldoxidfilm 28 auf einem Isolationsbereich eines Halbleitersubstrats 27 gebildet, und zwar durch einen thermischen Oxi­ dationsprozeß bei Temperaturen von 800 bis 1100°C unter Verwendung eines Ausgangsoxidfilms (pad oxide film) und eines Nitritfilms als Maske zur Verhinderung von Oxidation.
Nachdem im gesamten Teil des aktiven Bereichs ein Gateisolationsfilm 29 gebildet worden ist, wird auf die so erhaltene Struktur durch einen LPCVD-Prozeß eine Polysiliziumschicht 30 niedergeschlagen, wie in Fig. 4b zu erkennen ist.
Sodann wird auf der Polysiliziumschicht 30 ein erster Isolationsfilm 3 mit einer Dicke im Bereich von 50 nm bis 200 nm gebildet, der dann selektiv weggeätzt wird, z. B. unter Verwendung eines nicht dargestellten Films mit unterschiedlichen Empfindlichkeiten bzw. Durchlässigkeiten. Dieser Film dient quasi als Maske. Im Ergebnis wird eine Gatemustermaske er­ halten.
Um die Intervalle zwischen den Gates zu minimieren, kann der oben ge­ nannte und als Maske dienende empfindliche Film auch zweimal gebildet werden, um Musterintervalle des ersten Isolationsfilm 31 geringster Größe zu erhalten.
Entsprechend der Fig. 4c wird die Polysiliziumschicht 30 anschließend unter Verwendung der Gatemustermaske selektiv geätzt, um das erste Ga­ te 33 und das zweite Gate 34 zu erhalten. Das zweite Gate 34 liegt dabei so­ wohl in einem vorbestimmten Bereich des Feldoxidfilms 28 als auch des aktiven Bereichs.
Sodann werden die ersten, zweiten oder dritten Verunreinigungsdiffu­ sionsbereiche 32a, 32b und 32c durch Ionenimplantation und Diffusion von Verunreinigungen eines gegenüber dem Substrat entgegengesetzten Leitungstyp gebildet, und zwar unter Verwendung des Feldoxidfilms 28 und der ersten und zweiten Gates 33 und 34 als Masken.
Gemäß Fig. 4d wird der zweite Isolationsfilm 35 auf dem gesamten Bereich des Halbleitersubstrats 27 gebildet, in welchem sich die ersten, zweiten und dritten Verunreinigungsdiffusionsbereiche 32a, 32b und 32c befin­ den. Der zweite Isolationsfilm 35 wird dann selektiv entfernt, um obere Be­ reiche des zweiten Verunreinigungsdiffusionsbereichs 32b und des zwei­ ten Gates 34 freizulegen, so daß auf diese Weise ein erstes Kontaktloch 36 entsteht.
Sodann wird gemäß Fig. 4e die Polysiliziumschicht im gesamten Bereich des ersten Kontaktloches 36 gebildet. Diese Polysiliziumschicht wird dann selektiv geätzt, so daß sie also mit dem freigelegten zweiten Verunreini­ gungsdiffusionsbereich 32b in Kontakt steht. Der zweite Verunreini­ gungsdiffusionsbereich 32b befindet sich in der Oberfläche des Substrats 27 und ist nicht mehr durch den Gateisolationsfilm 29 abgedeckt, der be­ reits zuvor weggeätzt wurde. Darüber hinaus verbleibt die Polysilizium­ schicht oberhalb des zweiten Gates 34 und steht mit diesem in Kontakt. Andererseits verbleibt auch ein Teil der Polysiliziumschicht oberhalb des ersten Gates 33, ist gegenüber diesem jedoch durch den zweiten Isola­ tionsfilm 35 isoliert. Im Ergebnis wird eine Speicherelektrode 37 des Kon­ densators 26 erhalten.
Auf der Speicherelektrode 37 wird ein dielektrischer Film 38 gebildet. Die­ ser dielektrische Film 38 kann ein Nitridfilm sein, ein Stapelfilm mit ON- Struktur aus einem Nitridfilm und einem Oxidfilm, oder ein hoch dielektri­ scher Film mit einem dielektrischen Verhältnis von 3,5 oder mehr. Sodann wird ein zweites Kontaktloch 39 gebildet, um den dritten Verunreinigungs­ diffusionsbereich 32c freizulegen bzw. kontaktieren zu können. Er kommt in Kontakt mit der Gegenelektrode 40, die später gebildet wird. Zu diesem Zeitpunkt wird der zweite Isolationsfilm 35 auf dem dritten Verunreini­ gungsdiffusionsbereich 32c entfernt.
Sodann wird gemäß Fig. 4f Polysilizium auf die so erhaltene Struktur nie­ dergeschlagen, und zwar mittels eines LPCVD-Prozesses. Das Polysilizium kommt dabei auf dem dielektrischen Film 38 zu liegen und steht in Kontakt mit dem dritten Verunreinigungsdiffusionbereich 32c über das zweite Kontaktloch 39. Anschließend wird die auf dieser Weise erhaltene Polysili­ ziumschicht selektiv geätzt, um die Gegenelektrode 40 zu bilden. Die Ge­ genelektrode 40 liegt also auf dem gesamten dielektrischen Film 38, ober­ halb des ersten Gates 33, im zweiten Kontaktloch 39 sowie zum Teil ober­ halb des Feldoxidfilms 28.
Wie die Fig. 4g erkennen läßt, wird sodann der dritte Isolationsfilm 42 auf der gesamten so erhaltenen Struktur gebildet. Anschließend wird der drit­ te Gateisolationsfilm 42 auf dem zweiten Gate 34 selektiv entfernt, um ein drittes Kontaktloch 41 zu erhalten. Zu dieser Zeit wird das dritte Kontakt­ loch 41 so ausgebildet, daß auch ein gewisser Teil des ersten Gates 33 auf dem Feldoxidfilm 28 freigelegt wird.
Sodann wird ein elektrisch leitendes Material auf den dritten Isolations­ film 42 aufgebracht, in welchem sich das dritte Kontaktloch 41 befindet. Dies elektrisch leitende Material wird so strukturiert, daß erste elektrisch leitfähige Leitungen 43 in vorbestimmten Intervallen zueinander erhalten werden.
Danach wird ein vierter Isolationsfilm 44 auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, also auch auf die ersten elektrisch leit­ fähigen Leitungen 43.
Gemäß der Fig. 4h werden der vierte Isolationsfilm 44 und der dritte Isola­ tionsfilm 42 selektiv weggeätzt, um teilweise die Gegenelektrode 40 freizu­ legen. Auf diese Weise wird ein viertes Kontaktloch 45 gebildet.
Danach wird auf die gesamte Oberfläche der so erhaltenen Struktur elek­ trisch leitendes Material niedergeschlagen, also auch im vierten Kontakt­ loch 45. Dieses elektrisch leitende Material wird dann so strukturiert, daß zweite elektrisch leitfähige Leitungen 46 erhalten werden.
Wie in Fig. 4j gezeigt, wird ein fünfter Isolationsfilm 47 auf die gesamte Oberfläche der so erhaltenen Struktur niedergeschlagen, also auch dort, wo sich die zweiten elektrisch leitfähigen Leitungen 46 befinden. Sodann wird ein fünftes Kontaktloch 48 gebildet, und zwar durch selektives Ätzen des fünften Isolationsfilms 47, des vierten Isolationsfilms 44 und des drit­ ten Isolationsfilms 42, um den ersten Verunreinigungsdiffusionsbereich 32a freizulegen. Auch dieser ist nicht mehr durch den Gateisolationsfilm 29 abgedeckt.
Gemäß Fig. 4k wird dann elektrisch leitendes Material auf die gesamte Oberfläche der so erhaltenen Struktur niedergeschlagen, so daß es auch im fünften Kontaktloch 48 vorhanden ist. Die auf diese Weise erhaltene elektrisch leitfähige Materialschicht wird dann selektiv weggeätzt, um ei­ ne dritte elektrisch leitfähige Leitung 49 zu erhalten, die jetzt senkrecht zu den ersten und zweiten elektrisch leitfähigen Leitungen 43 und 46 ver­ läuft.
Im Hinblick auf die Schaltungskonfiguration nach Fig. 2 entspricht die er­ ste elektrisch leitfähige Leitung 43 der Schreib-Wortleitung 22, die zweite elektrisch leitfähige Leitung 46 der Lese-Wortleitung 23 und die dritte elektrisch leitfähige Leitung 49 der Bitleitung 21.
Die ersten, zweiten, dritten, vierten und fünften Isolationsfilme 31, 35, 42, 44 und 47 können einen Oxidfilm oder einen Nitridfilm enthalten oder aus einem solchen bestehen.
Nachfolgend wird der Betrieb der DRAM-Zelle näher erläutert.
Der Dateneinschreibbetrieb und der Datenlesebetrieb der DRAM-Zelle nach der vorliegenden Erfindung erfolgt in Abhängigkeit von logischen Werten. Mit anderen Worten wird beim Datenlesebetrieb der zweite Tran­ sistor 25 ausgeschaltet, wenn ein im zweiten Gate 34 gespeicherter Logik­ wert den logischen Binärwert "0" anzeigt. Dagegen wird der zweite Transis­ tor 25 eingeschaltet, wenn der Logikwert den Binärwert "1" aufweist, so daß in diesem Fall die Referenzspannung an die Bitleitung 21 gelangt.
Zunächst soll auf den Datenschreibbetrieb bei der erfindungsgemäßen DRAM-Zelle näher eingegangen werden.
Ganz allgemein wird im Standby-Betrieb eine auf Erdpotential liegende Spannung an das Halbleitersubstrat angelegt. Dabei gelangt die auf Erd­ potential liegende Spannung (oder eine niedrige Spannung) an die Schreib-Wortleitung 22 und an die Lese-Wortleitung 23, so daß der zweite Transistor 25 ausgeschaltet ist. Das bedeutet, daß die Drainelektrode des zweiten Transistors 25 elektrisch von der Bitleitung 21 getrennt ist.
Zu dieser Zeit wird die Schreib-Wortleitung 22 zum Einschreiben von Da­ ten ausgewählt. Liegt dann eine hohe Spannung VH (VH ist eine Spannung gleich oder größer als eine Schwellenspannung, die für den Betrieb des Transistors erforderlich ist) am ersten Gate 33 an, so gelangt eine Span­ nung VH - VTH an das Halbleitersubstrat 27, was zu einer Neuverteilung der Elektronen im Bereich des Halbleitersubstrats 27 führt. Die an das Halbleitersubstrat 27 gelangende Spannung wird dabei um diejenige Spannung VTH verringert, die am Gateisolationsfilm 29 abfällt.
Das bedeutet, daß sich ein negativer (-) Ladungsbereich um die Grenz­ fläche zwischen dem Gateisolationsfilm 29 und dem Substrat herum bil­ det. Dagegen bildet sich ein positiver (+) Ladungsbereich mit derselben Größe wie die negative Ladung in den anderen Bereichen aus. Es entsteht somit eine Inversionsschicht im Kanalbereich unterhalb des Gateisola­ tionsfilms 29.
Nachdem sich die Inversionsschicht im Kanalbereich ausgebildet hat, wird der erste Transistor 24 eingeschaltet, um einen elektrischen Pfad zwi­ schen der Sourceelektrode und der Drainelektrode zu bilden.
Zu dieser Zeit wird das Elektronenpotential 0 der Drainelektrode größer als das Elektronenpotential -qVH' der Bitleitung 21 für den Fall, daß eine hohe Spannung VH' an die Bitleitung 21 angelegt wird, um den Logikwert "1" einzuschreiben. Die Elektronen fließen somit von der Drainelektrode zur Bitleitung 21, so daß Ladung herausleckt. Auf diese Weise wird das Elektronenpotential der Drainelektrode abgesenkt.
Werden mit der zuvor erwähnten Neuverteilung der Elektronen das Elek­ tronenpotential der Bitleitung 21 und das Elektronenpotential der Drain­ elektrode ausgeglichen, wird keine weitere Ladung mehr übertragen, so daß der Einschreibbetrieb abgeschlossen ist.
Da die Drainelektrode mit dem zweiten Gate 34 über die Speicherelektrode 37 des Kondensators 26 kombiniert ist, bleibt die zweite Gateelektrode auf demselben Elektronenpotential wie die Drainelektrode.
Die Erdspannung bzw. die niedrige Spannung VL gelangen an das erste Gate 33 über die Schreib-Wortleitung 22, so daß der erste Transistor 24 ausgeschaltet ist.
Mit anderen Worten gelangt die Spannung VL - VTH zum Halbleitersub­ strat 27, so daß die in das Substrat gelangenden Elektronen neu verteilt werden. Die Spannung VTH ist dabei diejenige, die sich infolge des Elektro­ nenpotentials 0 ergibt oder am Gateisolationsfilm 27 abfällt. Im Ergebnis bildet sich ein positiver (+) Ladungsbereich aus, und zwar auf der Ober­ fläche des Halbleitersubstrats 27 an der Grenzfläche zwischen dem Ga­ teisolationsfilm 29 und dem Halbleitersubstrat. Dieser positive (+) La­ dungsbereich ergibt sich infolge einer Verarmung von Elektronen. Der ne­ gative (-) Ladungsbereich mit derselben Größe wie die positive (+) Ladung bildet sich in anderen Bereichen aus. Es wird somit die Inversionsschicht im Halbleitersubstrat 27 unterhalb des Gateisolationsfilms 29 bezüglich der Verarmungsschicht wiederhergestellt, so daß der erste Transistor 24 ausgeschaltet wird.
Wie zuvor erwähnt, schließt der Strompfad zwischen Source- und Drain­ elektrode infolge der Ausschaltung des ersten Transistors 24, so daß die Datenladung mit dem Logikwert "1" entsprechend der Spannung VH' im zweiten Gate 34 gespeichert wird. Diese Daten bleiben gespeichert, bis der nächste Lesevorgang ausgeführt wird.
Werden die auf Erdpotential liegende Spannung oder die niedrige Span­ nung VL an die Bitleitung 21 gelegt, um Daten entsprechend dem Logik­ wert "0" einzuschreiben, so erfolgt das Dateneinschreiben in derselben Weise wie zuvor erwähnt.
In diesem Fall wird die Schreib-Wortleitung 22 ausgewählt, und es wird ei­ ne hohe Spannung VH einschließlich einer Zusatzspannung an das erste Gate 33 angelegt, um den ersten Transistor 24 einzuschalten.
Wurde der elektrische Pfad zwischen Source- und Drainelektroden durch Einschaltung des ersten Transistors 24 hergestellt, so wird das Elektro­ nenpotential 0 der mit dem zweiten Gate 34 verbundenen Drainelektrode kleiner oder gleich dem Elektronenpotential 0 oder -qVL. Die Elektronen fließen somit von der Bitleitung 21 zur Drainelektrode, also zum zweiten Gate 34, das mit der Drainelektrode verbunden ist, so daß das Elektronen­ potential des zweiten Gates 34 auf 0 oder -qVL ansteigt. Nachdem das Elektronenpotential angestiegen ist, nimmt das Elektronenpotential der Bitleitung 21 denselben Wert an wie das der Drainelektrode. Dem Ergebnis wird keine Ladung mehr übertragen, so daß der Datenschreibbetrieb be­ endet ist.
Wird danach eine auf Erdpotential liegende Spannung oder die niedrige Spannung VL (eine Schwellenspannung oder eine geringere Spannung, die zur Ausschaltung des Transistors erforderlich ist) über die Schreib-Wort­ leitung 22 an das erste Gate 33 angelegt, so wird der erste Transistor 24 ausgeschaltet, so daß der Strompfad zwischen den Source- und Drainelek­ troden schließt. Im Ergebnis werden Daten mit dem Logikwert "0" ent­ sprechend dem Elektronenpotential 0 oder -qVL im zweiten Gate 34 ge­ speichert. Die Daten bleiben aufrechterhalten bis zum nächsten Datenle­ sebetrieb.
Beim oben beschriebenen Dateneinschreibebetrieb wird eine auf Erdpo­ tential liegende Spannung an die Lese-Wortleitung 22 gelegt, wenn im Standby-Betrieb die Spannung der Bitleitung auf Erdpotential liegt, wäh­ rend die Referenzspannung zur Lese-Wortleitung 22 gelangt, wenn die Spannung der Bitleitung um eine vorbestimmte Referenzspannung vorge­ spannt bzw. erhöht ist. Hierdurch wird verhindert, daß der zweite Transis­ tor 25 während des Einschreibens von Daten eingeschaltet wird.
Nachfolgend wird der Datenlesebetrieb der erfindungsgemäßen DRAM- Zelle näher erläutert.
Im allgemeinen liegt im Standby-Betrieb das Halbleitersubstrat 27 auf Erdpotential, während an der Schreib-Wortleitung 22 und an der Lese- Wortleitung 23 die auf Erdpotential liegende Spannung anliegt oder eine niedrige Spannung, so daß der erste Transistor 24 ausgeschaltet ist. Das bedeutet, daß die Drainelektrode des ersten Transistors 24 von der Bitlei­ tung 21 elektrisch getrennt ist.
Die Lese-Wortleitung 23 für den Datenlesebetrieb wird durch Absenken der Spannung der Bitleitung auf Erdpotential ausgewählt. Sodann wird ei­ ne Lesespannung VM (VM ist eine Schwellenspannung oder eine größere Spannung, die für den Betrieb des Transistors erforderlich ist) an die Sourceelektrode des zweiten Transistors 22 angelegt, und zwar über die Gegenelektrode 40 des Kondensators 26. Das zweite Gate 34 weist eine La­ dung in Übereinstimmung mit VH' für den Fall auf, daß Ladungsdaten mit dem Logikwert "1" im zweiten Gate 34 gespeichert sind. Der zweite Transis­ tor 25 wird somit eingeschaltet, so daß der elektrische Pfad zwischen Source- und Drainelektroden öffnet, was dazu führt, daß die Ladungsda­ ten entsprechend dem Wert VM zur Bitleitung 21 übertragen werden.
Das zweite Gate 34 weist eine Ladung in Übereinstimmung mit 0 oder VL für den Fall auf, daß Ladungsdaten mit dem Logikwert "0" im zweiten Gate 34 gespeichert sind. Somit wird der zweite Transistor 25 ausgeschaltet, so daß der elektrische Pfad zwischen den Source- und Drainelektroden schließt. Das bedeutet, daß die Bitleitung 21 auf dem Logikwert "0" liegt. Beim Datenlesebetrieb erfolgt das nächste Lesen von Daten in einem Fall, wenn im Standby-Betrieb die Bitleitung 21 um eine vorbestimmte Refe­ renzspannung vorgespannt bzw. erhöht ist.
Mit anderen Worten wird beim Datenlesebetrieb die Lesespannung größer als die Referenzspannung an die Lese-Wortleitung 23 im Standby-Zustand gelegt, in welchem die vorbestimmte Referenzspannung an der Lese-Wort­ leitung 23 anliegt.
Beim Datenlesebetrieb sollte darüber hinaus die Lesespannung nur an die Lese-Wortleitung 23 unter der Bedingung angelegt werden, daß eine auf Erdpotential liegende Spannung an der Schreib-Wortleitung 22 anliegt, so daß der erste Transistor 24 ausgeschaltet ist, während der zweite Transis­ tor 25 eingeschaltet ist. Darüber hinaus sollte die Lesespannung an die Schreib-Wortleitung angelegt werden, so daß der erste und der zweite Transistor 24 und 25 gemeinsam eingeschaltet werden.
Beim oben beschriebenen Datenschreib- und Datenlesebetrieb lassen sich Ladungsdaten entsprechend den Logikwerten "1" oder "0" im zweiten Gate 34 speichern, wobei die gespeicherten Ladungsdaten nur in dem Fall gele­ sen werden können, daß der Logikwert "1" beträgt, so daß auf diese Weise die DRAM-Zelle betrieben wird.
Wie bereits erwähnt, läßt sich der Logikwert der Ladungsdaten insoweit bestimmen, als die im zweiten Gate 34 des zweiten Transistors 25 gespei­ cherten Ladungsdaten nicht unter einen Wert der Schwellenspannung herauslecken. Es steht somit genügend Zeit für einen Datenauffrischbe­ trieb zur Verfügung.
Da es mit anderen Worten möglich ist, die Referenzspannung in Abhängig­ keit des Logikwertes der in die Speicherzelleneinheit eingeschriebenen La­ dungsdaten an die Bitleitung 21 anzulegen oder nicht anzulegen, ist es ebenfalls möglich, das Einschreiben von Daten und das Lesen von Daten zu wiederholen.
Nachfolgend wird beschrieben, wie gespeicherte Ladungsdaten zurückge­ setzt werden können.
Beim Rücksetzebetrieb gibt es drei sequentielle Stufen, nämlich das Anle­ gen der Schwellenspannung oder einer größeren Spannung an das erste Gate 33, das Anlegen der auf Erdpotential liegenden Spannung an die Bit­ leitung 21, und das Speichern des Logikwertes "0" im zweiten Gate 34. Durch diese Stufen ist es möglich, die im zweiten Gate 34 gespeicherten Ladungsdaten auf Erdpotential zurückzusetzen.
Die DRAM-Einrichtung nach der vorliegenden Erfindung weist eine Reihe von Vorteilen auf. So läßt sich der zweite Transistor nur einschalten, wenn Ladungsdaten in Übereinstimmung mit dem Logikwert "1" im zweiten Gate gespeichert sind. Daher kann die Referenzspannung an die Bitleitung an­ gelegt werden, um in einfacher Weise den Logikwert bestimmen zu können.
Andererseits weist die DRAM-Einrichtung nach der vorliegenden Erfin­ dung keine dreidimensionale Kondensatorstruktur auf, so daß sich Stu­ fendifferenzen reduzieren lassen. Dadurch können die Eigenschaften der Einrichtung verbessert und ihre Packungsdichte erhöht werden.

Claims (29)

1. DRAM-Zelle mit:
einem ersten Transistor (24) mit einem mit einer Schreib-Wortleitung (22) verbundenen Gate sowie mit Source- und Drainelektroden, von denen die eine mit einer Bitleitung (21) verbunden ist,
mit einem zweiten Transistor (25) mit Source- und Drainelektroden sowie mit einem Gate, das mit der anderen der Source- und Drainelektro­ den des ersten Transistors (24) sowie mit einer der Source- und Drainelek­ troden des zweiten Transistors (25) verbunden ist; und
einem Kondensator (26) mit einer unteren Elektrode, die mit dem Ga­ te des zweiten Transistors (25) verbunden ist sowie mit einer oberen Elek­ trode, die mit der anderen der Source- und Drainelektroden des zweiten Transistors (25) sowie mit einer Lese-Wortleitung (23) verbunden ist.
2. DRAM mit:
einer Mehrzahl von Schreib-Wortleitungen (22) und Lese-Wortleitungen (23) zum Zuführen von Zellentreibersignalen;
einer Mehrzahl von Bitleitungen (21) zur Eingabe oder Ausgabe von Da­ ten; und
einer Mehrzahl von Zellen mit jeweils
einem ersten Transistor (24) mit einem mit einer der Schreib-Wortlei­ tungen (22) verbundenen Gate sowie mit Source- und Drainelektroden, von denen die eine mit einer der Bitleitungen (21) verbunden ist,
mit einem zweiten Transistor (25) mit Source- und Drainelektroden sowie mit einem Gate, das mit der anderen der Source- und Drainelektro­ den des ersten Transistors (24) sowie mit einer der Source- und Drainelek­ troden des zweiten Transistors (25) verbunden ist; und
einem Kondensator (26) mit einer unteren Elektrode, die mit dem Ga­ te des zweiten Transistors (25) verbunden ist sowie mit einer oberen Elek­ trode, die mit der anderen der Source- und Drainelektroden des zweiten Transistors (25) sowie mit einer der Lese-Wortleitungen (23) verbunden ist.
3. DRAM nach Anspruch 2, dadurch gekennzeichnet, daß ein Anschluß der Bitleitungen mit einem Eingangstor eines Leseverstärkers ver­ bunden ist, dessen anderes Eingangstor eine Referenzspannung empfängt.
4. DRAM nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß eine Lesespannung zum Gate des zweiten Transistors (25) über die Lese-Wort­ leitung (23) für den Fall geliefert wird, daß Daten entsprechend einem Lo­ gikwert "1" im Gate gespeichert sind, so daß die Daten zur Bitleitung (21) übertragen werden.
5. DRAM nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß eine Lesespannung zum Gate des zweiten Transistors (25) über die Lese-Wort­ leitung (23) für den Fall übertragen wird, daß Daten entsprechend einem Logikwert "1" im Gate gespeichert sind, so daß der zweite Transistor (25) ausgeschaltet wird, und zwar unabhängig von der angelegten Spannung.
6. DRAM nach Anspruch 5, dadurch gekennzeichnet, daß die Bitlei­ tungen (21) voraufgeladen sind.
7. DRAM nach einem der Ansprüche 2 bis 6 mit:
einem Feldoxidfilm (28) in einem Isolationsbereich eines Halbleitersub­ strats (27) zum Definieren eines aktiven Bereichs;
ersten, zweiten und dritten Verunreinigungsdiffusionsbereichen (32a, 32b, 32c) in einem vorbestimmten Bereich innerhalb des aktiven Bereichs;
einem Gateisolationsfilm (29) auf einem Kanalbereich außerhalb der er­ sten, zweiten und dritten Verunreinigungsdiffusionsbereiche (32a, 32b, 32c);
einer Mehrzahl von ersten und zweiten Gates (33, 34) auf dem Gateisola­ tionsfilm (29);
einer Speicherelektrode (37) in Kontakt mit dem zweiten Verunreini­ gungsdiffusionsbereich (32b) und dem zweiten Gate (34);
einem dielektrischen Film (38) auf der Speicherelektrode (37);
einer Gegenelektrode (40) auf dem dielektrischen Film (38) und in Kon­ takt mit dem dritten Verunreinigungsdiffusionsbereich (32c);
einer Mehrzahl von ersten elektrisch leitfähigen Leitungen (43), die in ei­ ner Richtung verlaufen und in Kontakt mit den jeweiligen ersten Gates (33) stehen;
einer Mehrzahl von zweiten elektrisch leitfähigen Leitungen (46), die in der Richtung der ersten Leitungen (43) verlaufen, und die in Kontakt mit der Gegenelektrode (40) stehen; und
einer Mehrzahl von dritten elektrisch leitfähigen Leitungen (49), die senkrecht zu den ersten und zweiten elektrisch leitfähigen Leitungen (43, 46) verlaufen und in Kontakt mit den jeweiligen ersten Verunreinigungs­ diffusionsbereichen (32a) stehen.
8. DRAM nach Anspruch 7, dadurch gekennzeichnet, daß das erste Gate (33) auf dem Kanalbereich zwischen dem ersten Verunreinigungsdif­ fusionsbereich (32a) und dem zweiten Verunreinigungsdiffusionsbereich (32b) liegt.
9. DRAM nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß das zweite Gate (34) auf dem Kanalbereich zwischen dem zweiten Verunreini­ gungsdiffusionsbereich (32b) und dem dritten Verunreinigungsdiffu­ sionsbereich (32c) liegt.
10. DRAM nach Anspruch 7, 8 oder 9, dadurch gekennzeichnet, daß der dielektrische Film (38) einen Nitridfilm enthält bzw. aus einem solchen be­ steht.
11. DRAM nach Anspruch 10, dadurch gekennzeichnet, daß der dielek­ trische Film (38) eine ON-Struktur aus wenigstens einem Oxidfilm und we­ nigstens einem Nitridfilm aufweist.
12. DRAM nach einem der Ansprüche 7 bis 11, dadurch gekennzeich­ net, daß ein erster Isolationsfilm (31) auf dem ersten Gate (33) vorgesehen ist.
13. DRAM nach Anspruch 7, dadurch gekennzeichnet, daß er weiterhin einen zweiten Isolationsfilm (35) in Form einer Seitenwand an einer Seite des zweiten Gates aufweist, und zwar zur Abdeckung des ersten Gates (33).
14. DRAM nach Anspruch 7 bis 13, dadurch gekennzeichnet, daß wei­ terhin ein dritter Isolationsfilm (42) auf der Gegenelektrode (40) vorgese­ hen ist, wobei der dritte Isolationsfilm (42) ein Kontaktloch (41) aufweist, durch das ein Teil des ersten Gates (33) freigelegt wird.
15. DRAM nach Anspruch 7 bis 14, dadurch gekennzeichnet, daß ein vierter Isolationsfilm (44) auf der ersten elektrisch leitfähigen Leitung (43) vorgesehen ist, wobei der vierte Isolationsfilm (44) mit einem Kontaktloch (45) versehen ist, durch das ein Teil der Gegenelektrode (40) freigelegt wird.
16. DRAM nach Anspruch 7 bis 15, dadurch gekennzeichnet, daß ein fünfter Isolationsfilm (47) auf der zweiten elektrisch leitfähigen Leitung (46) vorgesehen ist, wobei der fünfte Isolationsfilm (47) mit einem Kontakt­ loch (48) versehen ist, durch das ein Teil des ersten Verunreinigungsdiffu­ sionsbereichs (32a) freigelegt wird.
17. Verfahren zur Herstellung eines DRAMs nach einem der Ansprüche 2 bis 16 mit folgenden Schritten:
  • - Definieren eines aktiven Bereichs durch Bildung eines Feldoxidfilms (28) auf einem Isolationsbereich eines Halbleitersubstrats (27);
  • - sequentielles Aufbringen eines Gateisolationsfilms (29), einer Polysilizi­ umschicht (30) und eines ersten Isolationsfilms (31) in dieser Reihenfolge übereinanderliegend auf den aktiven Bereich;
  • - Bildung einer Gatemustermaske durch selektives Ätzen des ersten Isola­ tionsfilms (31) unter Verwendung eines sensitiven Films als Maske,
  • - Bildung erster und zweiter Gates (33, 34) durch selektives Ätzen wenig­ stens der Polysiliziumschicht (30) unter Verwendung der Gatemusterma­ ske;
  • - Bildung von ersten, zweiten und dritten Verunreinigungsdiffusionsbe­ reichen (32, 32b, 32c) unter Verwendung des Feldoxidfilms (28) und der ersten und zweiten Gates (33, 34) als Masken;
  • - Bildung eines zweiten Isolationsfilms (35) auf der gesamten Oberfläche der so erhaltenen Struktur und anschließendes selektives Entfernen des zweiten Isolationsfilms (35), um Bereiche des zweiten Verunreinigungs­ diffusionsbereichs (32b) und des zweiten Gates (34) freizulegen;
  • - Bilden einer Speicherelektrode (37) oberhalb eines Teils des ersten Gates (33), wobei die Speicherelektrode (37) in Kontakt mit dem zweiten Verun­ reinigungsdiffusionsbereich (32b) und einem oberen Teil des zweiten Ga­ tes (34) steht;
  • - Bildung eines dielektrischen Films (38) auf der Speicherelektrode (37) und anschließendes Bilden einer Gegenelektrode (40) auf dem dielektri­ schen Film (38), wobei die Gegenelektrode in Kontakt mit dem dritten Ver­ unreinigungsdiffusionsbereich (32c) steht;
  • - Bildung eines dritten Isolationsfilms (42) auf der Oberfläche der so erhal­ tenen Struktur und Freilegung eines Teils des zweiten Gates (34);
  • - Bildung einer Mehrzahl von ersten elektrisch leitfähigen Leitungen (43), die jeweils mit den entsprechenden freigelegten zweiten Gates (34) verbun­ den sind;
  • - Bildung eines vierten Isolationsfilms (44) auf der Oberfläche der so erhal­ tenen Struktur sowie anschließende Bildung einer Mehrzahl von zweiten elektrisch leitfähigen Leitungen (46), die jeweils mit der zugeordneten Ge­ genelektrode (40) verbunden sind; und
  • - Bildung eines fünften Isolationsfilms (47) auf der Oberfläche der so erhal­ tenen Struktur sowie weitere Bildung einer Mehrzahl von dritten elek­ trisch leitfähigen Leitungen (49), die jeweils mit dem ersten Verunreini­ gungsdiffusionsbereich (32a) verbunden sind.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der Feldoxidfilm (28) durch einen thermischen Oxidationsprozeß bei Tempe­ raturen von 800°C bis 1100°C unter Verwendung einer Maske zur Verhin­ derung von Oxidation gebildet wird.
19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß die Maske einen Unterlage-Oxidfilm und einen Nitridfilm aufweist.
20. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, daß die Polysiliziumschicht durch ein LPCVD-Verfahren gebildet wird (low pressure-CVD-Verfahren).
21. Verfahren nach Anspruch 17 bis 20, dadurch gekennzeichnet, daß der erste Isolationsfilm (31) eine Dicke von 50 nm (500 Å) bis 200 nm (2000 Å) aufweist.
22. Verfahren nach Anspruch 17 bis 21, dadurch gekennzeichnet, daß die Gatemustermaske durch zweimalige Verwendung eines sensitiven Films gebildet wird.
23. Verfahren nach Anspruch 17 bis 22, dadurch gekennzeichnet, daß der erste, zweite, dritte, vierte und fünfte Isolationsfilm jeweils aus einem Oxidfilm oder einem Nitridfilm besteht.
24. Verfahren nach Anspruch 17 bis 23, dadurch gekennzeichnet, daß das zweite Gate (34) sowohl in einem Teilbereich des Feldoxidfilms (28) als auch im aktiven Bereich gebildet wird.
25. Verfahren nach Anspruch 17 bis 24, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Verunreinigungsdiffusionsbereiche (32a, 32b, 32c) durch Implantation von Verunreinigungsionen eines zum Sub­ strat (27) entgegengesetzten Leitungstyps erhalten werden.
26. Verfahren nach Anspruch 17 bis 25, dadurch gekennzeichnet, daß der dielektrische Film (38) einen Nitridfilm enthält oder aus einem solchen besteht.
27. Verfahren nach Anspruch 17 bis 25, dadurch gekennzeichnet, daß der dielektrische Film (38) eine ON-Struktur aus einem Nitridfilm und ei­ nem Oxidfilm aufweist.
28. Verfahren nach Anspruch 17 bis 25, dadurch gekennzeichnet, daß der dielektrische Film (38) ein hoch dielektrisches Material mit einem die­ lektrischen Verhältnis von 3,5 oder mehr aufweist.
29. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die dritten elektrisch leitfähigen Leitungen (49) senkrecht zu den ersten und zweiten elektrisch leitfähigen Leitungen (43, 46) verlaufen.
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