JPS61194771A

JPS61194771A - 半導体記憶装置

Info

Publication number: JPS61194771A
Application number: JP60034335A
Authority: JP
Inventors: Hisao Katsuto; 甲藤　久郎; Jun Sugiura; 杉浦　順; Nozomi Horino; 堀野　望; Akira Endo; 彰遠藤; Yoshiharu Takeuchi; 竹内　芳治
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-02-25
Filing date: 1985-02-25
Publication date: 1986-08-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は半導体記憶装置に関し、特に高集積化された半
導体記憶装置に適用して有効な技術に関する。

し背景技術］半導体メモリ装置においては、半導体チップ上ｆ、複数
のメモリセルをマトリックス状に配列して形成したメモ
リセルアレイがある。このメモリセルアレイ内には、一
方向に延在する複数のワード線が形成されて（・ろ。層
間絶縁１１ＢＹ間にしてワード線上に形成され、ワード
線に直交する方向に延在する複数のデータ線が形成され
て−・る。

高集積化が進んでいる折、前記ワード線およびデータ線
のパターン暢は微細化し、たとえば２５６にビットのダ
イナミックＲＡ　Ｍ　（Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭ
ｅｍｏｒｙ　）では２μｍ８度となって（・ろ。

パターンの微細化に伴つ℃、製造の歩留は低くなる。こ
のため、不良ビット、不良行又は不良列を予備エレメン
トで置換する℃・わゆる冗長構成が採用されて（・る。

本発明者の研究によれば、最も多く置換される部分は、
各メモリセルアレイの端部にあるワード線である。

本発明者はこの原因につい″Ｃ矢のように考えている。

ワード線は、リンシリケートガラス等からなる眉間絶縁
膜によって被覆され、その上にデータ線が形成される。

データ線を形成する前に、層間絶縁膜にコンタクト穴が
形成されろ。

コンタクト人形成用レジスト膜厚さは、コンタクト穴の
パターンの加工４’［の面からたとえば１μｍ程度に制
限される。レジストｖＡは、回転塗布。

ベーキング等の処理中、自身の流動性によつ℃凸部の厚
さが凹部よりも薄く形成される。このため、厚〜・フィ
ールド酸化膜およびキャパシタの電極層上に形成された
ワード線の部分のレジストが他の部分より薄くなろ〇特に、メモリセルアレイの端に位置するワード線の部分
のレジスト膜が最も薄くなる。このワード線の一方の側
には他のワード線が全（存在しないため、レジスト膜が
ワード線の存在しない方向に流れる傾向にあると考えら
れる。レジスト膜の厚さは、下池のパターンに依存する
。

一方、微細なコンタクト穴を形成するため、ドライ二ｌ
チングが用いられる。また、基板表面を完全に露出する
ため、オーバーエツチングが行ｔｘわれろ。

ドライエツチング中に、レジスト膜は全体に数千オング
ストローム、エッチされる。特に、レジスト膜の薄（・
部分では、レジスト膜が除去され、下の層間絶縁膜が露
出し易い。露出した層間絶縁膜は容易にエッチされる。

このため、層間絶縁膜の下にあるワード線がエッチされ
、断線等の不艮が発生する。

ワード線が断崖するような不艮は、レジスト膜の特に薄
（・ところで、局所的に発生する。

この不艮は、メモリセルアレイの端部にあるワード線の
みならず、ダミーセルアレイ内のダミーセル選択用ワー
ド線にも、発生する。

〔発明の目的〕

本発明の目的は、高集積な半導体メモリ装置においてレ
ジスト処理上の問題を有効に解決し５る技術を提供する
ことにある。

本発明の他の目的は、高集積な半導体メモリ装置のワー
ド線の断線を防ぐことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

し発明の概要〕本願におｔ・て開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。

メモリアレイの最も端に位置するワード線の外側に、メ
モリの回路動作に無関係な追加のワード線を配置する。

追加のワード線はホトレジストの流れ止めとし１機能す
るため、最も端に位置するワード線上を被うレジスト膜
厚を隣接するワード線およびその他のワード線とほぼ同
じにすることができる。追加のワード線は、ワード線の
形成時に同時に形成できるので、それを形成するのに新
たな工８を要することはない。

〔実施例〕

以下、本発明をダイナミックＲＡＭに適用した実施例を
説明する。

第１図はダイナミックＲＡＭのチップレイアウトパター
ンを示す図である。半導体チップであるシリコンチップ
ｌ上にはメモリセルアレイが４つあり、各メモリセルプ
レイ２Ａ、２Ｂ、２（Ｊｄ、Ｃび２Ｄはチップ１の中に
互いに分離して配Ｒされている。各メモリセルアレイ２
八〜２Ｄの間には。

Ｘデコーダ３Ａ、３ＢおよびＹデコーダ４Ａ。

４Ｂが配置され、その叉点部分にカラム／ロウ切換え回
路５が配置されて℃・る。メモリセルアレイ２Ａ〜２Ｄ
のＹデコーダ側部分にはワード線４本分に相当する冗長
回路１０Ａ、ＩＯＢ、ＩＯＣおよびＩＯＤがある。メモ
リアレイとＹデコーダとの間にそれぞれダミーセルアレ
イ６Ａ、６Ｂ。

６Ｃおよび６Ｄおよびセンスアンプ７Ａ、７Ｂ。

７Ｃおよび７Ｄが配置されて（・る。また、チップ１０
周辺には、入出力バノファおよび信号発生回路等を含む
周辺回路８、およびホンディングバッド９が配置されて
〜・る。

前述したレジスト膜の膜厚低減を防ぐための迫力０のワ
ードｌ／１Ａ１１を、スクライフ゛ラインに近（・メモ
リセルアレイの端部、冗長ビット１０側のメモリセルア
レイの端部およびダミーセルアレイ６の内部にそれぞれ
配置して−・る。

最初に、第２図を用（・て、メモリセルアレイ内の追加
のワード線について説明する。第２図はメモリセルアレ
イ２への一部を孤大して示す。図面を見易くするために
、各導体層間の？３酸膜および最終の保護層は省略しで
ある。

第２図から判るように、メモリセルアレイ２人には、多
ｅのメモリセルがマトリックス状に配列されている。他
のメモリセルアレイ２Ｂ、２Ｃおよび２Ｄも同じである
。このため、ワードａＷＬ。

〜ＷＬａ・・・はメモリセルアレイ上を互いに平行に走
って（・る。ワード線の上をデータｍＤＬ、〜ＤＬ、・
・・は、ワード線と直交する方向に、互（・に平行に延
在して℃・る。なお、データ線は、図面を見易くするた
めに、その一部のみを示す。

ワード線ＷＬ、−ＷＬ、　・・・とデータ、１ｉｉｌＤ
Ｌｏ〜ＤＬ、・・・の叉点に対応して、メモリセルが配
置され１いる。第３図にメモリセルの構造が示され１お
り、第４図にメモリセルの回路図が示されＣＩ、・ろ。

第３図は第２図の切断Ｍｉｌｉｔ　−ＩＩＩに沿う断面
図である。

ダイナミック）ＣＡＭのメモリセルは、第４図に示すよ
うに、ＭＩＳＦＥＴＱとこのＭＩ　Ｓ　ＦＥＴＱにつな
がる情報蓄積用のキャパシタＣとから構成されて（・る
。

ＭＩＳＦＥＴＱは、Ｐ型シリコン単結晶からなる半導体
基板１２（半導体チップｌ）の表面に形成されたＮ＋型
半導体領域２２をソースおよびドレイン領域、薄（・二
酸化シリコン寝１９をゲート絶Ｍ［、ポリシリコン２０
とモリブデンシリサイド２１とからなるワード、Ｙ＃Ｗ
Ｌの一部をゲート電極として（・る。

キャパシタＣは、半導体基板１２の表面のＮ型半導体領
域１５を一方の電極、薄〜・絶縁層１６を誘電体層、そ
（７て絶縁膜１６上に形成した第１Ｎ目のポリシリコン
層］７を他方の電極として〜・る。

符号２５がコンタクト穴であり、層間絶縁ｌｌＸ２４上
に位置する各データ線（図示せず）はコンタクト穴２５
を通してＮ＋型半導体領域２２に対して電気的に接続さ
れる。

第３図におし・て、】３はフィールド絶縁膜であり、半
導体基板１２の選択的な熱酸化によって形成される。フ
ィールド絶ｊｉｉａ］３１”にはＰ“型チャネルストッ
パ１４が形成されて（・る。１８は層間絶縁層であり、
ポリシリコン層１７０表面酸化によって得られる。

第２図におい℃、配＃！２８は、′電源電圧ＶＣＣ（５
ｖ）？：キャパシタＣの一方の！極であるポリシリコン
層１７に供給するためのアルミニウム配線である。配線
２８は、データ線と同時に形成され、データ線と同一方
向に延在する。配線２８はコンタクトホール２７を通し
てポリシリコン層１７と電気的に接続する。

なお、ポリシリコン層１７に他の固定電位、例えば接地
電位（ＯＶ）を供給するときは、配線２８に＆工Ｏｖが
聞方ｎされろ。

メモリセルアレイ２人の左辺は、Ｎ＋型半導体領域から
なるガードリング領域２９にｌｌＪ接して℃・る。カー
ドリング領域２９は、メモリセルアレイ２Ａ、２Ｂ、２
Ｃお工び２Ｄの外周を囲んで形成され、少数キャリアが
メモリセルへ与える影＃を除くためのものである。

ワードｍＷＬｏ−ＷＬ４・・・は、第２図の下方に延在
し、Ｘデコーダ３Ａに接続する。各ワード線には、Ｘデ
コーダを通して、メモリセル１選択するためにロウレベ
ルかハイレベルかの一方の信号が聞方０される。

データｍ　Ｄ　Ｌ　ｏ　−Ｄ　Ｌ　ｓ・・・は、第２図
の右方に延在し、ダミーセルアレイ６Ａ、センス７Ａお
よびＹデコーダ４Ａに接続する。

メモリセルアレイ２人の端、すなわち、最も端のワード
線ＷＬｏ　の外側に、追加のワード線ＷＬＡＤＤＩＱＩ
＋が形成される。追加のワード線ＷＬＡＤＤＩは、ワー
ド線ＷＬｏ〜ＷＬ４・・・と同時に形成される。遣方０
のワード騨ＷＬＡＤＤＩは、ワード線ＷＬｏがコンタク
トホール２５形成時に断線又は形状不良となるのを防ぐ
。すなわち、コンタクトホール２５形成用のレジスト膜
がワード巖ＷＬｎ上で薄くなるのを防ぐ。

コンタクトホール形成用のレジストａ２６の形状を＠５
図忙示す。ｆｇｓ図は、第２図の切＠線Ｖ−Ｖ＜沿う断
面であって、これにレジスト膜２６の形状を合せて示し
た図である。追加のワ−ド線Ｗ　Ｌ　Ａ　ｏ　ｏ　１が
レジスト膜２６が図の左方に流れるのを防止するため、
レジスト膜２６のワード線ＷＬｎ上の厚さは、他のワー
ド線上のレゾスト膜２６σ）それと同じである。したが
って、コンタクトホール２５形成時、レジスト１ｌｌｊ
２６が、ワード１ＷＬｎ上においても、ドライエツチン
グに対するマスクとして十分に働く。

追７１０のワード線ＷＬＡＤＤ＋を形成しな（・場合、
レジスト膜２６の形状は、第５図に点線で示す形状とな
る。ワード線ＷＬｎ　上で、レジスト膜２６の厚さは、
他のワード線上のレジスト膜のそれの約１／３８度にな
つ１しまう〇前述したように、レジスト膜の厚さは、その下ツバター
ンに依存する。追加のワード１ｌｊＷＬ　ＡＤＤＩを形
成することによって、最も端のワード線Ｗ　Ｌ　。

の周辺のパターンの状態を、他のワード線のそれとほぼ
同一とする。これによって、ワード線Ｗ　Ｌ　。

のｌ！Ｊ’ｒ線および形状不良を防止する。

メモリセルアレイ２人のＹデコーダ側の端にも、他の追
加のワード線ＷＬＡＤＤ２が形成されて（・る。

この迫力口のワード？ｆＭＷ　Ｌ　Ａ　ｏ　Ｄ　２は、
前述の迫力口のワ−）”　ｇ　Ｗ　Ｌ　Ａ　ｏ　ｏ　１
と同じく、メモリセルアレイ２Ａ内の隣接するワード？
ｆｎＷＬＲ３の＠線および形状不良を防止する。

ワードｉ＠　Ｗ　Ｌ　Ｒ３は、冗長回路１０Ａの一部で
ある。冗長回路１０Ａは、メモリセルアレイ２Ａ内にメ
モリセルと連続して設けられる。冗長回路１０Ａは、４
つの予備列を持ち、各予備列は一本のワード線およびこ
ｒ、に接続されたメモリセルを持つ。ワード酸Ｗ　Ｌ　
Ｒ３は、冗長回路１０Ａの４本のワード線のうち、最も
Ｙデコーダ側にある。この条件はワード５ＷＬｏとほぼ
同じである。

ワード線Ｗ　Ｌ　Ｒ３の断線および形状不良を防止する
ことにより、冗長回路１０Ａを有効に活用でき、また、
半導体記憶装置の信頼性を高められる。不良メモリセル
を置換するための冗長回路それ自体の不良を低減し、置
換を確実に効率良くできる。

追加のワード線ＷＬＡＤＤＩとＷＬＡＤＤ２には固定電
位が印７１０される。追加のワード線は、メモリセルの
書込み、読出しおよびデータ保持等の動作には全く関係
な（・。しかし、迫力口のワード線が浮遊状態となるの
をできるだけさけることが好まし℃・。

第２図に示すように、追加のワード１ＷＷＬＡｐｏｔと
Ｗ　Ｌ　Ａ　ｏ　ｏ　２は接地電位（ＯＶ）に接続され
１℃・る。

なお、迫力口のワード線の電位は、他の固定電位、例え
ばポリシリコン層１７と同′亀位とすることもできる。

追加のワード線を設けたことによつ１、第２図に示すよ
うに、七〇）一方の端子にメモリセルのキャパシタＣと
同一構造のキャパシタＣＡＤＤがｆｆｌ！されたＭ　Ｉ
　Ｓ　Ｆ　ＥＴＱＡＤＤが形成される。迫力口のワード
線ＷＬＡＤＤがどのような電位にあっても、°キャパシ
タＣＡＤＤの一方の端子はガードリング２９と電気的に
接続していなければならない。キャパシタＣＡＤＤのＮ
型領域１５にトラップされた少数キャリアが隣接するメ
モリセルのキャパシタに悪℃・影響を与えるのを防ぐた
めに、少数キャリアはガードリング２９に放出されろ必
要がある。

このため、ＭＩＳＦＥＴＱＡＤＤのチャネル領域には、
Ｎ型領域１５の形成と同時に、Ｎ型領域を形成する。Ｎ
型不純物としてのヒ素の導入は、シリコン酸化膜１６を
通したイオン打込みによればよい。このイオン打込み時
、ｋｉＩ　５ＦＥＴ　ＱＡＤＤのチャネル領域には、シ
リコン酸化膜】６が形成されて（・る。

なお、第２図にお（・て、ワード線ｗｔ、ｏ−ＷＬ４・
・・、　Ｗ　Ｌ　ｎ　、　Ｗ　Ｌ　Ａ　ｏ　ｏ等が、ガ
ードリング２９を横切る部分には、同様にして、Ｎ型領
域を形成する必要がある。

他のメモリセルアレイ２Ｂ、２Ｃおよび２Ｄ内にも、迫
力口のワードＮｊＷＬＡＤＤ（Ｉｌｌが、第２図に示す
ように形成される。

追加のワード線Ｗ　Ｌ　Ａ　ｏ　ｏ　ａ　ｅ　Ｗ　Ｌ　
Ａ　ｏ　ｏ　４が第６図に示すように、ダミーセルアレ
イ６Ａ内に形成すれて℃・る。第６図はダミーセルアレ
イ６Ａの一部を拡大して示す。図面を見易くするために
、各導体層間の絶縁膜および最終の保護膜は省略しであ
る。

第６図に示すように、ダミーセルアレイ６Ａには、ダミ
ーセルが２列に並んでいる。第２図に示したテークＷＩ
Ｊ　Ｄ　Ｌ　ｏ〜ＤＬ、・・・がダミーセルアレイ６Ａ
上に延在され、各データ線に対応し’Ｃ１つのダミーセ
ルが設けられる。ダミーセル選択用のワード線ＤＷＬお
よびＭＩＳＦＥＴＱＤｃのゲート電極となる配線３０が
、データ線と直焚する方向に形成されて（・る。

ダミーセルは、第７図に示すように、ＭＩＳＦＥＴＱＤ
と、キャパシタＣＤと、キャパシタＣＤの電荷を放電す
るためのＭＩＳＦＥＴＱ、ｏｃとからなる。

ＭＩ８ＦＥＴＱｂおよびＱＤＣは、メモリセルのＭＩＳ
ＦＥＴＱと同一の工程によって形成され、キャパシタＣ
Ｄは、メモリセルのキャパシタＣと同一の工程によって
形成される。したがって、第８図に示すような構造のダ
ミーセルが得られる。

Ｎ＋型半導体領域３３はＭＩＳＦＢＴＱＤｃへ接地電位
（ｏＶ）ｖ供給するための配線として用（・られる。配
線３１は接続孔３２７通して、半導体領域３３に接し、
その抵抗な小さくするために形成される。半導体＠城３
３にはアルミニウム配線３４によつ℃接地電位が聞方口
される。

キャパシタＣＤの一方の電極であるポリシリコン層１７
には配ａ２８がコンタクトホー／ｌ／２７を通して接続
される。

迫力口のワード線ＷＬＡＤＤ３がワード線Ｄ　Ｗ　Ｌ　
ｔ　　と配線３０との間に、これらとほぼ平行に形成さ
れる。主として、ワード線Ｄ　Ｗ　Ｌ　＋　の断線およ
び形状不良を防止するためである。迫力口のワード縁Ｗ
　Ｌ　Ａ　ｏ　Ｄ　４も同様の理由で設けられる。追加
のワード線Ｗ　、Ｌ　Ａ　Ｄ　Ｄ　３およびＷＬＡｎｏ
４’に形成することによって、ワード線ＤＷＬ、および
Ｌ）ＷＬ、上でのコンタクトホール２５形成用レジスト
膜の厚すヲ十分に確保できる。

迫力口のワード縁ＷＬＡＤＤ３およびＷＬＡＤＤ４には
、アルミニウム配１ｉＡ３４によって、接地電位（０■
）が印７ＪＯされる。なお、前述のように、迫力口のワ
ード線に他の固定電位な聞方０してもよ−・。

〔効果〕

（１）　　半導体メモリ装置におけるワード線のうち、
最も端に位置するワード線の外側に、メモリの回路動作
に無関係な追加のワード線を配置し′Ｃ（・る。

このため、追カロのワード線がレジストの流れ止めとし
て機能し、最も端に位置して℃・たワード線上のレジス
ト塗布膜厚が低減することケ防止することができる。し
たがって、レジスト膜厚の低減に起因して生じたワード
線のｌｆｒ＃ｉ！問題？有効釦解決することができる。

（２）　　前記追加のワード線はワード線と同一の工程
によって形成することができるので、追カロのワード線
を形成するのに対し何ら工程２増すことはな（・。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されろも
のではなく、その要旨を逸脱しなし・範囲で種々変更可
能であることは（・うまでもな（・。

たとえば、迫力口のワード線については、スペースが許
されるなら、１本のみならず複数本設けるようにするこ
ともできる。

追加のワードは、各ワード線と同様のパターン構成とす
ることが望ましく、その材料としては各ワード線と同一
にするのが艮（・。したがっ又、迫力口。）ワード線、
たとえば、ポリシリコン膜あルＬ゛は高融点金属膜（Ｍ
ｏ、Ｔ直、Ｔａ、Ｗ）または高融点金属のシリサイド膜
を用℃・ることができる。

し利用分野］本発明は２または８のメモリセルアレイを有する半導体
記憶装置にも適用できろ。

以上の説明では主として本発明者によってなされた発明
ｔその背景となった利用分野であるダイナミック）ｔＡ
Ｍに適用した場合につ℃・て説明したが、それに限定さ
れるものではない、本発明は、ダイナミック）ＬＡＭに限らず、その他の半
導体記憶装置に適用できる。複数のメモリセルを配置し
てなるメモリセルアレイを有する半導体記憶装置に広く
適用できる。

本発明は、ワード線が半導体基板上に形成された２層目
の導体層によって形成される半導体装置に有効である。

特に、７０−テインググートの上にワード線を有するＥ
ＰＲＯＭに有効である。迫刀口のワード線の形状は、他
のワード線と同一であるのが好まし℃・ので、追卯のワ
ード縁下にも７０−テインググートを形成するのが、Ｊ
：（・。

【図面の簡単な説明】

第１図は、本発明を適用したダイナミックＲＡＭのチッ
プレイアラ）Ｙ示す平面図、第２図は、第１図のダイナミックＲＡＭのメモリセルア
レイの一部を示す平面図、第３図および第４図は、夫々ダイナミックＲＡＭのメモ
リセルの構造を示す第２図の切断線ＩＩＩ　−１■に石
う断面図および回路図、第５図は、メモリセルアレイ端でのレジスト膜の形状を
示す第２図の切断線Ｖ−Ｖに沿う断面図、第６図は、第
１図のダイナミック）ＬＡＭのダミーセルアレイの一部
を示す平面図、第７図および第８図は、夫々、ダイナミックＲＡＭのダ
ミーセルの回路図および構造ｌ示す第６図の切断線ｖ厘
−■に沿う断面図である。１・・・チップ、２Ａ〜２Ｄ・・・メモリセルアレイ、
３Ａ、３Ｂ−°・Ｘデコーダ、４Ａ、４Ｂ・・・Ｘデコ
ーダ、５・・・カラム／ロウ切換え回路、６Ａ〜６］Ｊ
・°・ダミーセルアレイ、７Ａ〜７Ｄ・・・センスアン
プ、８・・・周辺回路、９・・・ポンディングパッド、
１０・・・冗長回路、１１・・・迫力口のワード線、１
２・°・Ｐ型基板、１３・・・フィールド絶縁膜、１４
・・・チャネルストッパ、１５．２２．２９．３３・・
・Ｎ型半導体領域、１６．１８゜１９．２４・・・絶縁
膜、１７゜２０・・・ポリシリコン層、２１・・・シリ
サイド層、ＷＬ、ＤＷＬ・・・ワード線、ＷＬＡＤＤ・
・・追り口のワード線、ＤＬ・・・データ線、Ｑ・・・
ＭＯＳＦＥＴ、Ｃ・・・キャパシタ。代理人　弁理士　　小　川　勝　男＼、−−一−７，゛第　　１　　図プ　　　　　　　　　　　　　　　　　　　　　　　　
　　Ｙ第　　６　　図ＣＡ第　　７　　図第　　８　　図

Claims

【特許請求の範囲】１、メモリセルとダミーセルとを有する半導体記憶装置
であって、前記ダミーセルのワード線に隣接して同一方
向に延在し、前記ワード線と同一材料で形成された配線
を有する半導体記憶装置。２、前記配線には固定電位が印加されていることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。