JPH05267569A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05267569A JPH05267569A JP4061626A JP6162692A JPH05267569A JP H05267569 A JPH05267569 A JP H05267569A JP 4061626 A JP4061626 A JP 4061626A JP 6162692 A JP6162692 A JP 6162692A JP H05267569 A JPH05267569 A JP H05267569A
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- Japan
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- memory cell
- capacitor
- cell array
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Abstract
(57)【要約】
【目的】ＤＲＡＭに関し、メモリセルアレイ部と周辺回
路部での製造上のバラツキによる、境界部に当たるメモ
リセルの容量の減少を補償する。 【構成】メモリセルアレイ部と周辺回路部との境界にあ
たるメモリセルの容量部１０７Ｌを、メモリセル間のバ
ランスをとるために隣接ビット線上に形成されたダミー
キャパシタ１０７Ｄ側へ張り出した形状にする。このと
き境界部のメモリセルの容量部は、ビット線方向に寸法
を拡大することを少なくして容量を確保することがで
き、面積の増大を防げる。
路部での製造上のバラツキによる、境界部に当たるメモ
リセルの容量の減少を補償する。 【構成】メモリセルアレイ部と周辺回路部との境界にあ
たるメモリセルの容量部１０７Ｌを、メモリセル間のバ
ランスをとるために隣接ビット線上に形成されたダミー
キャパシタ１０７Ｄ側へ張り出した形状にする。このと
き境界部のメモリセルの容量部は、ビット線方向に寸法
を拡大することを少なくして容量を確保することがで
き、面積の増大を防げる。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック型の半導体
記憶装置（以下ＤＲＡＭと記す）に関し、特にメモリセ
ルアレイ部と周辺回路部との境界部に配置されるメモリ
セル構造に関する。
記憶装置（以下ＤＲＡＭと記す）に関し、特にメモリセ
ルアレイ部と周辺回路部との境界部に配置されるメモリ
セル構造に関する。
【０００２】
【従来の技術】メモリセルアレイを構成する際、メモリ
セルアレイ部と周辺回路部との境界部は、メモリセルア
レイ中心部に比べパタンの変化が激しく、大きな段差の
変化がある。このため、メモリセル以外の周辺回路部と
の境界に配置される両端部のメモリセルは、セルアレイ
の中心部に配置されるメモリセルとはその製造過程に於
て、露光、エッチング等の最適条件が異なり、セルアレ
イ中心部のものに対し、蓄積容量等が変化してしまう。
このため、これらを補償するため、いくつかの工夫が必
要となる。ひとつは、境界部に当たるメモリセルの容量
部（スタックポリシリコン膜部）のワード線方向への太
りによる隣接メモリセルの容量部との短絡を避けるため
に行なうエッチング時のサイドエッチ等の製造プロセス
上のバラツキによる蓄積容量の減少等への考慮であり、
もうひとつはメモリセル間での構造上のバランスをとる
考慮である。
セルアレイ部と周辺回路部との境界部は、メモリセルア
レイ中心部に比べパタンの変化が激しく、大きな段差の
変化がある。このため、メモリセル以外の周辺回路部と
の境界に配置される両端部のメモリセルは、セルアレイ
の中心部に配置されるメモリセルとはその製造過程に於
て、露光、エッチング等の最適条件が異なり、セルアレ
イ中心部のものに対し、蓄積容量等が変化してしまう。
このため、これらを補償するため、いくつかの工夫が必
要となる。ひとつは、境界部に当たるメモリセルの容量
部（スタックポリシリコン膜部）のワード線方向への太
りによる隣接メモリセルの容量部との短絡を避けるため
に行なうエッチング時のサイドエッチ等の製造プロセス
上のバラツキによる蓄積容量の減少等への考慮であり、
もうひとつはメモリセル間での構造上のバランスをとる
考慮である。
【０００３】図５はＤＲＡＭのチップレイアウトの一例
を概略的に示す図、図６は図５におけるメモリセルアレ
イ領域Ｂのセンス増幅器Ｃ側の部分を示す平面図、図７
は図６のＸ−Ｘ線断面図である。
を概略的に示す図、図６は図５におけるメモリセルアレ
イ領域Ｂのセンス増幅器Ｃ側の部分を示す平面図、図７
は図６のＸ−Ｘ線断面図である。
【０００４】境界部のメモリセルでは、境界部における
製造上のバラツキを考慮し、電荷蓄積用キャパシタの第
１のキャパシタ電極７Ｌをメモリセルアレイ内部のもの
（７）に比較してビット線１０方向に張り出した設計に
し、エッチングによる容量の減少を補償している。
製造上のバラツキを考慮し、電荷蓄積用キャパシタの第
１のキャパシタ電極７Ｌをメモリセルアレイ内部のもの
（７）に比較してビット線１０方向に張り出した設計に
し、エッチングによる容量の減少を補償している。
【０００５】また容量部を形成する必要のない領域（ワ
ード線１０５がビット線方向に後退している部分）にも
メモリセル間のバランスを考慮してダミーキャパシタ１
０７Ｄを形成している。
ード線１０５がビット線方向に後退している部分）にも
メモリセル間のバランスを考慮してダミーキャパシタ１
０７Ｄを形成している。
【０００６】
【発明が解決しようとする課題】前述のように、従来の
メモリセルアレイ部と周辺回路部との境界部では、製造
プロセス上のバラツキ、メモリセル間のバランスを考慮
する必要があり、蓄積容量確保のためビット線方向（周
辺回路側）に蓄積容量部を張り出した構造にしている
が、ビット線方向の面積の増大を招いてしまう欠点があ
った。
メモリセルアレイ部と周辺回路部との境界部では、製造
プロセス上のバラツキ、メモリセル間のバランスを考慮
する必要があり、蓄積容量確保のためビット線方向（周
辺回路側）に蓄積容量部を張り出した構造にしている
が、ビット線方向の面積の増大を招いてしまう欠点があ
った。
【０００７】
【課題を解決するための手段】本発明は、第１導電型半
導体基板の表面部に選択的に形成された１対の第２導電
型不純物拡散層および前記１対の第２導電型不純物拡散
層で挟まれた領域をゲート絶縁膜を介して選択的に被覆
するゲート電極を有するスイッチング用トランジスタ
と、前記１対の第２導電型不純物拡散層の一方に接続さ
れ、前記ゲート電極の少なくとも一部を層間絶縁膜を介
して被覆する第１のキャパシタ電極および前記第１のキ
ャパシタ電極および前記第１のキャパシタ電極をキャパ
シタ絶縁膜を介して被覆する第２のキャパシタ電極から
なる電荷蓄積用キャパシタとからなるメモリセルとを有
し、前記メモリセルを行方向に千鳥状に配置し複数のメ
モリセルのゲート電極を前記行方向にジグザグに連結し
たワード線および前記ワード線と交わる列方向に配置さ
れ前記スイッチン用トランジスタの１対の第２導電型不
純物拡散層の他方に接続されたビット線からなるメモリ
セルアレイと、前記メモリセルアレイに隣接して前記ビ
ット線の走行方向に配置される周辺回路とを有する半導
体記憶装置において、前記メモリセルアレイの前記周辺
回路側の端部には、隣接するビット線側に張り出された
電荷蓄積用キャパシタおよびダミーキャパシタが１列お
きに配置されているというものである。
導体基板の表面部に選択的に形成された１対の第２導電
型不純物拡散層および前記１対の第２導電型不純物拡散
層で挟まれた領域をゲート絶縁膜を介して選択的に被覆
するゲート電極を有するスイッチング用トランジスタ
と、前記１対の第２導電型不純物拡散層の一方に接続さ
れ、前記ゲート電極の少なくとも一部を層間絶縁膜を介
して被覆する第１のキャパシタ電極および前記第１のキ
ャパシタ電極および前記第１のキャパシタ電極をキャパ
シタ絶縁膜を介して被覆する第２のキャパシタ電極から
なる電荷蓄積用キャパシタとからなるメモリセルとを有
し、前記メモリセルを行方向に千鳥状に配置し複数のメ
モリセルのゲート電極を前記行方向にジグザグに連結し
たワード線および前記ワード線と交わる列方向に配置さ
れ前記スイッチン用トランジスタの１対の第２導電型不
純物拡散層の他方に接続されたビット線からなるメモリ
セルアレイと、前記メモリセルアレイに隣接して前記ビ
ット線の走行方向に配置される周辺回路とを有する半導
体記憶装置において、前記メモリセルアレイの前記周辺
回路側の端部には、隣接するビット線側に張り出された
電荷蓄積用キャパシタおよびダミーキャパシタが１列お
きに配置されているというものである。
【０００８】
【実施例】次に本発明の実施例について、図面を参照し
て具体的に説明する。
て具体的に説明する。
【０００９】図１は本発明の第１の実施例を示す平面
図、図２は図１のＸ−Ｘ線断面図である。
図、図２は図１のＸ−Ｘ線断面図である。
【００１０】この実施例は、ｐ型シリコン基板１０１の
表面部に選択的に形成された１対のｎ型不純物拡散層１
０２および１対の第２導電型不純物拡散層１０２で挟ま
れた領域をゲート絶縁膜１０４を介して選択的に被覆す
るゲート電極１０５を有するスイッチング用トランジス
タと、１対のｎ型不純物拡散層１０２の一方にコンタク
ト穴Ｃ１を介して接続され、ゲート電極１０５の少なく
とも一部を層間絶縁膜１０６を介して被覆する第１のキ
ャパシタ電極１０７および第１のキャパシタ電極１０７
および第１のキャパシタ電極１０７をキャパシタ絶縁膜
（図示しない）を介して被覆する第２のキャパシタ電極
１０８からなる電荷蓄積用キャパシタとからなるメモリ
セルとを有し、メモリセルを行方向に千鳥状に配置し複
数のメモリセルのゲート電極を行方向にジグザグに連結
したワード線（１０５）およびワード線と交わる列方向
に配置され前記スイッチン用トランジスタの１対のｎ型
不純物拡散層の他方にコンタクト穴Ｃ２を介して接続さ
れたビット線１１０からなるメモリセルアレイと、メモ
リセルアレイに隣接してビット線１１０の走行方向に配
置される周辺回路（Ｃ）とを有する半導体記憶装置にお
いて、メモリセルアレイの周辺回路側の端部には、隣接
するビット線側に張り出されたＴ字形の電荷蓄積用キャ
パシタ１０７Ｌおよびダミーキャパシタ１０７Ｄが１列
おきに配置されているというものである。メモリセルア
レイ端部の電荷蓄積用キャパシタがＴ字形をなしている
ので、ビット線方向に沿った寸法を従来例より小さくで
き、メモリセルアレイ領域の面積を小さくできる。
表面部に選択的に形成された１対のｎ型不純物拡散層１
０２および１対の第２導電型不純物拡散層１０２で挟ま
れた領域をゲート絶縁膜１０４を介して選択的に被覆す
るゲート電極１０５を有するスイッチング用トランジス
タと、１対のｎ型不純物拡散層１０２の一方にコンタク
ト穴Ｃ１を介して接続され、ゲート電極１０５の少なく
とも一部を層間絶縁膜１０６を介して被覆する第１のキ
ャパシタ電極１０７および第１のキャパシタ電極１０７
および第１のキャパシタ電極１０７をキャパシタ絶縁膜
（図示しない）を介して被覆する第２のキャパシタ電極
１０８からなる電荷蓄積用キャパシタとからなるメモリ
セルとを有し、メモリセルを行方向に千鳥状に配置し複
数のメモリセルのゲート電極を行方向にジグザグに連結
したワード線（１０５）およびワード線と交わる列方向
に配置され前記スイッチン用トランジスタの１対のｎ型
不純物拡散層の他方にコンタクト穴Ｃ２を介して接続さ
れたビット線１１０からなるメモリセルアレイと、メモ
リセルアレイに隣接してビット線１１０の走行方向に配
置される周辺回路（Ｃ）とを有する半導体記憶装置にお
いて、メモリセルアレイの周辺回路側の端部には、隣接
するビット線側に張り出されたＴ字形の電荷蓄積用キャ
パシタ１０７Ｌおよびダミーキャパシタ１０７Ｄが１列
おきに配置されているというものである。メモリセルア
レイ端部の電荷蓄積用キャパシタがＴ字形をなしている
ので、ビット線方向に沿った寸法を従来例より小さくで
き、メモリセルアレイ領域の面積を小さくできる。
【００１１】図３は本発明の第２の実施例を示す平面
図、図４は図３のＸ−Ｘ線断面図である。
図、図４は図３のＸ−Ｘ線断面図である。
【００１２】この実施例は、メモリセルアレイ端部の電
荷蓄積用キャパシタの第１のキャパシタ電極２０７Ｌ−
１と、隣接するビット線側のダミーキャパシタ２０７Ｌ
−３とを同じ材料（ポリシリコン膜）の導電膜２０７Ｌ
−２で接続したものである。メモリセルアレイ端部の電
荷蓄積用キャパシタの容量は、設計上、メモリセルアレ
イ内部のものに比べて２倍以上になるので、エッチング
による減小を考慮してもなお相当に大きくなる。従っ
て、電荷保持時間はむしろ大きくなり、ソフトエラー上
好ましい結果となる。なお、第１のキャパシタ電極２０
７Ｌ−１の周辺回路接続方向の大きさを容量コンタクト
部（Ｃ１）のマージン分を考慮してできるだけ小さくし
てもよい。そうすると、ビット線方向の境界部のメモリ
セルをメモリセルアレイ中心部のものよりコンタクトマ
ージンが許す限り小さくでき、ビット線方向の面積の一
層の縮小をはかることができる。この様に容量部の面積
を確保することが出来るので、隣接メモリセルの容量部
との短絡を避けるために、隣接セル方向の容量部を細く
することも可能となる。
荷蓄積用キャパシタの第１のキャパシタ電極２０７Ｌ−
１と、隣接するビット線側のダミーキャパシタ２０７Ｌ
−３とを同じ材料（ポリシリコン膜）の導電膜２０７Ｌ
−２で接続したものである。メモリセルアレイ端部の電
荷蓄積用キャパシタの容量は、設計上、メモリセルアレ
イ内部のものに比べて２倍以上になるので、エッチング
による減小を考慮してもなお相当に大きくなる。従っ
て、電荷保持時間はむしろ大きくなり、ソフトエラー上
好ましい結果となる。なお、第１のキャパシタ電極２０
７Ｌ−１の周辺回路接続方向の大きさを容量コンタクト
部（Ｃ１）のマージン分を考慮してできるだけ小さくし
てもよい。そうすると、ビット線方向の境界部のメモリ
セルをメモリセルアレイ中心部のものよりコンタクトマ
ージンが許す限り小さくでき、ビット線方向の面積の一
層の縮小をはかることができる。この様に容量部の面積
を確保することが出来るので、隣接メモリセルの容量部
との短絡を避けるために、隣接セル方向の容量部を細く
することも可能となる。
【００１３】以上の実施例では、センス増幅器側につい
て説明したが、Ｙ−デコーダＢ側についても同様であ
る。
て説明したが、Ｙ−デコーダＢ側についても同様であ
る。
【００１４】また、図２、図４および図５において、第
１，第２のキャパシタ電極間にあるキャパシタ絶縁膜は
図示の便宜上省略した。
１，第２のキャパシタ電極間にあるキャパシタ絶縁膜は
図示の便宜上省略した。
【００１５】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイ部と周辺回路部との境界部に位置するメモリセ
ルの容量部を、隣接するビット線下のメモリセルのダミ
ーキャパシタ側に張り出した形状にすることで、ビット
線方向（周辺回路側）に電荷蓄積用キャパシタを拡大す
ることなく、メモリセルアレイ中心部と少なくとも同等
の蓄積容量を確保し、メモリセルアレイのビット線方向
の寸法を縮小することが出来る。
ルアレイ部と周辺回路部との境界部に位置するメモリセ
ルの容量部を、隣接するビット線下のメモリセルのダミ
ーキャパシタ側に張り出した形状にすることで、ビット
線方向（周辺回路側）に電荷蓄積用キャパシタを拡大す
ることなく、メモリセルアレイ中心部と少なくとも同等
の蓄積容量を確保し、メモリセルアレイのビット線方向
の寸法を縮小することが出来る。
【図１】本発明の第１の実施例を示す平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】本発明の第２の実施例を示す平面図である。
【図４】図３のＸ−Ｘ線断面図である。
【図５】ＤＲＡＭ構成を示す図である。
【図６】従来のＤＲＡＭを示す平面図である。
【図７】図６のＸ−Ｘ線断面図である。
１，１０１，２０１ ｐ型シリコン基板 ２，１０２，２０２ ｎ型不純物拡散層 ３，１０３，２０３ フィールド酸化膜 ４，１０４，２０４ ゲート絶縁膜 ５，１０５，２０５ ゲート電極（ワード線） ６，１０６，２０６ 層間絶縁膜 ７，１０７，１０７Ｌ，２０７，２０７Ｌ−１，２０７
Ｌ−２，２０７Ｌ−３第１のキャパシタ電極 ７Ｄ，１０７Ｄ ダミーキャパシタ電極 ８，１０８，２０８ 第２のキャパシタ電極（セルプ
レート） ９，１０９，２０９ 層間絶縁膜 １０，１１０，２１０ ビット線 １１，１１１，２１１ カバー絶縁膜
Ｌ−２，２０７Ｌ−３第１のキャパシタ電極 ７Ｄ，１０７Ｄ ダミーキャパシタ電極 ８，１０８，２０８ 第２のキャパシタ電極（セルプ
レート） ９，１０９，２０９ 層間絶縁膜 １０，１１０，２１０ ビット線 １１，１１１，２１１ カバー絶縁膜
Claims (2)
- 【請求項１】 第１導電型半導体基板の表面部に選択的
に形成された１対の第２導電型不純物拡散層および前記
１対の第２導電型不純物拡散層で挟まれた領域をゲート
絶縁膜を介して選択的に被覆するゲート電極を有するス
イッチング用トランジスタと、前記１対の第２導電型不
純物拡散層の一方に接続され、前記ゲート電極の少なく
とも一部を層間絶縁膜を介して被覆する第１のキャパシ
タ電極および前記第１のキャパシタ電極および前記第１
のキャパシタ電極をキャパシタ絶縁膜を介して被覆する
第２のキャパシタ電極からなる電荷蓄積用キャパシタと
からなるメモリセルとを有し、前記メモリセルを行方向
に千鳥状に配置し複数のメモリセルのゲート電極を前記
行方向にジグザグに連結したワード線および前記ワード
線と交わる列方向に配置され前記スイッチン用トランジ
スタの１対の第２導電型不純物拡散層の他方に接続され
たビット線からなるメモリセルアレイと、前記メモリセ
ルアレイに隣接して前記ビット線の走行方向に配置され
る周辺回路とを有する半導体記憶装置において、前記メ
モリセルアレイの前記周辺回路側の端部には、隣接する
ビット線側に拡張された電荷蓄積キャパシタおよびダミ
ーキャパシタが１列おきに配置されていることを特徴と
する半導体記憶装置。 - 【請求項２】 隣接するビット線側に拡張された電荷蓄
積用キャパシタとダミーキャパシタとが並列に接続され
ている請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061626A JP2825039B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061626A JP2825039B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267569A true JPH05267569A (ja) | 1993-10-15 |
| JP2825039B2 JP2825039B2 (ja) | 1998-11-18 |
Family
ID=13176585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4061626A Expired - Fee Related JP2825039B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2825039B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073680A (ja) * | 2005-09-06 | 2007-03-22 | Toshiba Corp | Ｆｂｃメモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194771A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体記憶装置 |
-
1992
- 1992-03-18 JP JP4061626A patent/JP2825039B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194771A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073680A (ja) * | 2005-09-06 | 2007-03-22 | Toshiba Corp | Ｆｂｃメモリ装置 |
| JP4660324B2 (ja) * | 2005-09-06 | 2011-03-30 | 株式会社東芝 | Ｆｂｃメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2825039B2 (ja) | 1998-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980811 |
|
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