JP3182860B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3182860B2 JP3182860B2 JP09652792A JP9652792A JP3182860B2 JP 3182860 B2 JP3182860 B2 JP 3182860B2 JP 09652792 A JP09652792 A JP 09652792A JP 9652792 A JP9652792 A JP 9652792A JP 3182860 B2 JP3182860 B2 JP 3182860B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にＤＲＡＭ（Dynamic Random Access Memory）におけ
るセル構造に関する。
特にＤＲＡＭ（Dynamic Random Access Memory）におけ
るセル構造に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、図５に縦
断面図として示すように，Ｐ型のシリコン基板１上に，
メモリセルのトランスファーゲートとなるＭＯＳ型のト
ランジスタの一方の電極であり、メモリセルのビット線
の接続領域となるｎ+ 型不純物拡散領域２と、メモリセ
ルのトランスファーゲートとなるＭＯＳ型トランジスタ
のゲート電極ともなるメモリセルのワード線８と、メモ
リセルのトランスファーゲートとなるＭＯＳ型トランジ
スタの他方の電極であるｎ+ 型拡散領域２ａと接続する
第１容量電極４と、第１容量電極４上に誘電体膜５を介
して第２容量電極６を有し、さらに一方のｎ+ 型拡散領
域２に、メモリセルのデータ線となるビット線９が接続
される構造となっていた。
断面図として示すように，Ｐ型のシリコン基板１上に，
メモリセルのトランスファーゲートとなるＭＯＳ型のト
ランジスタの一方の電極であり、メモリセルのビット線
の接続領域となるｎ+ 型不純物拡散領域２と、メモリセ
ルのトランスファーゲートとなるＭＯＳ型トランジスタ
のゲート電極ともなるメモリセルのワード線８と、メモ
リセルのトランスファーゲートとなるＭＯＳ型トランジ
スタの他方の電極であるｎ+ 型拡散領域２ａと接続する
第１容量電極４と、第１容量電極４上に誘電体膜５を介
して第２容量電極６を有し、さらに一方のｎ+ 型拡散領
域２に、メモリセルのデータ線となるビット線９が接続
される構造となっていた。
【０００３】なお、図５中３は絶縁領域、７は層間絶縁
膜である。
膜である。
【０００４】こうした従来例としては、例えば、超ＬＳ
Ｉプロセスデータハンドブック：サイエンスフォーラ
ム；72-73,1990に多く記載されている。
Ｉプロセスデータハンドブック：サイエンスフォーラ
ム；72-73,1990に多く記載されている。
【０００５】
【発明が解決しようとする課題】ところで、上記の従来
の半導体装置は、メモリセルのトランスファーゲートと
なるＭＯＳ型トランジスタのチャンネル領域が、シリコ
ン基板１の表面上に存在しているため、シリコン基板１
上のＭＯＳ型トランジスタのチャンネル領域の占める平
面積が図５に示すように大きくなり、また第１容量電極
４とトランスファーゲートとなるＭＯＳ型トランジスタ
との接続に必要なｎ+ 型不純物拡散領域２ａがシリコン
基板１上に必要なため、シリコン基板１上に占めるトラ
ンスファーゲートとなるＭＯＳ型トランジスタに必要と
する設計面積が図６に平面図として示すように点線領域
１５のように大きくなる欠点があった。そのため、２ビ
ット分のメモリセルとなる基本メモリセル領域が図６に
示す二点鎖線領域１６のように（例えば１．７５μｍ×
６．５μｍのように）大きくなる欠点があった。
の半導体装置は、メモリセルのトランスファーゲートと
なるＭＯＳ型トランジスタのチャンネル領域が、シリコ
ン基板１の表面上に存在しているため、シリコン基板１
上のＭＯＳ型トランジスタのチャンネル領域の占める平
面積が図５に示すように大きくなり、また第１容量電極
４とトランスファーゲートとなるＭＯＳ型トランジスタ
との接続に必要なｎ+ 型不純物拡散領域２ａがシリコン
基板１上に必要なため、シリコン基板１上に占めるトラ
ンスファーゲートとなるＭＯＳ型トランジスタに必要と
する設計面積が図６に平面図として示すように点線領域
１５のように大きくなる欠点があった。そのため、２ビ
ット分のメモリセルとなる基本メモリセル領域が図６に
示す二点鎖線領域１６のように（例えば１．７５μｍ×
６．５μｍのように）大きくなる欠点があった。
【０００６】なお、点線領域１５は、絶縁分離領域形成
時、実面積は狭くなるために、図５に示す出来上がりの
シリコン基板上のトランスファーゲートとなるＭＯＳ型
トランジスタの面積は、点線領域よりは小さくなってい
る。
時、実面積は狭くなるために、図５に示す出来上がりの
シリコン基板上のトランスファーゲートとなるＭＯＳ型
トランジスタの面積は、点線領域よりは小さくなってい
る。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、第１容量電極の一部領域と半導体基板上とに、メモ
リセルのトランスファーゲートとなるＭＯＳ型トランジ
スタのチャンネル領域１０が存在し、第１容量電極自体
が、メモリセルのトランスファーゲートなるＭＯＳ型ト
ランジスタの一方の電極として構成されている。
は、第１容量電極の一部領域と半導体基板上とに、メモ
リセルのトランスファーゲートとなるＭＯＳ型トランジ
スタのチャンネル領域１０が存在し、第１容量電極自体
が、メモリセルのトランスファーゲートなるＭＯＳ型ト
ランジスタの一方の電極として構成されている。
【０００８】
【作用】上記の構成によると、メモリセルのトランスフ
ァーゲートなるＭＯＳ型トランジスタのチャンネル領域
のシリコン基板上に占める面積が小さくなり、第１容量
電極自体がメモリセルのトランスファーゲートとなるＭ
ＯＳ型トランジスタの一方の電極となっているため、図
５で示した従来のＭＯＳ型トランジスタにおけるｎ+ 型
不純物拡散領域２ａが必要でなくなり、その結果メモリ
セルの面積を小さく出来る。
ァーゲートなるＭＯＳ型トランジスタのチャンネル領域
のシリコン基板上に占める面積が小さくなり、第１容量
電極自体がメモリセルのトランスファーゲートとなるＭ
ＯＳ型トランジスタの一方の電極となっているため、図
５で示した従来のＭＯＳ型トランジスタにおけるｎ+ 型
不純物拡散領域２ａが必要でなくなり、その結果メモリ
セルの面積を小さく出来る。
【０００９】
【実施例１】以下、この発明について図面を参照して説
明する。
明する。
【００１０】図１は、この発明の第１の実施例の半導体
装置の縦断面図である。図において、１はＰ型シリコン
基板、２はメモリセル部のトランスファーゲートとなる
ＭＯＳ型トランジスタの一方の電極部であるｎ+ 型拡散
領域、３は絶縁領域、４はメモリセルの第１容量電極、
７は層間絶縁膜、８はメモリセルのワード線でありメモ
リセルのトランスファーゲート電極である。９はメモリ
セルのビット線で、１０に示す部分はメモリセルのトラ
ンスファーゲートとなるＭＯＳ型トランジスタのチャン
ネル領域の存在する領域である。
装置の縦断面図である。図において、１はＰ型シリコン
基板、２はメモリセル部のトランスファーゲートとなる
ＭＯＳ型トランジスタの一方の電極部であるｎ+ 型拡散
領域、３は絶縁領域、４はメモリセルの第１容量電極、
７は層間絶縁膜、８はメモリセルのワード線でありメモ
リセルのトランスファーゲート電極である。９はメモリ
セルのビット線で、１０に示す部分はメモリセルのトラ
ンスファーゲートとなるＭＯＳ型トランジスタのチャン
ネル領域の存在する領域である。
【００１１】ここで第１容量電極４、第２容量電極６及
びワード線８はポリシリコンで形成する。図３は図１の
要部拡大図である。第１容量電極４は（図１には図示し
ないが）図３に示すように容量形成部４ａはｎ+ 型に、
チャンネル領域４ｂはＰ型に形成する。
びワード線８はポリシリコンで形成する。図３は図１の
要部拡大図である。第１容量電極４は（図１には図示し
ないが）図３に示すように容量形成部４ａはｎ+ 型に、
チャンネル領域４ｂはＰ型に形成する。
【００１２】上記の半導体装置では、メモリセルのトラ
ンスファーゲートとなるＭＯＳ型トランジスタのチャン
ネル領域が、第１容量電極上に立体的に形成されている
ことにより、チャンネル領域のシリコン基板上に占める
面積が図１のように小さくなりメモリセル面積が小さく
なる利点がある。
ンスファーゲートとなるＭＯＳ型トランジスタのチャン
ネル領域が、第１容量電極上に立体的に形成されている
ことにより、チャンネル領域のシリコン基板上に占める
面積が図１のように小さくなりメモリセル面積が小さく
なる利点がある。
【００１３】また、この実施例で、チャンネル領域１０
の一部が第１容量電極４上に存在しているが、ｎ+ 型拡
散領域２を絶縁領域３に接して形成し、チャンネル領域
１０の全部が容量電極４上に存在してもよい。（図示せ
ず）この実施例によれば、図２に示す平面図のようにシ
リコン基板上に占めるトランスファーゲートとなるＭＯ
Ｓ型トランジスタに必要となる設計面積が点線部１７領
域のように小さくなり、２ビット分のメモリセルとなる
基本メモリセル領域が二点鎖線領域１８のように小さく
なる。
の一部が第１容量電極４上に存在しているが、ｎ+ 型拡
散領域２を絶縁領域３に接して形成し、チャンネル領域
１０の全部が容量電極４上に存在してもよい。（図示せ
ず）この実施例によれば、図２に示す平面図のようにシ
リコン基板上に占めるトランスファーゲートとなるＭＯ
Ｓ型トランジスタに必要となる設計面積が点線部１７領
域のように小さくなり、２ビット分のメモリセルとなる
基本メモリセル領域が二点鎖線領域１８のように小さく
なる。
【００１４】
【実施例２】図４は、この発明の第２の実施例の縦断面
図である。この実施例は前記第１の実施例で絶縁領域に
凹部を形成することにより、第１容量電極４、誘電体膜
５、２容量電極６にそれぞれ凹部を形成した点を除いて
は、第１の実施例と同様であるため、同一部分には同一
参照符号を付してその説明を省略する。この実施例で
は、容量部に凹部があるため容量が大きくなる利点があ
る。さらに、この利点を用いメモリセルの平面積を小さ
くすることが可能となる。
図である。この実施例は前記第１の実施例で絶縁領域に
凹部を形成することにより、第１容量電極４、誘電体膜
５、２容量電極６にそれぞれ凹部を形成した点を除いて
は、第１の実施例と同様であるため、同一部分には同一
参照符号を付してその説明を省略する。この実施例で
は、容量部に凹部があるため容量が大きくなる利点があ
る。さらに、この利点を用いメモリセルの平面積を小さ
くすることが可能となる。
【００１５】以上の説明のなかで、ｎ型をＰ型、Ｐ型を
ｎ型の導電体にそれぞれ置き換えられる。また、第２容
量電極６は金属膜でもよい。
ｎ型の導電体にそれぞれ置き換えられる。また、第２容
量電極６は金属膜でもよい。
【００１６】
【発明の効果】以上説明したように、この発明は、メモ
リセルのトランスファーゲートとなるＭＯＳ型トランジ
スタのチャンネル領域を立体的に構成するために、シリ
コン基板上のチャンネル領域の平面積を低減できる効果
がある。また、第１容量電極自体が、メモリセルのトラ
ンスファーゲートとなるＭＯＳ型トランジスタの一方の
電極となっているため、図６で示したｎ+ 型不純物拡散
領域２ａが必要でなくなり、その結果メモリセルの面積
が小さくなる効果がある。
リセルのトランスファーゲートとなるＭＯＳ型トランジ
スタのチャンネル領域を立体的に構成するために、シリ
コン基板上のチャンネル領域の平面積を低減できる効果
がある。また、第１容量電極自体が、メモリセルのトラ
ンスファーゲートとなるＭＯＳ型トランジスタの一方の
電極となっているため、図６で示したｎ+ 型不純物拡散
領域２ａが必要でなくなり、その結果メモリセルの面積
が小さくなる効果がある。
【００１７】具体的には、図２・図６で示した例では、
二点鎖線で示した２ビット分の基本メモリセル平面積
が、１．７５μｍ×６．５μｍから、１．７５μｍ×
５．２５μｍに縮小されている。従って１９．２％メモ
リセル部の平面積が低減できたことになる。
二点鎖線で示した２ビット分の基本メモリセル平面積
が、１．７５μｍ×６．５μｍから、１．７５μｍ×
５．２５μｍに縮小されている。従って１９．２％メモ
リセル部の平面積が低減できたことになる。
【００１８】なお、この例では、パターンの設計は、パ
ターン巾で最小０．７５μｍ、パターン間隔で最小の
０．２５μｍを最小として設計してあり、メモリセル部
の容量は同一となるようにしてある。
ターン巾で最小０．７５μｍ、パターン間隔で最小の
０．２５μｍを最小として設計してあり、メモリセル部
の容量は同一となるようにしてある。
【図１】 この発明の実施例１の縦断面図である。
【図２】 図１の実施例の平面図である。
【図３】 図１のチャンネル領域の拡大図である。
【図４】 この発明の実施例２の縦断面図である。
【図５】 従来のメモリセルの縦断面図である。
【図６】 図５の平面図である。
１ シリコン基板（Ｐ型） ２ ｎ+ 型不純物拡散領域 ３ 絶縁領域 ４ 第１容量電極 ５ 誘電体膜 ６ 第２容量電極 ８ ワード線 ９ ビット線 １０ チャンネル領域
Claims (1)
- 【請求項１】第１の導電型半導体基板上に，ＭＯＳ型ト
ランジスタの一方の電極でありメモリセルのビット線の
接続領域となる第２の導電型の拡散領域と、前記半導体
基板に一端が接して絶縁領域上に形成されて、前記ＭＯ
Ｓ型トランジスタのチャンネル領域となる第１の導電型
領域を有しかつ前記ＭＯＳ型トランジスタの電極であり
メモリセルの第１の容量電極となる第２の導電型領域を
有する第１の導電体層と、第２の容量電極となる第２の
導電体層と、前記ＭＯＳ型トランジスタのゲート電極お
よびメモリセルのワード線となる第３の導電体層とを有
し、前記ＭＯＳ型トランジスタのチャンネル領域が半導
体基板上と第１の導電体層上とにあることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09652792A JP3182860B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09652792A JP3182860B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299604A JPH05299604A (ja) | 1993-11-12 |
| JP3182860B2 true JP3182860B2 (ja) | 2001-07-03 |
Family
ID=14167617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09652792A Expired - Fee Related JP3182860B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182860B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2820085B2 (ja) * | 1995-10-14 | 1998-11-05 | 日本電気株式会社 | 半導体記憶装置とその製造方法 |
-
1992
- 1992-04-16 JP JP09652792A patent/JP3182860B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05299604A (ja) | 1993-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |