JPH07123158B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07123158B2 JPH07123158B2 JP59056021A JP5602184A JPH07123158B2 JP H07123158 B2 JPH07123158 B2 JP H07123158B2 JP 59056021 A JP59056021 A JP 59056021A JP 5602184 A JP5602184 A JP 5602184A JP H07123158 B2 JPH07123158 B2 JP H07123158B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は溝型容量を情報蓄積部として構成した半導体記
憶装置に好適な半導体装置の製造方法に関するものであ
る。
憶装置に好適な半導体装置の製造方法に関するものであ
る。
近年の半導体記憶装置は記憶容量の増大の要求に伴なっ
て記憶素子（メモリセル）の微細化が促進され、素子の
高集積化が図られている。例えば、情報蓄積部としての
容量（キャパシタ）と、MOS型電界効果トランジスタ（M
OSFET）を含んでなる記憶装置においても例外ではな
く、特に占有面積が大きなものとされているキャパシタ
の微細化が試みられている。特公昭58−12739号に記載
の半導体記憶装置は、このような要求に対応したもので
あり、キャパシタを溝型に形成してその占有面積の低減
を図っている。
て記憶素子（メモリセル）の微細化が促進され、素子の
高集積化が図られている。例えば、情報蓄積部としての
容量（キャパシタ）と、MOS型電界効果トランジスタ（M
OSFET）を含んでなる記憶装置においても例外ではな
く、特に占有面積が大きなものとされているキャパシタ
の微細化が試みられている。特公昭58−12739号に記載
の半導体記憶装置は、このような要求に対応したもので
あり、キャパシタを溝型に形成してその占有面積の低減
を図っている。
即ち、この装置は、第１図に示すように半導体基板１の
主表面から基板内部へ向けて溝（細孔）２を形成し、こ
の溝２の表面上に積層して形成した絶縁膜３と容量電極
４とでキャパシタ５を構成したものである。そして、こ
の例では、キャパシタ５に隣接したMOSFET6とで１素子
型のＤ−RAM（ダイナミックRAM）を構成し、キャパシタ
５を情報蓄積部としている。したがって、この記憶装置
によれば、それまでの平面型キャパシタと同一容量であ
ればその占有面積を少なくとも従来の1/50に縮小でき、
この結果50倍以上の集積度を実現することができる。
主表面から基板内部へ向けて溝（細孔）２を形成し、こ
の溝２の表面上に積層して形成した絶縁膜３と容量電極
４とでキャパシタ５を構成したものである。そして、こ
の例では、キャパシタ５に隣接したMOSFET6とで１素子
型のＤ−RAM（ダイナミックRAM）を構成し、キャパシタ
５を情報蓄積部としている。したがって、この記憶装置
によれば、それまでの平面型キャパシタと同一容量であ
ればその占有面積を少なくとも従来の1/50に縮小でき、
この結果50倍以上の集積度を実現することができる。
しかしながら、本発明者が前記Ｄ−RAMについて種々の
検討を行なったところ、隣接するメモリセルＭ−CEL間
の間隔を小さくして集積度を一層増大させようとする
と、夫々のキャパシタ5,5の空乏層が近接され、両キャ
パシタ間に所謂パンチスルー現象が生じてリーク電流Ｘ
が発生し、キャパシタ5,5内に蓄積した信号電荷（情
報）が消失してしまう問題の生ずることが判明した。こ
れを防止するためには、両キャパシタ5,5間の間隔を大
きくしなければならず、これでは集積度の向上に制限を
受け、溝型に構成した意味が薄れることになる。
検討を行なったところ、隣接するメモリセルＭ−CEL間
の間隔を小さくして集積度を一層増大させようとする
と、夫々のキャパシタ5,5の空乏層が近接され、両キャ
パシタ間に所謂パンチスルー現象が生じてリーク電流Ｘ
が発生し、キャパシタ5,5内に蓄積した信号電荷（情
報）が消失してしまう問題の生ずることが判明した。こ
れを防止するためには、両キャパシタ5,5間の間隔を大
きくしなければならず、これでは集積度の向上に制限を
受け、溝型に構成した意味が薄れることになる。
本発明の目的は隣接するキャパシタ間におけるリーク電
流を防止して信号電荷の消失を防止し、これにより溝型
キャパシタを有するメモリセル間の間隔の低減化を図
り、よってメモリセルの集積度の向上を達成することの
できる記憶装置に好適な半導体装置を提供することにあ
る。
流を防止して信号電荷の消失を防止し、これにより溝型
キャパシタを有するメモリセル間の間隔の低減化を図
り、よってメモリセルの集積度の向上を達成することの
できる記憶装置に好適な半導体装置を提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、溝型キャパシタは半導体基板とは絶縁された
溝内に絶縁膜を挾んで一対の導電膜を形成することによ
り構成するものであり、これにより隣接するキャパシタ
間におけるパンチスルーを防止して信号電荷の消失を防
止でき、合わせてこの溝を素子間分離領域として構成す
ることにより、各キャパシタ間の近接配置を可能とし、
これにより素子の集積度の向上を達成するものである。
溝内に絶縁膜を挾んで一対の導電膜を形成することによ
り構成するものであり、これにより隣接するキャパシタ
間におけるパンチスルーを防止して信号電荷の消失を防
止でき、合わせてこの溝を素子間分離領域として構成す
ることにより、各キャパシタ間の近接配置を可能とし、
これにより素子の集積度の向上を達成するものである。
第２図および第３図は本発明を１素子型のＤ−RAMに適
用した実施例であり、第２図は平面レイアウト図、第３
図（Ａ）、（Ｂ）は第２図のAA、BB線断面図である。こ
れらの図において、10はMOSFES、11はキャパシタであ
り、図の鎖線Ｃで示す平面領域が各１個のMOSFET10とキ
ャパシタ11とで１単位のメモリセルＭ−CELを構成して
いる。
用した実施例であり、第２図は平面レイアウト図、第３
図（Ａ）、（Ｂ）は第２図のAA、BB線断面図である。こ
れらの図において、10はMOSFES、11はキャパシタであ
り、図の鎖線Ｃで示す平面領域が各１個のMOSFET10とキ
ャパシタ11とで１単位のメモリセルＭ−CELを構成して
いる。
即ち、半導体基板12の主面上には平面コ字状の溝13を交
互にかつ対向するように配置形成し、各溝13はその内面
ないし境界面に形成した絶縁膜（シリコン酸化膜）14に
よって互に絶縁状態を保っている。そして、この溝13内
には第１導電膜としてのポリシリコン膜15を形成し、か
つその上面に絶縁膜（誘電膜）としてのシリコン酸化膜
16を形成し、更にその上層に第２導電膜（導電体）とし
てのポリシリコン17を溝13内に充填し、これにより所謂
溝型のキャパシタ11を構成している。
互にかつ対向するように配置形成し、各溝13はその内面
ないし境界面に形成した絶縁膜（シリコン酸化膜）14に
よって互に絶縁状態を保っている。そして、この溝13内
には第１導電膜としてのポリシリコン膜15を形成し、か
つその上面に絶縁膜（誘電膜）としてのシリコン酸化膜
16を形成し、更にその上層に第２導電膜（導電体）とし
てのポリシリコン17を溝13内に充填し、これにより所謂
溝型のキャパシタ11を構成している。
一方、前記溝13の内面に設けた絶縁膜14で包囲された長
方形状の領域18上にはシリコン酸化膜からなるゲート絶
縁膜19を形成し、その上を図示縦方向に延設したワード
線20をゲート電極として配設している。そして、前記領
域18の主面には不純物をドープさせたソース・ドレイン
領域21を形成し、これらソース・ドレイン領域21と前記
ゲート電極（ワード線20）とで領域18内に各２個のMOSF
ET10を形成している。
方形状の領域18上にはシリコン酸化膜からなるゲート絶
縁膜19を形成し、その上を図示縦方向に延設したワード
線20をゲート電極として配設している。そして、前記領
域18の主面には不純物をドープさせたソース・ドレイン
領域21を形成し、これらソース・ドレイン領域21と前記
ゲート電極（ワード線20）とで領域18内に各２個のMOSF
ET10を形成している。
そして、前記第１導電膜15とソース・ドレイン領域21の
一方とはコンタクト22を介して接続し、第２導電膜17は
夫々のキャパシタ11において導通させてGNDに接続す
る。更に、MOSFT10およびキャパシタ11上の全面にわた
って設けたPSG等の層間絶縁膜23上には図示横方向に延
設したAl膜からなるデータ線24を設け、コンタクト25を
介して前記ソース・ドレイン領域21の他方に接続してい
る。
一方とはコンタクト22を介して接続し、第２導電膜17は
夫々のキャパシタ11において導通させてGNDに接続す
る。更に、MOSFT10およびキャパシタ11上の全面にわた
って設けたPSG等の層間絶縁膜23上には図示横方向に延
設したAl膜からなるデータ線24を設け、コンタクト25を
介して前記ソース・ドレイン領域21の他方に接続してい
る。
次に以上の構成のメモリセルＭ−CELの特にキャパシタ1
1の製造方法を第４図（Ａ）〜（Ｆ）により説明する。
なお、これらの図は第３図（Ａ）の断面に相当する。
1の製造方法を第４図（Ａ）〜（Ｆ）により説明する。
なお、これらの図は第３図（Ａ）の断面に相当する。
先ず、第４図（Ａ）のように、キャパシタ形成位置上の
半導体基板12の主面上にシリコン酸化膜26をパターニン
グしたマスクを形成しかつこれをドライエッチングする
ことにより所要深さの溝13,13を近接配置形成する。図
中、27はシリコン窒化膜。そして、この状態で熱酸化を
行なうことにより溝13,13の各内面および両溝の隔壁部1
3aに夫々シリコン酸化膜からなる絶縁膜14を同図（Ｂ）
のように形成する。
半導体基板12の主面上にシリコン酸化膜26をパターニン
グしたマスクを形成しかつこれをドライエッチングする
ことにより所要深さの溝13,13を近接配置形成する。図
中、27はシリコン窒化膜。そして、この状態で熱酸化を
行なうことにより溝13,13の各内面および両溝の隔壁部1
3aに夫々シリコン酸化膜からなる絶縁膜14を同図（Ｂ）
のように形成する。
次いで、同図（Ｃ）のようにマスクとしてのシリコン酸
化膜26とシリコン窒化膜27を除去した後、基板12の表面
に酸化膜28を形成しCVD法によって全面に第１導電膜15
としてのポリシリコン膜を形成し、更にその上に絶縁膜
16としてのシリコン酸化膜を形成する。更に、CVD法に
より全面に第２導電膜17としてのポリシリコンを堆積し
て前記溝13,13内に充填し、その後これをエッチバック
することによりキャパシタ11,11が構成できる。この第
１導電膜15の形成に先立って、後述するコンタクト22部
位の酸化膜28にコンタクト用の孔22aを形成しておく。
化膜26とシリコン窒化膜27を除去した後、基板12の表面
に酸化膜28を形成しCVD法によって全面に第１導電膜15
としてのポリシリコン膜を形成し、更にその上に絶縁膜
16としてのシリコン酸化膜を形成する。更に、CVD法に
より全面に第２導電膜17としてのポリシリコンを堆積し
て前記溝13,13内に充填し、その後これをエッチバック
することによりキャパシタ11,11が構成できる。この第
１導電膜15の形成に先立って、後述するコンタクト22部
位の酸化膜28にコンタクト用の孔22aを形成しておく。
しかる上で、同図（Ｄ）のようにマスク29を形成し、そ
の後ドライエッチングを行なって均一厚さの膜除去を行
なえば、同図（Ｅ）のように噛合うキャパシタ11,11の
各第１導電膜15,15を切離すことができる。そして、第
２導電膜17の一部となるポリシリコンを堆積しこれをパ
ターニングする。この際夫々の領域18,1上にその一部が
コンタクト22,22として張り出されることになる第１導
電膜15,15は第２導電膜パターンをマスクとして自己整
合的に形成され、同図（Ｆ）のようにキャパシタ11,11
が完成される。続いて、表面酸化を行うことによりキャ
パシタ上の酸化膜とゲート酸化膜19が同時に形成でき
る。その後ポリシリコンの堆積および選択エッチングに
よりゲート電極、つまりワード線20を形成することがで
きる。
の後ドライエッチングを行なって均一厚さの膜除去を行
なえば、同図（Ｅ）のように噛合うキャパシタ11,11の
各第１導電膜15,15を切離すことができる。そして、第
２導電膜17の一部となるポリシリコンを堆積しこれをパ
ターニングする。この際夫々の領域18,1上にその一部が
コンタクト22,22として張り出されることになる第１導
電膜15,15は第２導電膜パターンをマスクとして自己整
合的に形成され、同図（Ｆ）のようにキャパシタ11,11
が完成される。続いて、表面酸化を行うことによりキャ
パシタ上の酸化膜とゲート酸化膜19が同時に形成でき
る。その後ポリシリコンの堆積および選択エッチングに
よりゲート電極、つまりワード線20を形成することがで
きる。
以下、常法によりMOSFET10を形成しかつデータ線24を形
成することにより、第２図、第３図のＤ−RAMを完成す
ることができる。
成することにより、第２図、第３図のＤ−RAMを完成す
ることができる。
以上の構成によれば、溝型に構成したキャパシタ11は溝
内面に設けた絶縁膜14によって半導体基板12とは全く絶
縁された状態とされており、しかも隣合ったキャパシタ
11,11間にも絶縁膜14が存在されているため、キャパシ
タ11,11相互間でのパンチスルーは確実に防止すること
ができ、信号電荷が消失されることはない。したがっ
て、キャパシタ11,11の間隔を小さくすることが可能と
なりキャパシタの占有面積を低減できる。一方、キャパ
シタ11を構成する溝13は内面の絶縁膜14によって所謂溝
型アイソレーションとして機能でき、MOSFET10間の絶縁
分離としても作用する。これにより、各MOSFET10間にお
ける相互干渉を防止でき、結局前述のキャパシタの占有
面積の低減と相俟ってメモリセルＭ−CEL全体としての
高集積化を達成することができる。
内面に設けた絶縁膜14によって半導体基板12とは全く絶
縁された状態とされており、しかも隣合ったキャパシタ
11,11間にも絶縁膜14が存在されているため、キャパシ
タ11,11相互間でのパンチスルーは確実に防止すること
ができ、信号電荷が消失されることはない。したがっ
て、キャパシタ11,11の間隔を小さくすることが可能と
なりキャパシタの占有面積を低減できる。一方、キャパ
シタ11を構成する溝13は内面の絶縁膜14によって所謂溝
型アイソレーションとして機能でき、MOSFET10間の絶縁
分離としても作用する。これにより、各MOSFET10間にお
ける相互干渉を防止でき、結局前述のキャパシタの占有
面積の低減と相俟ってメモリセルＭ−CEL全体としての
高集積化を達成することができる。
（１） キャパシタを溝型に形成しかつこの溝の内面に
絶縁膜を形成してキャパシタと半導体基板との絶縁が図
っているので、キャパシタを夫々近接配置してもパンチ
スルー現象が生じることはなく、信号電荷の消失を防止
してキャパシタの集積度を向上できる。
絶縁膜を形成してキャパシタと半導体基板との絶縁が図
っているので、キャパシタを夫々近接配置してもパンチ
スルー現象が生じることはなく、信号電荷の消失を防止
してキャパシタの集積度を向上できる。
（２） キャパシタを構成する溝内面に絶縁膜を形成し
ているので、溝自身を溝型アイソレーションとして達成
でき、その素子間分離領域の間隔の低減化と共に素子、
特にMOSFET間の相互間隔の低減および相互干渉の防止が
実現できる。
ているので、溝自身を溝型アイソレーションとして達成
でき、その素子間分離領域の間隔の低減化と共に素子、
特にMOSFET間の相互間隔の低減および相互干渉の防止が
実現できる。
（３） 前記（１）、（２）により、キャパシタおよび
MOSFETの各間隔の低減を可能とし、Ｄ−RAMとしての集
積度を向上できる。
MOSFETの各間隔の低減を可能とし、Ｄ−RAMとしての集
積度を向上できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｄ−RAMを
構成するMOSFETとキャパシタの平面レイアウトは図示の
ものに限られず他の構成であってもよく、これに応じて
データ線やワード線の配列も適宜に変更することができ
る。また、キャパシタを構成する第１、第２導電膜や絶
縁膜の材質には他のものを用いてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｄ−RAMを
構成するMOSFETとキャパシタの平面レイアウトは図示の
ものに限られず他の構成であってもよく、これに応じて
データ線やワード線の配列も適宜に変更することができ
る。また、キャパシタを構成する第１、第２導電膜や絶
縁膜の材質には他のものを用いてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１素子型のＤ−RAM
メモリセルに適用した場合について説明したが他のＤ−
RAMやスタチックRAM等のメモリセルはもちろんのこと、
MOSFETやキャパシタを使用する回路素子であれば、全て
同様に適用することができる。
をその背景となった利用分野である１素子型のＤ−RAM
メモリセルに適用した場合について説明したが他のＤ−
RAMやスタチックRAM等のメモリセルはもちろんのこと、
MOSFETやキャパシタを使用する回路素子であれば、全て
同様に適用することができる。
第１図は従来構造の断面図、 第２図は本発明の一実施例の平面レイアウト図、 第３図（Ａ）、（Ｂ）は夫々第２図AA、BB線の拡大断面
図、 第４図（Ａ）〜（Ｆ）は製造方法の一部の工程断面図で
ある。 10……MOSFET、11……キャパシタ、12……半導体基板、
13……溝、14……絶縁膜、15……第１導電膜、16……絶
縁膜、17……第２導電膜、19……ゲート酸化膜、20……
ワード線（ゲート電極）、22……コンタクト、24……デ
ータ線、25……コンタクト、26……シリコン酸化膜、27
……シリコン窒化膜、29……マスク、Ｍ−CEL……メモ
リセル。
図、 第４図（Ａ）〜（Ｆ）は製造方法の一部の工程断面図で
ある。 10……MOSFET、11……キャパシタ、12……半導体基板、
13……溝、14……絶縁膜、15……第１導電膜、16……絶
縁膜、17……第２導電膜、19……ゲート酸化膜、20……
ワード線（ゲート電極）、22……コンタクト、24……デ
ータ線、25……コンタクト、26……シリコン酸化膜、27
……シリコン窒化膜、29……マスク、Ｍ−CEL……メモ
リセル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (3)
- 【請求項１】半導体基板上に溝型のキャパシタを形成し
てなる半導体装置の製造方法において、前記半導体基板
上に酸化防止膜を形成した後、その半導体基板に互いに
近接して配置される溝を形成する工程と、前記半導体基
板に対して酸化処理を施すことにより、前記互いに近接
して配置された溝の内面および隔壁部に絶縁膜を形成
し、前記溝全体で素子分離部を構成する溝型アイソレー
ションを形成する工程と、前記酸化防止膜を除去した
後、前記溝内に第１導電膜を形成し、さらに、前記第１
導電膜上に絶縁膜を介在させた状態でポリシリコンから
なる第２導電膜を形成することにより、前記溝型のキャ
パシタを形成する工程と、しかる後、前記半導体基板お
よび前記第２導電膜に対して表面酸化処理を施すことに
より、前記半導体基板上にゲート酸化膜を形成するとと
もに、前記キャパシタの第２導電膜上に層間絶縁として
の酸化膜を同時に形成する工程と、前記ゲート酸化膜上
および前記層間絶縁としての酸化膜上にゲート電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】前記半導体基板上において、前記キャパシ
タの隣接位置に、前記キャパシタに接続されて１素子型
のメモリセルを構成するMOSFETを形成する工程を有する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 - 【請求項３】前記キャパシタの両側に、前記MOSFETを形
成し、前記キャパシタを溝型アイソレーションとして形
成する工程を有することを特徴とする特許請求の範囲第
２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056021A JPH07123158B2 (ja) | 1984-03-26 | 1984-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056021A JPH07123158B2 (ja) | 1984-03-26 | 1984-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60200565A JPS60200565A (ja) | 1985-10-11 |
| JPH07123158B2 true JPH07123158B2 (ja) | 1995-12-25 |
Family
ID=13015405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056021A Expired - Lifetime JPH07123158B2 (ja) | 1984-03-26 | 1984-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123158B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167954A (ja) * | 1984-09-11 | 1986-04-08 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| US11664466B2 (en) | 2018-08-01 | 2023-05-30 | Nissan Motor Co., Ltd. | Semiconductor device, power module and method for manufacturing the semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583260A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタ |
| JPS60113460A (ja) * | 1983-11-25 | 1985-06-19 | Oki Electric Ind Co Ltd | ダイナミックメモリ素子の製造方法 |
| JPS60113461A (ja) * | 1983-11-25 | 1985-06-19 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-03-26 JP JP59056021A patent/JPH07123158B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60200565A (ja) | 1985-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |