KR100473307B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

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KR100473307B1 KR10-1999-0044214A KR19990044214A KR100473307B1 KR 100473307 B1 KR100473307 B1 KR 100473307B1 KR 19990044214 A KR19990044214 A KR 19990044214A KR 100473307 B1 KR100473307 B1 KR 100473307B1
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Abstract

(a) 전극(17), (b) 메모리 셀이 형성되는 제1 영역, 및 (c) 주변 회로가 형성되고 제1 영역에 인접한 제2 영역을 포함하고, 슬로프 또는 단차 영역(15b)이 제1 및 제2 영역 간의 경계부에 형성되고, 전극(17)은 슬로프 또는 단차 영역(15b)에서 상방으로 돌출되는 돌출부(17a)를 갖는 것을 특징으로 하는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 슬로프 또는 단차 영역의 가파른 기울기를 완화시킨다. 게다가, 반도체 메모리 장치는 각도를 감소시키기 위해 추가적인 구성요소를 포함하지 않기 때문에, 반도체 메모리 장치는 가파른 슬로프 또는 단차 영역을 갖는 종래 반도체 메모리 장치의 영역과 동일 영역을 갖도록 유지한다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 적층형 용량을 갖는 DRAM과 같은 반도체 메모리의 개선에 관한 것으로, 메모리 셀이 형성되는 제1 영역과 주변 회로가 형성되는 제2 영역 간의 경계부에서 슬로프 또는 단차 영역(sloped or stepped region)을 갖는 반도체 메모리에 관한 것이다.
최근, 적층형 용량을 갖는 DRAM 장치는 가능한 한 많은 축적 용량을 확보하기 위해, 증가된 두께를 갖는 축적 전극을 포함하도록 설계되어 왔다. 그러나, 만약 축적 전극이 증가된 두께를 갖도록 설계된다면, 메모리 셀이 형성되는 제1 영역과 주변 회로가 형성되는 제2 영역 간의 경계부에 슬로프 또는 단차 영역이 형성되는 것이 불가피하게 된다.
슬로프 또는 단차 영역을 갖는 반도체 메모리 장치에서, 충분한 초점 마진을 확보하는 것이 종종 불가능하여, 축적 전극의 형성에 후속하여 수행될 포토리소그래피 단계시 배선층을 패터닝하는 것 또한 불가능하다. 게다가, 이와 같은 반도체 메모리 장치는 일부 영역이 에칭 단계시 에칭되지 않는 문제를 수반한다. 결과적으로, 최종 반도체 메모리 장치는 배선의 파손 및 단락의 문제를 갖게 된다. 또한, 층을 정확하게 패터닝하는 것은 매우 어렵기 때문에, 작은 크기의 장치를 제조하기 위한 디자인 룰은 이와 같은 반도체 메모리 장치에 적용될 수 없다.
슬로프 또는 단차 영역을 갖는 반도체 메모리 장치의 예가 도 1 및 2에 도시되어 있다.
도시된 반도체 메모리 장치는 p-형 반도체 기판(1), p-형 반도체 기판(1)의 표면에 형성된 필드 산화막(2), p-형 반도체 기판(1) 상에 형성된 게이트 전극(4), p-형 반도체 기판(1) 표면에서의 게이트 전극 근처에 형성된 n-형 확산층(3), 기판(1)을 덮는 제1 층간 절연막(5), 제1 층간 절연막(5)을 통해 형성되고 n-형 확산층(3)에 도달하는 제1 콘택(6), 제1 층간 절연막(5) 상에 형성되고 제1 콘택(6)을 통해 n-형 확산층(3)과의 전기적 접속을 이루는 축적 전극(7), 축적 전극(7)을 덮는 플레이트 전극(8), 플레이트 전극(8) 및 제1 층간 절연막(5) 상에 형성된 제2 층간 절연막(9), 제1 및 제2 층간 절연막(5 및 9)을 통해 형성되고 n-형 확산층(3)에 도달하는 제2 콘택(10), 및 제2 층간 절연막(9) 상에 형성된 배선층(11, 12, 13 및 14)으로 구성되어 있다.
도 1에 도시된 바와 같이, 반도체 메모리 장치는 메모리 셀이 형성되는 제1 영역 및 주변 회로가 형성되는 제2 영역을 갖는다.
도시된 반도체 메모리 장치는 다음과 같이 제조된다.
우선, 필드 산화막(2)이 열산화에 의해 p-형 반도체 기판(1) 상에 0.4 ㎛의 두께로 형성된다. 필드 산화막(2)에 의해 둘러싸인 영역은 장치가 제조될 영역을 규정한다.
다음, n-형 폴리실리콘막이 p-형 반도체 기판(1) 상에 0.2 ㎛의 두께로 형성된다. 퇴적된 n-형 폴리실리콘은 포토리소그래피에 의해 패터닝되어서 게이트 전극(4)을 형성한다.
다음, p-형 반도체 기판(1)에 게이트 전극(4) 및 필드 산화막(2)에 대해 자기 정렬 방식으로 약 5 × 1013 ㎝-2의 도우즈로 인(P)을 이온 주입하여, p-형 반도체 기판(1)에 n-형 확산층(3)을 형성한다.
다음, 제1 층간 절연막(5)이 p-형 반도체 기판(1) 상에 형성되고, 이어서 제1 콘택(6)이 n-형 확산층(3)에 도달하도록 제1 층간 절연막(5)을 통해 형성된다.
다음, 도핑된 폴리실리콘막이 제1 층간 절연막(5) 전체 위에 0.8 ㎛의 두께로 형성된다. 그리하여 퇴적된 폴리실리콘막이 패터닝되어 제1 콘택(6) 상에 축적 전극(7)을 형성한다.
다음, 용량성 절연막(도시되지 않음)이 결과물 상에 형성된다. 다음, 폴리실리콘막이 0.2 ㎛의 두께로 형성되고, 플레이트 전극(8)으로 패터닝된다.
다음, 제2 층간 절연막(9)이 결과물 전체 위에 0.5 ㎛의 두께로 퇴적된다. 제2 층간 절연막(9)은 예를 들어 BPSG(boron phospho silicate glass)로 구성된다.
다음, 배선층(11 내지 14)이 제2 층간 절연막(9) 상에 형성된다. 배선층(11 내지 14)은 예를 들어 알루미늄으로 구성된다.
그래서, 도 1 및 2에 도시된 반도체 메모리 장치가 완료된다.
도 1에 도시된 바와 같이, 제1 영역과 제2 영역 간의 경계부 근처, 특히 배선층(11 및 13) 간에 샌드위치된 영역(A)에 비교적 가파른 단차 영역(15)이 형성된다. 따라서, 배선층(11 내지 14)을 형성하기 위한 알루미늄막을 정확하게 패터닝하는 것은 매우 어렵다. 특히, 영역(A)에 위치한 배선층(12)을 형성하기 위한 포토레지스트층이 포토리소그래피 단계에서 아주 큰 두께를 갖기 때문에, 알루미늄막을 배선층(12)으로 정확하게 패터닝하는 것은 매우 어렵다.
게다가, 에칭 단계가 수행된 후 영역(A)에서의 배선층의 잔류물(19)이 남게 된다.
단차 영역의 가파름을 완화시키고자 하는 많은 시도들이 제안되어 왔다. 예를 들어, 일본 미심사 특허 공개 번호 제4-82263, 4-87366, 6-5803, 및 6-216332호는 제1 영역과 제2 영역 간의 경계부에 더미 패턴을 형성함으로써 제1 영역과 제2 영역 간에 형성되는 단차 영역의 가파름을 완화시키도록 시도하는 반도체 메모리 장치를 제안하였다.
도 3 및 4는 상기 언급된 문헌에 제안된 반도체 메모리 장치의 예를 도시하는 도면이다.
도시된 반도체 메모리 장치는 p-형 반도체 기판(1), p-형 반도체 기판(1)의 표면에 형성된 필드 산화막(2), p-형 반도체 기판(1) 상에 형성된 게이트 전극(4), p-형 반도체 기판(1) 표면에서의 게이트 전극 근처에 형성된 n-형 확산층(3), 필드 산화막(2a) 상부에 형성된 더미 게이트 패턴(16), 기판(1)을 덮는 제1 층간 절연막(5), 제1 층간 절연막(5)을 통해 형성되고 n-형 확산층(3)에 도달하는 제1 콘택(6), 제1 층간 절연막(5) 상에 형성되고 제1 콘택(6)을 통해 n-형 확산층(3)과의 전기적 접속을 이루는 축적 전극(7), 축적 전극(7)을 덮는 플레이트 전극(8), 플레이트 전극(8) 및 제1 층간 절연막(5) 상에 형성된 제2 층간 절연막(9), 제1 및 제2 층간 절연막(5 및 9)을 통해 형성되고 n-형 확산층(3)에 도달하는 제2 콘택(10), 및 제2 층간 절연막(9) 상에 형성된 배선층(11, 12, 13 및 14)으로 구성되어 있다.
도 3 및 4에 도시된 반도체 메모리 장치에서, 더미 게이트 패턴(16)은 비교적 긴 필드 산화막(2a) 상에 형성되기 때문에, 제1 및 제2 영역 간에 형성된 단차 영역의 가파른 경사(15a)는 도 1 및 2에 도시된 반도체 메모리 장치에서의 단차 영역의 가파른 경사(15) 보다 더 작게 제조될 수 있다.
그러나, 도 3에 도시된 반도체 메모리 장치에서의 배선층(11 및 13) 간에 샌드위치된 영역(B)은 도 1에 도시된 반도체 메모리 장치에서의 영역(A)보다 더 길다. 이는 도 3에 도시된 반도체 메모리 장치가 도 1에 도시된 반도체 메모리 장치에 비해 단차 영역의 가파른 경사를 완화할 수 있지만, 더미 게이트 패턴(16)으로 인해 도 1에 도시된 반도체 메모리 장치의 영역보다 더 큰 영역을 가져야만 한다는 것을 의미한다.
반도체 메모리 장치의 영역을 증가시키지 않고, 메모리 셀이 형성되는 제1 영역과 주변 회로가 형성되는 제2 영역 간에 형성된 슬로프 또는 단차 영역의 가파름을 완화할 수 있는 반도체 메모리 장치를 제공하는 것이 본 발명의 목적이다.
또한, 이와 같은 반도체 메모리 장치를 제조하기 위한 방법을 제공하는 것이 본 발명의 목적이다.
본 발명의 하나의 측면에 있어서, (a) 적어도 하나의 전극, (b) 메모리 셀이 형성되는 제1 영역, 및 (c) 주변 회로가 형성되고 상기 제1 영역에 인접한 제2 영역을 포함하고, 상기 제1 및 제2 영역 간의 경계부에 슬로프 또는 단차 영역이 형성되고, 상기 전극은 상기 슬로프 또는 단차 영역에서 상방으로 돌출하는 돌출부를 갖는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
(a) 기판, (b) 상기 기판 상에 형성된 적어도 하나의 제1 전극, (c) 상기 기판 및 상기 제1 전극을 덮는 층간 절연막, (d) 상기 층간 절연막 상에 형성된 적어도 하나의 제2 전극, (e) 메모리 셀이 형성되는 제1 영역, 및 (f) 주변 회로가 형성되고 상기 제1 영역에 인접한 제2 영역을 포함하고, 상기 제1 및 제2 영역 간의 경계부에 슬로프 또는 단차 영역이 형성되고, 상기 제1 및 제2 전극의 각각은 상기 슬로프 또는 단차 영역에서 상방으로 돌출하는 돌출부를 갖는 것을 특징으로 하는 반도체 메모리 장치가 또한 제공된다.
본 발명의 또 다른 측면에서는 메모리 셀이 형성되는 제1 영역 및 주변 회로가 형성되는 제2 영역 간의 경계부에 형성된 슬로프 또는 단차 영역에서 상방으로 돌출하는 돌출부를 갖는 전극을 형성하는 단계를 포함하는, 반도체 메모리 장치를 제조하는 방법을 제공하는 것이다.
또한, 메모리 셀이 형성되는 제1 영역, 주변 회로가 형성되고 상기 제1 영역에 인접하는 제2 영역, 및 상기 제1 및 제2 영역 간의 경계부에 형성된 슬로프 또는 단차 영역을 포함하는 반도체 메모리 장치의 제조 방법으로서, (a) 제1 전극이 슬로프 또는 단차 영역에서 상방으로 돌출하는 돌출부를 갖도록 기판 상에 적어도 하나의 제1 전극을 형성하는 단계, (b) 기판 및 제1 전극을 층간 절연막으로 덮는 단계, 및 (c) 제2 전극이 슬로프 또는 단차 영역에서 상방으로 돌출하는 돌출부를 갖도록 층간 절연막 상에 적어도 하나의 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
전술한 본 발명에 의해 얻어지는 이점은 다음과 같다.
본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치에 필수적인 전극 또는 전극들에 의해, 메모리 셀이 형성되는 영역 및 주변 회로가 형성되는 영역 간에 형성되는 단차 영역의 각도를 완화한다. 그러므로, 반도체 메모리 장치는 가파른 슬로프 또는 단차 영역을 갖는 종래 반도체 메모리 장치의 영역과 동일한 영역을 갖도록 유지한다. 따라서, 본 발명에 따른 반도체 메모리 장치는 장치의 영역을 증가시키지 않고 완화된 단차 영역을 갖게 된다.
게다가, 둘 이상의 층에서 돌출부를 서로 중첩시킴으로써, 단차 영역의 각도를 더 완화시킬 수 있다.
도 5 및 6은 본 발명의 실시예에 따른 반도체 메모리 장치를 도시하는 도면이다. 본 실시예에 따른 반도체 메모리 장치는 DRAM이다.
도 5에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 p-형 반도체 기판(1), p-형 반도체 기판(1)의 표면에 형성된 필드 산화막(2), p-형 반도체 기판(1) 상에 형성된 게이트 전극(4), p-형 반도체 기판(1) 표면에서의 게이트 전극 근처에 형성된 n-형 확산층(3), 기판(1)을 덮는 제1 층간 절연막(5), 제1 층간 절연막(5)을 통해 형성되고 n-형 확산층(3)에 도달하는 제1 콘택(6), 제1 층간 절연막(5) 상에 형성되고 제1 콘택(6)을 통해 n-형 확산층(3)과의 전기적 접속을 이루는 축적 전극(7), 축적 전극(7)을 덮는 플레이트 전극(8), 플레이트 전극(8) 및 제1 층간 절연막(5) 상에 형성된 제2 층간 절연막(9), 제1 및 제2 층간 절연막(5 및 9)을 통해 형성되고 n-형 확산층(3)에 도달하는 제2 콘택(10), 및 제2 층간 절연막(9) 상에 형성된 배선층(11, 12, 13 및 14)으로 구성되어 있다.
도 5에 도시된 바와 같이, 반도체 메모리 장치는 메모리 셀이 형성되는 제1 영역 및 주변 회로가 형성되는 제2 영역을 갖는다.
n-형 확산층(3) 및 게이트 전극(4)은 MOS 트랜지스터를 구성하도록 서로 협력한다. 축적 전극(7)은 절연막(도시되지 않음)에 의해 플레이트 전극(8)으로부터 전기적으로 절연된다. 축적 전극(7), 플레이트 전극(8), 및 절연막은 서로 협력하여 축적 용량을 구성한다. 배선층(12)은 제2 콘택(10)을 통해 n-형 확산층(도시되지 않음)과 전기적 접속을 이룬다.
본 실시예에 따른 반도체 메모리 장치는 제1 및 제2 영역 간의 경계부 및 필드 산화막(2) 상에 위치한 게이트 전극(17)을 포함하도록 설계된다. 게이트 전극은 필드 산화막(2)과 부분적으로 중첩한다. 게이트 전극(17)은 배선층(11 및 13) 간에 샌드위치되고 제1 및 제2 영역 간의 경계부를 포함하는 영역(C)에서 상방으로 돌출하는 돌출부(17a)를 갖도록 설계된다.
플레이트 전극(8)은 영역(C)에서 상방으로 돌출하는 돌출부(18)를 갖도록 설계된다.
돌출부(17a 및 18)는 제2 콘택(10)과 간섭하지 않도록 배치된다.
플레이트 전극(8)의 돌출부(18)는 필드 산화막(2) 상의 게이트 전극(17)의 돌출부(17a)와 중첩한다. 그러므로, 제1 및 제2 층간 절연막(5 및 9)이 영역(C)에서 상승하고, 단차 영역(15C)의 슬로프 각도는 도 1 및 3에 도시된 단차 영역(A 및 B)의 각도보다 각각 작다.
따라서, 제2 절연막(9) 상에 배선층(11 내지 14)을 형성하기 위해 수행된 포토리소그래피 단계에서 포토레지스트 막이 남지 않고, 배선층의 불필요한 부분이 에칭 단계에서 에칭되지 않은 채로 남지 않는다.
본 실시예에서의 영역(C)은 도 1에 도시된 영역(A)의 길이와 동일한 길이를 갖고, 도 3에 도시된 영역(B)의 길이보다 작다.
본 실시예에 따른 반도체 메모리 장치는 다음과 같이 제조된다.
우선, 필드 산화막(2)이 열산화에 의해 p-형 반도체 기판(1) 상에 0.4 ㎛의 두께로 형성된다. 필드 산화막(2)에 의해 둘러싸인 영역은 장치가 제조될 영역을 규정한다.
다음, n-형 폴리실리콘막이 p-형 반도체 기판(1) 상에 0.2 ㎛의 두께로 형성된다. 그 후, 퇴적된 n-형 폴리실리콘은 포토리소그래피에 의해 패터닝되어서 게이트 전극(4) 및 영역(C)에서 상방으로 돌출되는 돌출부(17a)를 갖는 게이트 전극(17) 모두를 형성한다.
다음, p-형 반도체 기판(1)에 게이트 전극(4) 및 필드 산화막(2)에 대해 자기 정렬 방식으로 약 5 × 1013 cm-2의 도우즈로 인(P)이 이온 주입되어, p-형 반도체 기판(1)에 n-형 확산층(3)을 형성한다.
다음, 제1 층간 절연막(5)이 p-형 반도체 기판(1) 상에 형성되고, 이어서 제1 콘택(6)이 n-형 확산층(3)에 도달하도록 제1 층간 절연막(5)을 통해 형성된다.
다음, 도핑된 폴리실리콘막이 제1 층간 절연막(5) 전체 위에 0.8 ㎛의 두께로 형성된다. 그리하여 퇴적된 폴리실리콘막이 패터닝되어 제1 콘택(6) 상에 축적 전극(7)을 형성한다.
다음, 용량성 절연막(도시되지 않음)이 결과물 상에 형성된다. 다음, 폴리실리콘막이 0.2 ㎛의 두께로 형성되고, 플레이트 전극(8) 및 영역(C)에서 상방으로 돌출되는 돌출부(18)로 패터닝된다.
다음, 제2 층간 절연막(9)이 결과물 전체 위에 0.5 ㎛의 두께로 퇴적된다. 제2 층간 절연막(9)은 예를 들어 BPSG(boron phospho silicate glass)로 구성된다.
다음, 배선층(11 내지 14)이 제2 층간 절연막(9) 상에 형성된다. 배선층(11 내지 14)은 예를 들어 알루미늄으로 구성된다.
그래서, 도 5에 도시된 본 실시예에 따른 반도체 메모리 장치가 완성된다.
본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치에 필수적인 전극 또는 전극들에 의해, 메모리 셀이 형성되는 영역 및 주변 회로가 형성되는 영역 간에 형성되는 단차 영역의 각도를 완화하는 효과가 있다. 그러므로, 반도체 메모리 장치는 가파른 슬로프 또는 단차 영역을 갖는 종래 반도체 메모리 장치의 영역과 동일한 영역을 갖도록 유지하면서, 장치의 영역을 증가시키지 않고 완화된 단차 영역을 갖게 된다. 또한, 둘 이상의 층에서 돌출부를 서로 중첩시킴으로써, 단차 영역의 각도를 더 완화시킬 수 있는 효과가 있다.
도 1은 종래 반도체 메모리 장치의 단면도.
도 2는 도 1에 도시된 반도체 메모리 장치의 상면도.
도 3은 또 다른 종래의 반도체 메모리 장치의 단면도.
도 4는 도 3에 도시된 반도체 메모리 장치의 상면도.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 단면도.
도 6은 도 5에 도시된 반도체 메모리 장치의 상면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 필드 산화막
3 : n-형 확산층
4 : 게이트 전극
5, 9 : 층간 절연막
6, 10 : 콘택
7 : 축적 전극
8 : 플레이트 전극
11, 12, 13, 14 : 배선층

Claims (12)

  1. 반도체 메모리 장치에 있어서,
    기판;
    상기 기판 상에 형성되는 적어도 하나의 전극;
    상기 기판 및 상기 전극을 피복하는 층간 절연막;
    제1 두께를 가지며 메모리 셀이 형성되는 제1 영역;
    상기 제1 두께보다 작은 제2 두께를 가지고 상기 제1 영역에 인접하며 주변 회로가 형성되는 제2 영역; 및
    상기 제1 영역과 제2 영역 사이의 경계부에 형성되는 슬로프 또는 단차 영역(sloped or stepped region)
    을 포함하고,
    상기 전극은 상기 슬로프 또는 단차 영역 내에서 돌출하는 돌출부를 포함하고,
    상기 돌출부는 상기 슬로프 또는 단차 영역의 경사각도를 최소화하기 위해 상기 층간 절연막을 상승시키는 반도체 메모리 장치.
  2. 반도체 메모리 장치에 있어서,
    기판;
    상기 기판 상에 형성되는 적어도 하나의 제1 전극;
    상기 기판 및 상기 제1 전극을 피복하는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성되는 적어도 하나의 제2 전극;
    적어도 상기 제2 전극을 피복하는 제2 층간 절연막;
    제1 두께를 가지며 메모리 셀이 형성되는 제1 영역;
    상기 제1 두께보다 작은 제2 두께를 가지고 상기 제1 영역에 인접하며 주변 회로가 형성되는 제2 영역; 및
    상기 제1 영역과 제2 영역 사이의 경계부에 형성되는 슬로프 또는 단차 영역(sloped or stepped region)
    을 포함하고,
    상기 제1 및 제2 전극들 각각은 상기 슬로프 또는 단차 영역 내에서 돌출하는 돌출부를 포함하며, 상기 돌출부들은 서로 중첩하고,
    상기 슬로프 또는 단차 영역의 경사각도를 최소화하기 위해, 상기 제1 전극의 상기 돌출부는 상기 제1 층간 절연막을 상승시키고 상기 제2 전극의 상기 돌출부는 상기 제2 층간 절연막을 상승시키는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 전극 또는 상기 제1 전극은 게이트 전극인 반도체 메모리 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 전극 또는 상기 제2 전극은 축적 용량을 부분적으로 구성하는 플레이트 전극인 반도체 메모리 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 전극 또는 상기 제1 및 제2 전극들은 상기 기판의 표면 상에 형성되는 필드 산화막과 적어도 부분적으로 중첩하는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 제1 전극의 상기 돌출부는 상기 기판의 표면 상에 형성되는 필드 산화막 상의 상기 제2 전극의 상기 돌출부와 중첩하는 반도체 메모리 장치.
  7. 제1 두께를 가지며 메모리 셀이 형성되는 제1 영역, 상기 제1 두께보다 작은 제2 두께를 가지고 상기 제1 영역에 인접하며 주변 회로가 형성되는 제2 영역, 및 상기 제1 영역과 제2 영역 사이의 경계부에 형성되는 슬로프 또는 단차 영역(sloped or stepped region)을 포함하는 반도체 메모리 장치의 제조 방법으로서,
    (a) 전극이 상기 슬로프 또는 단차 영역 내에서 돌출하는 돌출부를 갖도록 기판 상에 적어도 하나의 전극을 형성하는 단계; 및
    (b) 적어도 하나의 층간 절연막으로 상기 기판 및 상기 전극을 피복하는 단계
    를 포함하고,
    상기 돌출부는 상기 슬로프 또는 단차 영역의 경사각도를 최소화하기 위해 상기 층간 절연막을 상승시키는 반도체 메모리 장치의 제조 방법.
  8. 제1 두께를 가지며 메모리 셀이 형성되는 제1 영역, 상기 제1 두께보다 작은 제2 두께를 가지고 상기 제1 영역에 인접하며 주변 회로가 형성되는 제2 영역, 및 상기 제1 영역과 제2 영역 사이의 경계부에 형성되는 슬로프 또는 단차 영역(sloped or stepped region)을 포함하는 반도체 메모리 장치의 제조 방법으로서,
    (a) 제1 전극이 상기 슬로프 또는 단차 영역 내에서 돌출하는 돌출부를 갖도록 기판 상에 적어도 하나의 제1 전극을 형성하는 단계;
    (b) 제1 층간 절연막으로 상기 기판 및 상기 제1 전극을 피복하는 단계;
    (c) 제2 전극의 돌출부가 상기 제1 전극의 상기 돌출부와 중첩하는 방식으로, 제2 전극이 상기 슬로프 또는 단차 영역 내에서 돌출하는 돌출부를 갖도록 상기 제1 층간 절연막 상에 적어도 하나의 제2 전극을 형성하는 단계; 및
    (d) 상기 제1 층간 절연막 및 상기 제2 전극을 제2 층간 절연막으로 피복하는 단계
    를 포함하고,
    상기 슬로프 또는 단차 영역의 경사각도를 최소화하기 위해, 상기 제1 전극의 상기 돌출부는 상기 제1 층간 절연막을 상승시키고 상기 제2 전극의 상기 돌출부는 상기 제2 층간 절연막을 상승시키는 반도체 메모리 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 전극 또는 상기 제1 전극은 게이트 전극인 반도체 메모리 장치의 제조 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 전극 또는 상기 제2 전극은 축적 용량을 부분적으로 구성하는 플레이트 전극인 반도체 메모리 장치의 제조 방법.
  11. 제7항 또는 제8항에 있어서,
    상기 전극 또는 상기 제1 및 제2 전극들은 상기 기판의 표면 상에 형성되는 필드 산화막과 적어도 부분적으로 중첩하도록 형성되는 반도체 메모리 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 제2 전극은, 상기 제2 전극의 상기 돌출부가 상기 기판의 표면 상에 형성되는 필드 산화막 상의 상기 제1 전극의 상기 돌출부와 중첩하는 방식으로 상기 단계 (c)에서 형성되는 반도체 메모리 장치의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759734B2 (en) * 2008-03-07 2010-07-20 United Microelectronics Corp. Semiconductor device
JP5819218B2 (ja) 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0382077A (ja) * 1989-08-24 1991-04-08 Nec Corp 半導体メモリ装置
JPH06283681A (ja) * 1993-02-01 1994-10-07 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JPH0870104A (ja) * 1994-08-29 1996-03-12 Fujitsu Ltd 半導体装置およびその製造方法
KR19980059898A (ko) * 1996-12-31 1998-10-07 문정환 반도체 메모리 소자 및 그의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0482263A (ja) 1990-07-25 1992-03-16 Sharp Corp 半導体記憶装置
JPH0487366A (ja) 1990-07-30 1992-03-19 Mitsubishi Electric Corp 半導体記憶装置
JP2827675B2 (ja) 1992-03-26 1998-11-25 日本電気株式会社 半導体記憶装置
JP2820187B2 (ja) * 1992-04-16 1998-11-05 三星電子 株式会社 半導体装置の製造方法
JPH065803A (ja) 1992-06-16 1994-01-14 Sony Corp 半導体メモリ
JP3322031B2 (ja) * 1994-10-11 2002-09-09 三菱電機株式会社 半導体装置
JPH0992717A (ja) * 1995-09-21 1997-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3520144B2 (ja) * 1995-10-26 2004-04-19 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
US5783462A (en) * 1997-01-22 1998-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making an external contact to a MOSFET drain for testing of stacked-capacitor DRAMS

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0382077A (ja) * 1989-08-24 1991-04-08 Nec Corp 半導体メモリ装置
JPH06283681A (ja) * 1993-02-01 1994-10-07 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JPH0870104A (ja) * 1994-08-29 1996-03-12 Fujitsu Ltd 半導体装置およびその製造方法
KR19980059898A (ko) * 1996-12-31 1998-10-07 문정환 반도체 메모리 소자 및 그의 제조 방법

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