JP2003007857A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Abstract
トレンチ内にプレート拡散層21aとキャパシタ絶縁膜
22とポリシリコン膜23とからなるキャパシタ20を
形成する工程と、トレンチの側面上及びポリシリコン膜
23上にTEOS膜24を形成する工程と、トレンチ内
のTEOS膜24上にレジスト膜を形成する工程と、レ
ジスト膜をマスクとしてTEOS膜24を埋め込み層1
1cの上面の高さまで除去する工程と、レジスト膜を除
去する工程と、TEOS膜24を選択的に除去し、ポリ
シリコン膜23の上面を露出する工程と、このポリシリ
コン膜23の露出した上面上に接続部28を形成する工
程とを含む。
Description
On Insulator)基板を用いた半導体記憶装置及びその製
造方法に係わり、特にトレンチキャパシタの構造に関す
る。
んでおり、特にメモリ回路では集積度の向上の進歩が著
しい。例えば1トランジスタ+1キャパシタ型のDRA
M(Dynamic Random Access Memory)セルでは、集積度
の向上と製造費用の減少が要求されるため、各部品の占
有面積を縮小することが必要となる。しかし、DRAM
セルの縮小に伴って抵抗素子の面積や幅が狭くなると、
電気的特性を維持することが困難である。そこで、占有
面積を縮小しつつ電気的特性を維持することが可能なト
レンチキャパシタが提案されている。
ンチキャパシタを有する半導体記憶装置の製造工程の断
面図を示す。以下に、従来技術によるトレンチキャパシ
タを有する半導体記憶装置の製造方法について簡単に説
明する。
半導体層111a、111b間に例えばSiO2膜から
なる埋め込み層111cが形成されたSOI(Silicon
On Insulator)基板111を用いる。このSOI基板1
11上にSiO2膜112が形成され、このSiO2膜
112上にSiN膜113が形成される。次に、第2の
半導体層111b及び埋め込み層111cを貫いて第1
の半導体層111a内に至るように、トレンチ117が
形成される。
やSiN膜113上にAsSG(Arsenic Silicate Gla
ss)膜118が形成される。次に、フッ酸系の溶液を用
いた等方性エッチングにより、AsSG膜118の一部
が除去される。次に、高温のアニールにより、AsSG
膜118内のAsをトレンチ117の外側面の第1の半
導体層111a内に拡散させる。これにより、第1の半
導体層111a内にトレンチ117の側面及び底面に沿
って、キャパシタ電極となるプレート拡散層121aが
形成される。その後、AsSG膜118が除去される。
7の内側面及び内底面やSiN膜113上にキャパシタ
絶縁膜122が形成され、このキャパシタ絶縁膜122
上にキャパシタ電極となるAsを含むポリシリコン膜1
23が形成される。次に、ポリシリコン膜123及びキ
ャパシタ絶縁膜122が第1の半導体層111aにおけ
るトレンチ117内に残るように除去される。これによ
り、第1の半導体層111aにおけるトレンチ117内
に、プレート拡散層121aとキャパシタ絶縁膜122
とポリシリコン膜123とからなるトレンチキャパシタ
120が形成される。次に、第2の半導体層111b及
び埋め込み層111cにおけるトレンチ117の側面及
びポリシリコン膜123上に、TEOS膜124が形成
される。
7内及びSiN膜113上にAsを含むポリシリコン膜
126が形成される。
膜126の上面が第2の半導体層111bの上面より下
に位置するように、ポリシリコン膜126が異方性エッ
チングで除去される。
24の上面がポリシリコン膜126の上面より下に位置
するように、TEOS膜124が異方性エッチングで除
去される。
7内及びSiN膜113上にAsを含むポリシリコン膜
140が形成される。
膜140の上面が第2の半導体層111bの上面より下
に位置するように、ポリシリコン膜140が異方性エッ
チングで除去される。
140からなるトランジスタ接続部128が形成され、
この接続部128はキャパシタ127と電気的に接続さ
れる。
来技術では、図32に示すように、フッ酸系の溶液を用
いた等方性エッチングでAsSG膜118を除去する
際、埋め込み層111cやSiO2膜112が横方向に
後退し、凹部130a、130bが形成されてしまう。
これにより、トレンチ117内をポリシリコン膜126
で埋め込んだ際、図34に示すように、トレンチ117
内の凹部130aの存在する領域に隙間141が発生す
る。
タ(図示せず)との電流経路となる接続部128の断面
積が減少する。従って、DRAMセルとしての寄生抵抗
が増大するため、DRAM素子として電気信号の書き込
み/読み出しの高速化が図れないという問題が生じる。
たものであり、その目的とするところは、電流経路にお
ける隙間の発生を抑制することが可能な半導体記憶装置
及びその製造方法を提供することにある。
成するために以下に示す手段を用いている。
は、第1の半導体層と、前記第1の半導体層上に形成さ
れた絶縁体からなる埋め込み層と、前記埋め込み層上に
形成された第2の半導体層と、前記第2の半導体層及び
前記埋め込み層を貫いて前記第1の半導体層内に至るよ
うに形成され、前記埋め込み層の側面の一部を後退する
ように除去して形成されたトレンチと、前記トレンチの
側面及び底面に沿って前記第1の半導体層内に形成され
た第1のキャパシタ電極と、前記第1のキャパシタ電極
を被覆して前記トレンチ内に形成されたキャパシタ絶縁
膜と、前記キャパシタ絶縁膜を介して前記第1のキャパ
シタ電極と対向し、前記第1の半導体層における前記ト
レンチ内に形成された第2のキャパシタ電極と、前記埋
め込み層の後退した側面に形成された絶縁膜と、前記埋
め込み層及び前記第2の半導体層における前記トレンチ
内に形成され、前記第2のキャパシタ電極と電気的に接
続された接続部とを具備し、前記埋め込み層における前
記トレンチの開口幅は、前記第2の半導体層における前
記トレンチの開口幅以下である。
は、第1の半導体層と、前記第1の半導体層上に形成さ
れた絶縁体からなる埋め込み層と、前記埋め込み層上に
形成された第2の半導体層と、前記第2の半導体層及び
前記埋め込み層を貫いて前記第1の半導体層内に至るよ
うに形成されたトレンチと、前記第2の半導体層の所定
位置より下の前記トレンチの側面に形成された絶縁膜
と、前記絶縁膜上及び前記トレンチの底面上に形成され
た第1のキャパシタ電極と、前記第1のキャパシタ電極
を被覆して前記トレンチ内に形成されたキャパシタ絶縁
膜と、前記キャパシタ絶縁膜を介して前記第1のキャパ
シタ電極と対向し、前記トレンチ内に形成された第2の
キャパシタ電極と、前記第2の半導体層における前記ト
レンチ内に形成され、前記第2のキャパシタ電極と電気
的に接続された接続部とを具備する。
の製造方法は、第1の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第2の半導
体層とを有する基板を形成する工程と、前記第2の半導
体層及び前記埋め込み層を貫いて前記第1の半導体層内
に至るようにトレンチを形成する工程と、前記トレンチ
の側面及び底面上に不純物を含む第1の絶縁膜を形成す
る工程と、前記第2の半導体層及び前記埋め込み層にお
ける前記トレンチの側面部分の前記第1の絶縁膜を等方
性エッチングで除去する工程と、前記不純物を前記第1
の半導体層内に拡散し、前記トレンチの側面及び底面に
沿って拡散層からなる第1のキャパシタ電極を形成する
工程と、前記第1の絶縁膜を除去する工程と、前記第1
の半導体層における前記トレンチの側面及び底面上にキ
ャパシタ絶縁膜を形成する工程と、前記第1の半導体層
における前記トレンチ内の前記キャパシタ絶縁膜上に第
2のキャパシタ電極を形成する工程と、前記埋め込み層
における前記トレンチの側面上から前記第2のキャパシ
タ電極の上面の一部上に至るまで第2の絶縁膜を形成す
る工程と、前記第2の半導体層及び前記埋め込み層にお
ける前記トレンチ内に接続部を形成し、前記接続部を前
記第2のキャパシタ電極に電気的に接続する工程とを含
む。
の製造方法は、第1の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第2の半導
体層とを有する基板を形成する工程と、前記第2の半導
体層及び前記埋め込み層を貫いて前記第1の半導体層内
に至るようにトレンチを形成する工程と、前記トレンチ
の側面上に絶縁膜を形成する工程と、前記第2の半導体
層の所定位置より下の前記絶縁膜上及び前記トレンチの
底面上に第1のキャパシタ電極を形成する工程と、前記
第1のキャパシタ電極上及び前記絶縁膜上にキャパシタ
絶縁膜を形成する工程と、前記トレンチ内の前記キャパ
シタ絶縁膜上に第2のキャパシタ電極を形成する工程
と、前記第2のキャパシタ電極、前記キャパシタ絶縁膜
及び前記絶縁膜を除去し、前記第2の半導体層の側面の
一部を露出する工程と、前記第2の半導体層における前
記トレンチ内に接続部を形成し、前記接続部を前記第2
のキャパシタ電極に電気的に接続する工程とを含む。
1トランジスタ+1キャパシタで構成されるDRAM
(Dynamic Random Access Memory)セルに係わり、特
に、SOI(Silicon On Insulator)基板を用いたトレ
ンチキャパシタの構造に関するものである。
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
め込み層の凹部を絶縁膜で埋め込み、トレンチの側面に
おける段差を無くすことを特徴とする。
態に係る半導体記憶装置の製造工程の断面図を示す。以
下に、第1の実施形態に係る半導体記憶装置の製造方法
について説明する。
導体層11a、11b間に例えばSiO2膜からなる埋
め込み層11cが形成されたSOI基板11を用いる。
このSOI基板11上に、例えば30Å乃至200Åの
膜厚を有するSiO2膜12が形成される。次に、この
SiO2膜12上に、例えば1500Å乃至2500Å
の膜厚を有するSiN膜13が形成される。次に、この
SiN膜13上に、例えば8000Å乃至11000Å
の膜厚を有するBSG(Boron Silicate Glass)膜14
が形成される。次に、このBSG膜14上に、例えば3
50Å乃至650Åの膜厚を有するTEOS(Tetra Et
hyl Ortho Silicate)膜15が形成される。
上にレジスト膜16が塗布され、このレジスト膜16が
パターニングされる。このパターニングされたレジスト
膜16をマスクとして用いて、TEOS膜15、BSG
膜14、SiN膜13、SiO2膜12が異方性エッチ
ングで除去される。その後、パターニングされたレジス
ト膜16が除去される。
マスクとしてSOI基板11が異方性エッチングで除去
され、第2の半導体層11b及び埋め込み層11cを貫
いて第1の半導体層11a内に至るように深いトレンチ
17が形成される。このトレンチ17は、SOI基板1
1の表面から例えば5乃至10μmの深さを有する。こ
のトレンチ17の形成の際、TEOS膜15の全部及び
BSG膜14の一部が除去される。その後、残存してい
るBSG膜14が全て除去され、SOI基板11が洗浄
される。
内側面及び内底面やSiN膜13上に、例えば400Å
乃至800Åの膜厚を有するAsSG(Arsenic Silica
te Glass)膜18が形成される。このAsSG膜18
は、不純物を含む絶縁膜であれば何でもよいが、例えば
PSG(Phosphorous Silicate Glass)膜やSiO2膜
のようにフッ酸系の溶液で除去しやすい膜が望ましい。
次に、AsSG膜18上に例えば200Å乃至300Å
の膜厚を有するTEOS膜19が形成される。
上にレジスト膜20が形成され、このレジスト膜20で
トレンチ17が埋め込まれる。次に、SOI基板11の
表面から例えば8000Å乃至15000Åの深さま
で、レジスト膜20が除去される。これにより、レジス
ト膜20は、埋め込み層11cの下面より下に残存す
る。次に、フッ酸系の溶液を用いた等方性エッチングに
よりTEOS膜19及びAsSG膜18の一部が除去さ
れ、埋め込み層11cの下面より下にのみTEOS膜1
9及びAsSG膜18を残存させる。この際、SiO2
膜からなる埋め込み層11cやSiO2膜12が横方向
に後退して凹部30a、30bが形成される。その後、
レジスト膜20が除去される。
の高温のアニールにより、AsSG膜18内のAsをト
レンチ17の外側面の第1の半導体層11a内に拡散さ
せる。これにより、第1の半導体層11a内にトレンチ
17の側面及び底面に沿って、キャパシタ電極となるプ
レート拡散層21aが形成される。その後、例えばフッ
酸系の溶液を用いてAsSG膜18及びTEOS膜19
が除去され、SOI基板11が洗浄される。
が窒化された後、酸化される。これにより、トレンチ1
7の内側面及び内底面やSiN膜13上に、薄いNO膜
からなるキャパシタ絶縁膜22が形成される。このキャ
パシタ絶縁膜22上にキャパシタ電極となるAsを含む
ポリシリコン膜23が形成され、このポリシリコン膜2
3でトレンチ17が埋め込まれる。このポリシリコン膜
23は、例えば3000Å乃至4000Åの膜厚を有す
る。
23及びキャパシタ絶縁膜22が、SOI基板11の表
面から例えば7000Å乃至9000Åの深さまで除去
される。これにより、ポリシリコン膜23及びキャパシ
タ絶縁膜22は埋め込み層11cの下面より下にのみ残
存させる。ここで、埋め込み層11c及びSiO2膜1
2の凹部30a、30bに残存したポリシリコン膜23
及びキャパシタ絶縁膜22は、等方性エッチングで除去
される。このようにして、プレート拡散層21aとキャ
パシタ絶縁膜22とポリシリコン膜23とからなるトレ
ンチキャパシタ27が形成される。
トレンチ17の側面及びポリシリコン膜23上に、例え
ば500Å乃至700Åの膜厚を有する厚いTEOS膜
24が形成される。
4上にレジスト膜25が塗布される。その後、第2の半
導体層11bの上面より下でかつ埋め込み層11cの上
面より上に位置するように、レジスト膜25が除去され
る。
5をマスクとして、埋め込み層11cの上面の高さまで
TEOS膜24が除去される。ここで、TEOS膜24
は、まず等方性エッチングによりレジスト膜25の上面
の高さまで除去された後、次に、異方性エッチングによ
り埋め込み層11cの上面の高さまで除去される。
5が除去される。
ングによりTEOS膜24がエッチングされる。これに
より、埋め込み層11c及び第1の半導体層11aの側
面に接した部分のTEOS膜24は残り、ポリシリコン
膜23に接した部分のTEOS膜24の一部は除去さ
れ、埋め込み層11cと第2の半導体層11bとの境界
部におけるTEOS膜24が除去される。従って、ポリ
シリコン膜23の表面の一部が露出され、埋め込み層1
1cと第2の半導体層11bとの境界部におけるトレン
チ17の側面の段差が無くなる。その結果、埋め込み層
11cにおけるトレンチ17の開口幅Yは、第2の半導
体層11bにおけるトレンチ17の開口幅X以下とな
る。また、埋め込み層11cと第1の半導体層11aと
の境界部にTEOS膜24は残存するため、この境界部
におけるトレンチ17の開口幅Zは埋め込み層11cに
おけるトレンチ17の開口幅Yよりも狭くなる。
内及びSiN膜13上に、例えば3500Å乃至450
0Åの膜厚を有するAsを含むポリシリコン膜26が形
成される。これにより、ポリシリコン膜26がポリシリ
コン膜23の露出された表面に接続する。
膜26がSOI基板11の表面まで異方性エッチングで
除去され、このポリシリコン膜26で第2の半導体層1
1bにおけるトレンチ17内が埋め込まれる。このよう
にして、ポリシリコン膜26からなるトランジスタ接続
部28が形成される。
を用いて、ゲート電極31、ソース/ドレイン拡散層3
2、このソース/ドレイン拡散層32及び接続部28に
接する拡散層33が形成される。これにより、接続部2
8を介してキャパシタ27に電気的に接続するトランジ
スタ29が形成される。
溶液を用いた等方性エッチングでAsSG膜18を除去
する際、埋め込み層11cが横方向に後退して凹部30
が形成された場合であっても、凹部30にTEOS膜2
4を形成し、トレンチ17の側面の段差を無くしてい
る。従って、トレンチ17内をポリシリコン膜26で埋
め込んだ際、ポリシリコン膜26内に隙間が発生するこ
とを抑制できる。このため、キャパシタ27とトランジ
スタ29との電流経路となる接続部28の断面積の減少
を防止できる。その結果、DRAMセルとしての寄生抵
抗の増大を抑えることができ、DRAM素子として電気
信号の書き込み/読み出しの高速化が図れないという問
題を回避できる。
図12に示す方法に限られない。例えば、図17に示す
ように、レジスト膜25を埋め込み層11cの上面の高
さまで除去し、このレジスト膜25をマスクとして等方
性エッチングでレジスト膜25の上面の高さまでTEO
S膜24を除去してもよい。
コン膜23及びキャパシタ絶縁膜22の除去は、図8に
示す方法に限られない。例えば、図18、19に示すよ
うに、ポリシリコン膜23及びキャパシタ絶縁膜22を
埋め込み層11cの下面より上に残存させてもよい。つ
まり、ポリシリコン膜23及びキャパシタ絶縁膜22
は、埋め込み層11cの上面より下に形成されていれば
よい。
め込み層が横方向に後退する処理を無くすことにより、
埋め込み層に凹部が形成されることを防止することを特
徴とする。
形態に係る半導体記憶装置の製造工程の断面図を示す。
以下に、第2の実施形態に係る半導体記憶装置の製造方
法について説明する。この第2の実施形態に係る半導体
記憶装置の製造方法では、上記第1の実施形態に係る半
導体記憶装置の製造方法と同様の工程は説明を省略し、
異なる工程のみ説明する。
と同様に、SOI基板11内に、SOI基板11の表面
から例えば5乃至10μmの深さを有する深いトレンチ
17が形成される。
の内側面及び内底面やSiN膜13上に、例えば300
Å乃至500Åの膜厚を有するTEOS膜24が形成さ
れる。
ングにより、SiN膜13及びトレンチ17底面上のT
EOS膜24が除去される。次に、SOI基板11に高
濃度のイオン注入が行われ、トレンチ17の底面に沿っ
て拡散層(図示せず)が形成される。この拡散層によっ
て隣接するキャパシタが接続される。
3、TEOS膜24及びトレンチ17底面上に、Asを
含むポリシリコン膜からなるプレート電極膜21bが形
成される。このプレート電極膜21bは、キャパシタ電
極となり、例えば200Å乃至500Åの膜厚を有す
る。
内にレジスト膜(図示せず)が形成される。プレート電
極膜21bの上面が第2の半導体層11bの上面より下
に位置するように、レジスト膜をマスクとして、プレー
ト電極膜21bが等方性エッチングで除去される。その
後、レジスト膜が除去され、SOI基板11が洗浄され
る。
1が窒化された後、酸化される。これにより、プレート
電極膜21b、TEOS膜24及びSiN膜13上に、
薄いNO膜からなるキャパシタのキャパシタ絶縁膜22
が形成される。
縁膜22上にキャパシタ電極となるAsを含むポリシリ
コン膜23が形成され、このポリシリコン膜23でトレ
ンチ17が埋め込まれる。このポリシリコン膜23は、
例えば3000Å乃至4000Åの膜厚を有する。
膜23及びキャパシタ絶縁膜22の上面が第2の半導体
層11bの上面より下に位置するように、ポリシリコン
膜23及びキャパシタ絶縁膜22が異方性エッチングで
除去される。このようにして、プレート電極膜21bと
キャパシタ絶縁膜22とポリシリコン膜23とからなる
トレンチキャパシタ27が形成される。
4の上面が第2の半導体層11bの上面より下に位置す
るように、TEOS膜24が等方性エッチングで除去さ
れる。これにより、第2の半導体層11bの上部におけ
るトレンチ17の側面が露出される。
内及びSiN膜13上に、例えば3500Å乃至450
0Åの膜厚を有するAsを含むポリシリコン膜26が形
成される。これにより、第2の半導体層11bの上部に
おけるトレンチ17内がポリシリコン膜26で埋め込ま
れ、このポリシリコン膜26がポリシリコン膜23に電
気的に接続する。
ングにより、ポリシリコン膜26が第2の半導体層11
bの上面まで除去される。このようにして、ポリシリコ
ン膜26からなるトランジスタ接続部28が形成され
る。
を用いて、ゲート電極31、ソース/ドレイン拡散層3
2、このソース/ドレイン拡散層32及び接続部28に
接する拡散層33が形成される。これにより、接続部2
8を介してキャパシタ27に電気的に接続するトランジ
スタ29が形成される。
7内にキャパシタ20を形成する工程において、埋め込
み層11cの側面を露出する工程がないため、埋め込み
層11cの側面が後退して凹部30が形成されるという
問題が生じない。従って、トレンチ17内をポリシリコ
ン膜26で埋め込んだ際、ポリシリコン膜26内に隙間
が発生しない。このため、キャパシタ27とトランジス
タ29との電流経路となる接続部28の断面積の減少を
防止できる。その結果、DRAMセルとしての寄生抵抗
の増大を抑えることができ、DRAM素子として電気信
号の書き込み/読み出しの高速化が図れないという問題
を回避できる。
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
流経路における隙間の発生を抑制することが可能な半導
体記憶装置及びその製造方法を提供できる。
置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
る半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
る半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
示す断面図。
置の製造工程を示す断面図。
置の製造工程を示す断面図。
置の製造工程を示す断面図。
置の製造工程を示す断面図。
置の製造工程を示す断面図。
置の製造工程を示す断面図。
Claims (15)
- 【請求項1】 第1の半導体層と、 前記第1の半導体層上に形成された絶縁体からなる埋め
込み層と、 前記埋め込み層上に形成された第2の半導体層と、 前記第2の半導体層及び前記埋め込み層を貫いて前記第
1の半導体層内に至るように形成され、前記埋め込み層
の側面の一部を後退するように除去して形成されたトレ
ンチと、 前記トレンチの側面及び底面に沿って前記第1の半導体
層内に形成された第1のキャパシタ電極と、 前記第1のキャパシタ電極を被覆して前記トレンチ内に
形成されたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介して前記第1のキャパシタ電
極と対向し、前記第1の半導体層における前記トレンチ
内に形成された第2のキャパシタ電極と、 前記埋め込み層の後退した側面に形成された絶縁膜と、 前記埋め込み層及び前記第2の半導体層における前記ト
レンチ内に形成され、前記第2のキャパシタ電極と電気
的に接続された接続部とを具備し、 前記埋め込み層における前記トレンチの開口幅は、前記
第2の半導体層における前記トレンチの開口幅以下であ
ることを特徴とする半導体記憶装置。 - 【請求項2】 第1の半導体層と、 前記第1の半導体層上に形成された絶縁体からなる埋め
込み層と、 前記埋め込み層上に形成された第2の半導体層と、 前記第2の半導体層及び前記埋め込み層を貫いて前記第
1の半導体層内に至るように形成されたトレンチと、 前記第2の半導体層の所定位置より下の前記トレンチの
側面に形成された絶縁膜と、 前記絶縁膜上及び前記トレンチの底面上に形成された第
1のキャパシタ電極と、 前記第1のキャパシタ電極を被覆して前記トレンチ内に
形成されたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介して前記第1のキャパシタ電
極と対向し、前記トレンチ内に形成された第2のキャパ
シタ電極と、 前記第2の半導体層における前記トレンチ内に形成さ
れ、前記第2のキャパシタ電極と電気的に接続された接
続部とを具備することを特徴とする半導体記憶装置。 - 【請求項3】 前記キャパシタ絶縁膜及び前記第2のキ
ャパシタ電極は、前記埋め込み層の上面より下における
前記トレンチ内に形成されることを特徴とする請求項1
記載の半導体記憶装置。 - 【請求項4】 前記埋め込み層と前記第1の半導体層と
の境界部における前記トレンチの開口幅は前記埋め込み
層における前記トレンチの開口幅よりも狭いことを特徴
とする請求項1記載の半導体記憶装置。 - 【請求項5】 前記接続部に接して前記第2の半導体層
内に形成された接続用拡散層と、 前記接続用拡散層及び前記接続部を介して、前記第2の
キャパシタ電極に電気的に接続するトランジスタとをさ
らに具備することを特徴とする請求項1又は2記載の半
導体記憶装置。 - 【請求項6】 第1の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第2の半導
体層とを有する基板を形成する工程と、 前記第2の半導体層及び前記埋め込み層を貫いて前記第
1の半導体層内に至るようにトレンチを形成する工程
と、 前記トレンチの側面及び底面上に不純物を含む第1の絶
縁膜を形成する工程と、 前記第2の半導体層及び前記埋め込み層における前記ト
レンチの側面部分の前記第1の絶縁膜を等方性エッチン
グで除去する工程と、 前記不純物を前記第1の半導体層内に拡散し、前記トレ
ンチの側面及び底面に沿って拡散層からなる第1のキャ
パシタ電極を形成する工程と、 前記第1の絶縁膜を除去する工程と、 前記第1の半導体層における前記トレンチの側面及び底
面上にキャパシタ絶縁膜を形成する工程と、 前記第1の半導体層における前記トレンチ内の前記キャ
パシタ絶縁膜上に第2のキャパシタ電極を形成する工程
と、 前記埋め込み層における前記トレンチの側面上から前記
第2のキャパシタ電極の上面の一部上に至るまで第2の
絶縁膜を形成する工程と、 前記第2の半導体層及び前記埋め込み層における前記ト
レンチ内に接続部を形成し、前記接続部を前記第2のキ
ャパシタ電極に電気的に接続する工程とを含むことを特
徴とする半導体記憶装置の製造方法。 - 【請求項7】 第1の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第2の半導
体層とを有する基板を形成する工程と、 前記第2の半導体層及び前記埋め込み層を貫いて前記第
1の半導体層内に至るようにトレンチを形成する工程
と、 前記トレンチの側面上に絶縁膜を形成する工程と、 前記第2の半導体層の所定位置より下の前記絶縁膜上及
び前記トレンチの底面上に第1のキャパシタ電極を形成
する工程と、 前記第1のキャパシタ電極上及び前記絶縁膜上にキャパ
シタ絶縁膜を形成する工程と、 前記トレンチ内の前記キャパシタ絶縁膜上に第2のキャ
パシタ電極を形成する工程と、 前記第2のキャパシタ電極、前記キャパシタ絶縁膜及び
前記絶縁膜を除去し、前記第2の半導体層の側面の一部
を露出する工程と、 前記第2の半導体層における前記トレンチ内に接続部を
形成し、前記接続部を前記第2のキャパシタ電極に電気
的に接続する工程とを含むことを特徴とする半導体記憶
装置の製造方法。 - 【請求項8】 前記第2のキャパシタ電極を形成した後
で、かつ前記接続部を形成する前に、 前記トレンチの側面上及び前記第2のキャパシタ電極上
に前記第2の絶縁膜を形成する工程と、 前記トレンチ内の前記第2の絶縁膜上にレジスト膜を形
成する工程と、 前記レジスト膜をマスクとして前記第2の絶縁膜を前記
埋め込み層の上面の高さまで除去する工程と、 前記レジスト膜を除去する工程とをさらに含むことを特
徴とする請求項6記載の半導体記憶装置の製造方法。 - 【請求項9】 前記第2の絶縁膜は、前記レジスト膜の
上面と等しい位置まで等方性エッチングで除去した後
に、前記埋め込み層の上面と等しい位置まで異方性エッ
チングで除去することを特徴とする請求項8記載の半導
体記憶装置の製造方法。 - 【請求項10】 前記レジスト膜を前記埋め込み層の上
面と等しい高さまで形成した後、前記第2の絶縁膜を前
記埋め込み層の上面と等しい位置まで異方性エッチング
で除去することを特徴とする請求項8記載の半導体記憶
装置の製造方法。 - 【請求項11】 前記キャパシタ絶縁膜及び前記第1の
キャパシタ電極は、前記埋め込み層の上面より下におけ
る前記トレンチ内に形成することを特徴とする請求項6
記載の半導体記憶装置の製造方法。 - 【請求項12】 前記第1の絶縁膜はシリコン酸化膜で
あることを特徴とする請求項6記載の半導体記憶装置の
製造方法。 - 【請求項13】 前記埋め込み層における前記トレンチ
の開口幅は、前記第2の半導体層における前記トレンチ
の開口幅以下であることを特徴とする請求項6記載の半
導体記憶装置の製造方法。 - 【請求項14】 前記埋め込み層と前記第1の半導体層
との境界部における前記トレンチの開口幅は前記埋め込
み層における前記トレンチの開口幅よりも狭いことを特
徴とする請求項6記載の半導体記憶装置の製造方法。 - 【請求項15】 前記第2の半導体層内に前記接続部に
接する接続用拡散層を形成する工程と、 前記接続用拡散層及び前記接続部を介して、前記キャパ
シタに電気的に接続するトランジスタを形成する工程と
をさらに含むことを特徴とする請求項6又は7記載の半
導体記憶装置の製造方法。
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