JP2003007857A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
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Abstract
(57)【要約】
【課題】 電流経路における隙間の発生を抑制する。
【解決手段】 本発明の半導体記憶装置の製造方法は、
トレンチ内にプレート拡散層２１ａとキャパシタ絶縁膜
２２とポリシリコン膜２３とからなるキャパシタ２０を
形成する工程と、トレンチの側面上及びポリシリコン膜
２３上にＴＥＯＳ膜２４を形成する工程と、トレンチ内
のＴＥＯＳ膜２４上にレジスト膜を形成する工程と、レ
ジスト膜をマスクとしてＴＥＯＳ膜２４を埋め込み層１
１ｃの上面の高さまで除去する工程と、レジスト膜を除
去する工程と、ＴＥＯＳ膜２４を選択的に除去し、ポリ
シリコン膜２３の上面を露出する工程と、このポリシリ
コン膜２３の露出した上面上に接続部２８を形成する工
程とを含む。
トレンチ内にプレート拡散層２１ａとキャパシタ絶縁膜
２２とポリシリコン膜２３とからなるキャパシタ２０を
形成する工程と、トレンチの側面上及びポリシリコン膜
２３上にＴＥＯＳ膜２４を形成する工程と、トレンチ内
のＴＥＯＳ膜２４上にレジスト膜を形成する工程と、レ
ジスト膜をマスクとしてＴＥＯＳ膜２４を埋め込み層１
１ｃの上面の高さまで除去する工程と、レジスト膜を除
去する工程と、ＴＥＯＳ膜２４を選択的に除去し、ポリ
シリコン膜２３の上面を露出する工程と、このポリシリ
コン膜２３の露出した上面上に接続部２８を形成する工
程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulator）基板を用いた半導体記憶装置及びその製
造方法に係わり、特にトレンチキャパシタの構造に関す
る。
On Insulator）基板を用いた半導体記憶装置及びその製
造方法に係わり、特にトレンチキャパシタの構造に関す
る。
【０００２】
【従来の技術】半導体集積回路は年々集積度の向上が進
んでおり、特にメモリ回路では集積度の向上の進歩が著
しい。例えば１トランジスタ＋１キャパシタ型のＤＲＡ
Ｍ（Dynamic Random Access Memory）セルでは、集積度
の向上と製造費用の減少が要求されるため、各部品の占
有面積を縮小することが必要となる。しかし、ＤＲＡＭ
セルの縮小に伴って抵抗素子の面積や幅が狭くなると、
電気的特性を維持することが困難である。そこで、占有
面積を縮小しつつ電気的特性を維持することが可能なト
レンチキャパシタが提案されている。
んでおり、特にメモリ回路では集積度の向上の進歩が著
しい。例えば１トランジスタ＋１キャパシタ型のＤＲＡ
Ｍ（Dynamic Random Access Memory）セルでは、集積度
の向上と製造費用の減少が要求されるため、各部品の占
有面積を縮小することが必要となる。しかし、ＤＲＡＭ
セルの縮小に伴って抵抗素子の面積や幅が狭くなると、
電気的特性を維持することが困難である。そこで、占有
面積を縮小しつつ電気的特性を維持することが可能なト
レンチキャパシタが提案されている。
【０００３】図３２乃至図３８は、従来技術によるトレ
ンチキャパシタを有する半導体記憶装置の製造工程の断
面図を示す。以下に、従来技術によるトレンチキャパシ
タを有する半導体記憶装置の製造方法について簡単に説
明する。
ンチキャパシタを有する半導体記憶装置の製造工程の断
面図を示す。以下に、従来技術によるトレンチキャパシ
タを有する半導体記憶装置の製造方法について簡単に説
明する。
【０００４】まず、図３２に示すように、第１、第２の
半導体層１１１ａ、１１１ｂ間に例えばＳｉＯ２膜から
なる埋め込み層１１１ｃが形成されたＳＯＩ（Silicon
On Insulator）基板１１１を用いる。このＳＯＩ基板１
１１上にＳｉＯ２膜１１２が形成され、このＳｉＯ２膜
１１２上にＳｉＮ膜１１３が形成される。次に、第２の
半導体層１１１ｂ及び埋め込み層１１１ｃを貫いて第１
の半導体層１１１ａ内に至るように、トレンチ１１７が
形成される。
半導体層１１１ａ、１１１ｂ間に例えばＳｉＯ２膜から
なる埋め込み層１１１ｃが形成されたＳＯＩ（Silicon
On Insulator）基板１１１を用いる。このＳＯＩ基板１
１１上にＳｉＯ２膜１１２が形成され、このＳｉＯ２膜
１１２上にＳｉＮ膜１１３が形成される。次に、第２の
半導体層１１１ｂ及び埋め込み層１１１ｃを貫いて第１
の半導体層１１１ａ内に至るように、トレンチ１１７が
形成される。
【０００５】次に、トレンチ１１７の内側面及び内底面
やＳｉＮ膜１１３上にＡｓＳＧ（Arsenic Silicate Gla
ss）膜１１８が形成される。次に、フッ酸系の溶液を用
いた等方性エッチングにより、ＡｓＳＧ膜１１８の一部
が除去される。次に、高温のアニールにより、ＡｓＳＧ
膜１１８内のＡｓをトレンチ１１７の外側面の第１の半
導体層１１１ａ内に拡散させる。これにより、第１の半
導体層１１１ａ内にトレンチ１１７の側面及び底面に沿
って、キャパシタ電極となるプレート拡散層１２１ａが
形成される。その後、ＡｓＳＧ膜１１８が除去される。
やＳｉＮ膜１１３上にＡｓＳＧ（Arsenic Silicate Gla
ss）膜１１８が形成される。次に、フッ酸系の溶液を用
いた等方性エッチングにより、ＡｓＳＧ膜１１８の一部
が除去される。次に、高温のアニールにより、ＡｓＳＧ
膜１１８内のＡｓをトレンチ１１７の外側面の第１の半
導体層１１１ａ内に拡散させる。これにより、第１の半
導体層１１１ａ内にトレンチ１１７の側面及び底面に沿
って、キャパシタ電極となるプレート拡散層１２１ａが
形成される。その後、ＡｓＳＧ膜１１８が除去される。
【０００６】次に、図３３に示すように、トレンチ１１
７の内側面及び内底面やＳｉＮ膜１１３上にキャパシタ
絶縁膜１２２が形成され、このキャパシタ絶縁膜１２２
上にキャパシタ電極となるＡｓを含むポリシリコン膜１
２３が形成される。次に、ポリシリコン膜１２３及びキ
ャパシタ絶縁膜１２２が第１の半導体層１１１ａにおけ
るトレンチ１１７内に残るように除去される。これによ
り、第１の半導体層１１１ａにおけるトレンチ１１７内
に、プレート拡散層１２１ａとキャパシタ絶縁膜１２２
とポリシリコン膜１２３とからなるトレンチキャパシタ
１２０が形成される。次に、第２の半導体層１１１ｂ及
び埋め込み層１１１ｃにおけるトレンチ１１７の側面及
びポリシリコン膜１２３上に、ＴＥＯＳ膜１２４が形成
される。
７の内側面及び内底面やＳｉＮ膜１１３上にキャパシタ
絶縁膜１２２が形成され、このキャパシタ絶縁膜１２２
上にキャパシタ電極となるＡｓを含むポリシリコン膜１
２３が形成される。次に、ポリシリコン膜１２３及びキ
ャパシタ絶縁膜１２２が第１の半導体層１１１ａにおけ
るトレンチ１１７内に残るように除去される。これによ
り、第１の半導体層１１１ａにおけるトレンチ１１７内
に、プレート拡散層１２１ａとキャパシタ絶縁膜１２２
とポリシリコン膜１２３とからなるトレンチキャパシタ
１２０が形成される。次に、第２の半導体層１１１ｂ及
び埋め込み層１１１ｃにおけるトレンチ１１７の側面及
びポリシリコン膜１２３上に、ＴＥＯＳ膜１２４が形成
される。
【０００７】次に、図３４に示すように、トレンチ１１
７内及びＳｉＮ膜１１３上にＡｓを含むポリシリコン膜
１２６が形成される。
７内及びＳｉＮ膜１１３上にＡｓを含むポリシリコン膜
１２６が形成される。
【０００８】次に、図３５に示すように、ポリシリコン
膜１２６の上面が第２の半導体層１１１ｂの上面より下
に位置するように、ポリシリコン膜１２６が異方性エッ
チングで除去される。
膜１２６の上面が第２の半導体層１１１ｂの上面より下
に位置するように、ポリシリコン膜１２６が異方性エッ
チングで除去される。
【０００９】次に、図３６に示すように、ＴＥＯＳ膜１
２４の上面がポリシリコン膜１２６の上面より下に位置
するように、ＴＥＯＳ膜１２４が異方性エッチングで除
去される。
２４の上面がポリシリコン膜１２６の上面より下に位置
するように、ＴＥＯＳ膜１２４が異方性エッチングで除
去される。
【００１０】次に、図３７に示すように、トレンチ１１
７内及びＳｉＮ膜１１３上にＡｓを含むポリシリコン膜
１４０が形成される。
７内及びＳｉＮ膜１１３上にＡｓを含むポリシリコン膜
１４０が形成される。
【００１１】次に、図３８に示すように、ポリシリコン
膜１４０の上面が第２の半導体層１１１ｂの上面より下
に位置するように、ポリシリコン膜１４０が異方性エッ
チングで除去される。
膜１４０の上面が第２の半導体層１１１ｂの上面より下
に位置するように、ポリシリコン膜１４０が異方性エッ
チングで除去される。
【００１２】このようにして、ポリシリコン膜１２６、
１４０からなるトランジスタ接続部１２８が形成され、
この接続部１２８はキャパシタ１２７と電気的に接続さ
れる。
１４０からなるトランジスタ接続部１２８が形成され、
この接続部１２８はキャパシタ１２７と電気的に接続さ
れる。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、図３２に示すように、フッ酸系の溶液を用
いた等方性エッチングでＡｓＳＧ膜１１８を除去する
際、埋め込み層１１１ｃやＳｉＯ２膜１１２が横方向に
後退し、凹部１３０ａ、１３０ｂが形成されてしまう。
これにより、トレンチ１１７内をポリシリコン膜１２６
で埋め込んだ際、図３４に示すように、トレンチ１１７
内の凹部１３０ａの存在する領域に隙間１４１が発生す
る。
来技術では、図３２に示すように、フッ酸系の溶液を用
いた等方性エッチングでＡｓＳＧ膜１１８を除去する
際、埋め込み層１１１ｃやＳｉＯ２膜１１２が横方向に
後退し、凹部１３０ａ、１３０ｂが形成されてしまう。
これにより、トレンチ１１７内をポリシリコン膜１２６
で埋め込んだ際、図３４に示すように、トレンチ１１７
内の凹部１３０ａの存在する領域に隙間１４１が発生す
る。
【００１４】このため、キャパシタ１２７とトランジス
タ（図示せず）との電流経路となる接続部１２８の断面
積が減少する。従って、ＤＲＡＭセルとしての寄生抵抗
が増大するため、ＤＲＡＭ素子として電気信号の書き込
み／読み出しの高速化が図れないという問題が生じる。
タ（図示せず）との電流経路となる接続部１２８の断面
積が減少する。従って、ＤＲＡＭセルとしての寄生抵抗
が増大するため、ＤＲＡＭ素子として電気信号の書き込
み／読み出しの高速化が図れないという問題が生じる。
【００１５】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、電流経路にお
ける隙間の発生を抑制することが可能な半導体記憶装置
及びその製造方法を提供することにある。
たものであり、その目的とするところは、電流経路にお
ける隙間の発生を抑制することが可能な半導体記憶装置
及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１７】本発明の第１の視点による半導体記憶装置
は、第１の半導体層と、前記第１の半導体層上に形成さ
れた絶縁体からなる埋め込み層と、前記埋め込み層上に
形成された第２の半導体層と、前記第２の半導体層及び
前記埋め込み層を貫いて前記第１の半導体層内に至るよ
うに形成され、前記埋め込み層の側面の一部を後退する
ように除去して形成されたトレンチと、前記トレンチの
側面及び底面に沿って前記第１の半導体層内に形成され
た第１のキャパシタ電極と、前記第１のキャパシタ電極
を被覆して前記トレンチ内に形成されたキャパシタ絶縁
膜と、前記キャパシタ絶縁膜を介して前記第１のキャパ
シタ電極と対向し、前記第１の半導体層における前記ト
レンチ内に形成された第２のキャパシタ電極と、前記埋
め込み層の後退した側面に形成された絶縁膜と、前記埋
め込み層及び前記第２の半導体層における前記トレンチ
内に形成され、前記第２のキャパシタ電極と電気的に接
続された接続部とを具備し、前記埋め込み層における前
記トレンチの開口幅は、前記第２の半導体層における前
記トレンチの開口幅以下である。
は、第１の半導体層と、前記第１の半導体層上に形成さ
れた絶縁体からなる埋め込み層と、前記埋め込み層上に
形成された第２の半導体層と、前記第２の半導体層及び
前記埋め込み層を貫いて前記第１の半導体層内に至るよ
うに形成され、前記埋め込み層の側面の一部を後退する
ように除去して形成されたトレンチと、前記トレンチの
側面及び底面に沿って前記第１の半導体層内に形成され
た第１のキャパシタ電極と、前記第１のキャパシタ電極
を被覆して前記トレンチ内に形成されたキャパシタ絶縁
膜と、前記キャパシタ絶縁膜を介して前記第１のキャパ
シタ電極と対向し、前記第１の半導体層における前記ト
レンチ内に形成された第２のキャパシタ電極と、前記埋
め込み層の後退した側面に形成された絶縁膜と、前記埋
め込み層及び前記第２の半導体層における前記トレンチ
内に形成され、前記第２のキャパシタ電極と電気的に接
続された接続部とを具備し、前記埋め込み層における前
記トレンチの開口幅は、前記第２の半導体層における前
記トレンチの開口幅以下である。
【００１８】本発明の第２の視点による半導体記憶装置
は、第１の半導体層と、前記第１の半導体層上に形成さ
れた絶縁体からなる埋め込み層と、前記埋め込み層上に
形成された第２の半導体層と、前記第２の半導体層及び
前記埋め込み層を貫いて前記第１の半導体層内に至るよ
うに形成されたトレンチと、前記第２の半導体層の所定
位置より下の前記トレンチの側面に形成された絶縁膜
と、前記絶縁膜上及び前記トレンチの底面上に形成され
た第１のキャパシタ電極と、前記第１のキャパシタ電極
を被覆して前記トレンチ内に形成されたキャパシタ絶縁
膜と、前記キャパシタ絶縁膜を介して前記第１のキャパ
シタ電極と対向し、前記トレンチ内に形成された第２の
キャパシタ電極と、前記第２の半導体層における前記ト
レンチ内に形成され、前記第２のキャパシタ電極と電気
的に接続された接続部とを具備する。
は、第１の半導体層と、前記第１の半導体層上に形成さ
れた絶縁体からなる埋め込み層と、前記埋め込み層上に
形成された第２の半導体層と、前記第２の半導体層及び
前記埋め込み層を貫いて前記第１の半導体層内に至るよ
うに形成されたトレンチと、前記第２の半導体層の所定
位置より下の前記トレンチの側面に形成された絶縁膜
と、前記絶縁膜上及び前記トレンチの底面上に形成され
た第１のキャパシタ電極と、前記第１のキャパシタ電極
を被覆して前記トレンチ内に形成されたキャパシタ絶縁
膜と、前記キャパシタ絶縁膜を介して前記第１のキャパ
シタ電極と対向し、前記トレンチ内に形成された第２の
キャパシタ電極と、前記第２の半導体層における前記ト
レンチ内に形成され、前記第２のキャパシタ電極と電気
的に接続された接続部とを具備する。
【００１９】本発明の第３の視点による半導体記憶装置
の製造方法は、第１の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第２の半導
体層とを有する基板を形成する工程と、前記第２の半導
体層及び前記埋め込み層を貫いて前記第１の半導体層内
に至るようにトレンチを形成する工程と、前記トレンチ
の側面及び底面上に不純物を含む第１の絶縁膜を形成す
る工程と、前記第２の半導体層及び前記埋め込み層にお
ける前記トレンチの側面部分の前記第１の絶縁膜を等方
性エッチングで除去する工程と、前記不純物を前記第１
の半導体層内に拡散し、前記トレンチの側面及び底面に
沿って拡散層からなる第１のキャパシタ電極を形成する
工程と、前記第１の絶縁膜を除去する工程と、前記第１
の半導体層における前記トレンチの側面及び底面上にキ
ャパシタ絶縁膜を形成する工程と、前記第１の半導体層
における前記トレンチ内の前記キャパシタ絶縁膜上に第
２のキャパシタ電極を形成する工程と、前記埋め込み層
における前記トレンチの側面上から前記第２のキャパシ
タ電極の上面の一部上に至るまで第２の絶縁膜を形成す
る工程と、前記第２の半導体層及び前記埋め込み層にお
ける前記トレンチ内に接続部を形成し、前記接続部を前
記第２のキャパシタ電極に電気的に接続する工程とを含
む。
の製造方法は、第１の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第２の半導
体層とを有する基板を形成する工程と、前記第２の半導
体層及び前記埋め込み層を貫いて前記第１の半導体層内
に至るようにトレンチを形成する工程と、前記トレンチ
の側面及び底面上に不純物を含む第１の絶縁膜を形成す
る工程と、前記第２の半導体層及び前記埋め込み層にお
ける前記トレンチの側面部分の前記第１の絶縁膜を等方
性エッチングで除去する工程と、前記不純物を前記第１
の半導体層内に拡散し、前記トレンチの側面及び底面に
沿って拡散層からなる第１のキャパシタ電極を形成する
工程と、前記第１の絶縁膜を除去する工程と、前記第１
の半導体層における前記トレンチの側面及び底面上にキ
ャパシタ絶縁膜を形成する工程と、前記第１の半導体層
における前記トレンチ内の前記キャパシタ絶縁膜上に第
２のキャパシタ電極を形成する工程と、前記埋め込み層
における前記トレンチの側面上から前記第２のキャパシ
タ電極の上面の一部上に至るまで第２の絶縁膜を形成す
る工程と、前記第２の半導体層及び前記埋め込み層にお
ける前記トレンチ内に接続部を形成し、前記接続部を前
記第２のキャパシタ電極に電気的に接続する工程とを含
む。
【００２０】本発明の第４の視点による半導体記憶装置
の製造方法は、第１の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第２の半導
体層とを有する基板を形成する工程と、前記第２の半導
体層及び前記埋め込み層を貫いて前記第１の半導体層内
に至るようにトレンチを形成する工程と、前記トレンチ
の側面上に絶縁膜を形成する工程と、前記第２の半導体
層の所定位置より下の前記絶縁膜上及び前記トレンチの
底面上に第１のキャパシタ電極を形成する工程と、前記
第１のキャパシタ電極上及び前記絶縁膜上にキャパシタ
絶縁膜を形成する工程と、前記トレンチ内の前記キャパ
シタ絶縁膜上に第２のキャパシタ電極を形成する工程
と、前記第２のキャパシタ電極、前記キャパシタ絶縁膜
及び前記絶縁膜を除去し、前記第２の半導体層の側面の
一部を露出する工程と、前記第２の半導体層における前
記トレンチ内に接続部を形成し、前記接続部を前記第２
のキャパシタ電極に電気的に接続する工程とを含む。
の製造方法は、第１の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第２の半導
体層とを有する基板を形成する工程と、前記第２の半導
体層及び前記埋め込み層を貫いて前記第１の半導体層内
に至るようにトレンチを形成する工程と、前記トレンチ
の側面上に絶縁膜を形成する工程と、前記第２の半導体
層の所定位置より下の前記絶縁膜上及び前記トレンチの
底面上に第１のキャパシタ電極を形成する工程と、前記
第１のキャパシタ電極上及び前記絶縁膜上にキャパシタ
絶縁膜を形成する工程と、前記トレンチ内の前記キャパ
シタ絶縁膜上に第２のキャパシタ電極を形成する工程
と、前記第２のキャパシタ電極、前記キャパシタ絶縁膜
及び前記絶縁膜を除去し、前記第２の半導体層の側面の
一部を露出する工程と、前記第２の半導体層における前
記トレンチ内に接続部を形成し、前記接続部を前記第２
のキャパシタ電極に電気的に接続する工程とを含む。
【００２１】
【発明の実施の形態】本発明の実施の形態は、例えば、
１トランジスタ＋１キャパシタで構成されるＤＲＡＭ
（Dynamic Random Access Memory）セルに係わり、特
に、ＳＯＩ（Silicon On Insulator）基板を用いたトレ
ンチキャパシタの構造に関するものである。
１トランジスタ＋１キャパシタで構成されるＤＲＡＭ
（Dynamic Random Access Memory）セルに係わり、特
に、ＳＯＩ（Silicon On Insulator）基板を用いたトレ
ンチキャパシタの構造に関するものである。
【００２２】本発明の実施の形態を以下に図面を参照し
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
【００２３】［第１の実施形態］第１の実施形態は、埋
め込み層の凹部を絶縁膜で埋め込み、トレンチの側面に
おける段差を無くすことを特徴とする。
め込み層の凹部を絶縁膜で埋め込み、トレンチの側面に
おける段差を無くすことを特徴とする。
【００２４】図１乃至図１６は、本発明の第１の実施形
態に係る半導体記憶装置の製造工程の断面図を示す。以
下に、第１の実施形態に係る半導体記憶装置の製造方法
について説明する。
態に係る半導体記憶装置の製造工程の断面図を示す。以
下に、第１の実施形態に係る半導体記憶装置の製造方法
について説明する。
【００２５】まず、図１に示すように、第１、第２の半
導体層１１ａ、１１ｂ間に例えばＳｉＯ２膜からなる埋
め込み層１１ｃが形成されたＳＯＩ基板１１を用いる。
このＳＯＩ基板１１上に、例えば３０Å乃至２００Åの
膜厚を有するＳｉＯ２膜１２が形成される。次に、この
ＳｉＯ２膜１２上に、例えば１５００Å乃至２５００Å
の膜厚を有するＳｉＮ膜１３が形成される。次に、この
ＳｉＮ膜１３上に、例えば８０００Å乃至１１０００Å
の膜厚を有するＢＳＧ（Boron Silicate Glass）膜１４
が形成される。次に、このＢＳＧ膜１４上に、例えば３
５０Å乃至６５０Åの膜厚を有するＴＥＯＳ（Tetra Et
hyl Ortho Silicate）膜１５が形成される。
導体層１１ａ、１１ｂ間に例えばＳｉＯ２膜からなる埋
め込み層１１ｃが形成されたＳＯＩ基板１１を用いる。
このＳＯＩ基板１１上に、例えば３０Å乃至２００Åの
膜厚を有するＳｉＯ２膜１２が形成される。次に、この
ＳｉＯ２膜１２上に、例えば１５００Å乃至２５００Å
の膜厚を有するＳｉＮ膜１３が形成される。次に、この
ＳｉＮ膜１３上に、例えば８０００Å乃至１１０００Å
の膜厚を有するＢＳＧ（Boron Silicate Glass）膜１４
が形成される。次に、このＢＳＧ膜１４上に、例えば３
５０Å乃至６５０Åの膜厚を有するＴＥＯＳ（Tetra Et
hyl Ortho Silicate）膜１５が形成される。
【００２６】次に、図２に示すように、ＴＥＯＳ膜１５
上にレジスト膜１６が塗布され、このレジスト膜１６が
パターニングされる。このパターニングされたレジスト
膜１６をマスクとして用いて、ＴＥＯＳ膜１５、ＢＳＧ
膜１４、ＳｉＮ膜１３、ＳｉＯ２膜１２が異方性エッチ
ングで除去される。その後、パターニングされたレジス
ト膜１６が除去される。
上にレジスト膜１６が塗布され、このレジスト膜１６が
パターニングされる。このパターニングされたレジスト
膜１６をマスクとして用いて、ＴＥＯＳ膜１５、ＢＳＧ
膜１４、ＳｉＮ膜１３、ＳｉＯ２膜１２が異方性エッチ
ングで除去される。その後、パターニングされたレジス
ト膜１６が除去される。
【００２７】次に、図３に示すように、ＢＳＧ膜１４を
マスクとしてＳＯＩ基板１１が異方性エッチングで除去
され、第２の半導体層１１ｂ及び埋め込み層１１ｃを貫
いて第１の半導体層１１ａ内に至るように深いトレンチ
１７が形成される。このトレンチ１７は、ＳＯＩ基板１
１の表面から例えば５乃至１０μｍの深さを有する。こ
のトレンチ１７の形成の際、ＴＥＯＳ膜１５の全部及び
ＢＳＧ膜１４の一部が除去される。その後、残存してい
るＢＳＧ膜１４が全て除去され、ＳＯＩ基板１１が洗浄
される。
マスクとしてＳＯＩ基板１１が異方性エッチングで除去
され、第２の半導体層１１ｂ及び埋め込み層１１ｃを貫
いて第１の半導体層１１ａ内に至るように深いトレンチ
１７が形成される。このトレンチ１７は、ＳＯＩ基板１
１の表面から例えば５乃至１０μｍの深さを有する。こ
のトレンチ１７の形成の際、ＴＥＯＳ膜１５の全部及び
ＢＳＧ膜１４の一部が除去される。その後、残存してい
るＢＳＧ膜１４が全て除去され、ＳＯＩ基板１１が洗浄
される。
【００２８】次に、図４に示すように、トレンチ１７の
内側面及び内底面やＳｉＮ膜１３上に、例えば４００Å
乃至８００Åの膜厚を有するＡｓＳＧ（Arsenic Silica
te Glass）膜１８が形成される。このＡｓＳＧ膜１８
は、不純物を含む絶縁膜であれば何でもよいが、例えば
ＰＳＧ（Phosphorous Silicate Glass）膜やＳｉＯ２膜
のようにフッ酸系の溶液で除去しやすい膜が望ましい。
次に、ＡｓＳＧ膜１８上に例えば２００Å乃至３００Å
の膜厚を有するＴＥＯＳ膜１９が形成される。
内側面及び内底面やＳｉＮ膜１３上に、例えば４００Å
乃至８００Åの膜厚を有するＡｓＳＧ（Arsenic Silica
te Glass）膜１８が形成される。このＡｓＳＧ膜１８
は、不純物を含む絶縁膜であれば何でもよいが、例えば
ＰＳＧ（Phosphorous Silicate Glass）膜やＳｉＯ２膜
のようにフッ酸系の溶液で除去しやすい膜が望ましい。
次に、ＡｓＳＧ膜１８上に例えば２００Å乃至３００Å
の膜厚を有するＴＥＯＳ膜１９が形成される。
【００２９】次に、図５に示すように、ＴＥＯＳ膜１９
上にレジスト膜２０が形成され、このレジスト膜２０で
トレンチ１７が埋め込まれる。次に、ＳＯＩ基板１１の
表面から例えば８０００Å乃至１５０００Åの深さま
で、レジスト膜２０が除去される。これにより、レジス
ト膜２０は、埋め込み層１１ｃの下面より下に残存す
る。次に、フッ酸系の溶液を用いた等方性エッチングに
よりＴＥＯＳ膜１９及びＡｓＳＧ膜１８の一部が除去さ
れ、埋め込み層１１ｃの下面より下にのみＴＥＯＳ膜１
９及びＡｓＳＧ膜１８を残存させる。この際、ＳｉＯ２
膜からなる埋め込み層１１ｃやＳｉＯ２膜１２が横方向
に後退して凹部３０ａ、３０ｂが形成される。その後、
レジスト膜２０が除去される。
上にレジスト膜２０が形成され、このレジスト膜２０で
トレンチ１７が埋め込まれる。次に、ＳＯＩ基板１１の
表面から例えば８０００Å乃至１５０００Åの深さま
で、レジスト膜２０が除去される。これにより、レジス
ト膜２０は、埋め込み層１１ｃの下面より下に残存す
る。次に、フッ酸系の溶液を用いた等方性エッチングに
よりＴＥＯＳ膜１９及びＡｓＳＧ膜１８の一部が除去さ
れ、埋め込み層１１ｃの下面より下にのみＴＥＯＳ膜１
９及びＡｓＳＧ膜１８を残存させる。この際、ＳｉＯ２
膜からなる埋め込み層１１ｃやＳｉＯ２膜１２が横方向
に後退して凹部３０ａ、３０ｂが形成される。その後、
レジスト膜２０が除去される。
【００３０】次に、図６に示すように、１０００℃以上
の高温のアニールにより、ＡｓＳＧ膜１８内のＡｓをト
レンチ１７の外側面の第１の半導体層１１ａ内に拡散さ
せる。これにより、第１の半導体層１１ａ内にトレンチ
１７の側面及び底面に沿って、キャパシタ電極となるプ
レート拡散層２１ａが形成される。その後、例えばフッ
酸系の溶液を用いてＡｓＳＧ膜１８及びＴＥＯＳ膜１９
が除去され、ＳＯＩ基板１１が洗浄される。
の高温のアニールにより、ＡｓＳＧ膜１８内のＡｓをト
レンチ１７の外側面の第１の半導体層１１ａ内に拡散さ
せる。これにより、第１の半導体層１１ａ内にトレンチ
１７の側面及び底面に沿って、キャパシタ電極となるプ
レート拡散層２１ａが形成される。その後、例えばフッ
酸系の溶液を用いてＡｓＳＧ膜１８及びＴＥＯＳ膜１９
が除去され、ＳＯＩ基板１１が洗浄される。
【００３１】次に、図７に示すように、ＳＯＩ基板１１
が窒化された後、酸化される。これにより、トレンチ１
７の内側面及び内底面やＳｉＮ膜１３上に、薄いＮＯ膜
からなるキャパシタ絶縁膜２２が形成される。このキャ
パシタ絶縁膜２２上にキャパシタ電極となるＡｓを含む
ポリシリコン膜２３が形成され、このポリシリコン膜２
３でトレンチ１７が埋め込まれる。このポリシリコン膜
２３は、例えば３０００Å乃至４０００Åの膜厚を有す
る。
が窒化された後、酸化される。これにより、トレンチ１
７の内側面及び内底面やＳｉＮ膜１３上に、薄いＮＯ膜
からなるキャパシタ絶縁膜２２が形成される。このキャ
パシタ絶縁膜２２上にキャパシタ電極となるＡｓを含む
ポリシリコン膜２３が形成され、このポリシリコン膜２
３でトレンチ１７が埋め込まれる。このポリシリコン膜
２３は、例えば３０００Å乃至４０００Åの膜厚を有す
る。
【００３２】次に、図８に示すように、ポリシリコン膜
２３及びキャパシタ絶縁膜２２が、ＳＯＩ基板１１の表
面から例えば７０００Å乃至９０００Åの深さまで除去
される。これにより、ポリシリコン膜２３及びキャパシ
タ絶縁膜２２は埋め込み層１１ｃの下面より下にのみ残
存させる。ここで、埋め込み層１１ｃ及びＳｉＯ２膜１
２の凹部３０ａ、３０ｂに残存したポリシリコン膜２３
及びキャパシタ絶縁膜２２は、等方性エッチングで除去
される。このようにして、プレート拡散層２１ａとキャ
パシタ絶縁膜２２とポリシリコン膜２３とからなるトレ
ンチキャパシタ２７が形成される。
２３及びキャパシタ絶縁膜２２が、ＳＯＩ基板１１の表
面から例えば７０００Å乃至９０００Åの深さまで除去
される。これにより、ポリシリコン膜２３及びキャパシ
タ絶縁膜２２は埋め込み層１１ｃの下面より下にのみ残
存させる。ここで、埋め込み層１１ｃ及びＳｉＯ２膜１
２の凹部３０ａ、３０ｂに残存したポリシリコン膜２３
及びキャパシタ絶縁膜２２は、等方性エッチングで除去
される。このようにして、プレート拡散層２１ａとキャ
パシタ絶縁膜２２とポリシリコン膜２３とからなるトレ
ンチキャパシタ２７が形成される。
【００３３】次に、図９に示すように、ＳｉＮ膜１３、
トレンチ１７の側面及びポリシリコン膜２３上に、例え
ば５００Å乃至７００Åの膜厚を有する厚いＴＥＯＳ膜
２４が形成される。
トレンチ１７の側面及びポリシリコン膜２３上に、例え
ば５００Å乃至７００Åの膜厚を有する厚いＴＥＯＳ膜
２４が形成される。
【００３４】次に、図１０に示すように、ＴＥＯＳ膜２
４上にレジスト膜２５が塗布される。その後、第２の半
導体層１１ｂの上面より下でかつ埋め込み層１１ｃの上
面より上に位置するように、レジスト膜２５が除去され
る。
４上にレジスト膜２５が塗布される。その後、第２の半
導体層１１ｂの上面より下でかつ埋め込み層１１ｃの上
面より上に位置するように、レジスト膜２５が除去され
る。
【００３５】次に、図１１に示すように、レジスト膜２
５をマスクとして、埋め込み層１１ｃの上面の高さまで
ＴＥＯＳ膜２４が除去される。ここで、ＴＥＯＳ膜２４
は、まず等方性エッチングによりレジスト膜２５の上面
の高さまで除去された後、次に、異方性エッチングによ
り埋め込み層１１ｃの上面の高さまで除去される。
５をマスクとして、埋め込み層１１ｃの上面の高さまで
ＴＥＯＳ膜２４が除去される。ここで、ＴＥＯＳ膜２４
は、まず等方性エッチングによりレジスト膜２５の上面
の高さまで除去された後、次に、異方性エッチングによ
り埋め込み層１１ｃの上面の高さまで除去される。
【００３６】次に、図１２に示すように、レジスト膜２
５が除去される。
５が除去される。
【００３７】次に、図１３に示すように、異方性エッチ
ングによりＴＥＯＳ膜２４がエッチングされる。これに
より、埋め込み層１１ｃ及び第１の半導体層１１ａの側
面に接した部分のＴＥＯＳ膜２４は残り、ポリシリコン
膜２３に接した部分のＴＥＯＳ膜２４の一部は除去さ
れ、埋め込み層１１ｃと第２の半導体層１１ｂとの境界
部におけるＴＥＯＳ膜２４が除去される。従って、ポリ
シリコン膜２３の表面の一部が露出され、埋め込み層１
１ｃと第２の半導体層１１ｂとの境界部におけるトレン
チ１７の側面の段差が無くなる。その結果、埋め込み層
１１ｃにおけるトレンチ１７の開口幅Ｙは、第２の半導
体層１１ｂにおけるトレンチ１７の開口幅Ｘ以下とな
る。また、埋め込み層１１ｃと第１の半導体層１１ａと
の境界部にＴＥＯＳ膜２４は残存するため、この境界部
におけるトレンチ１７の開口幅Ｚは埋め込み層１１ｃに
おけるトレンチ１７の開口幅Ｙよりも狭くなる。
ングによりＴＥＯＳ膜２４がエッチングされる。これに
より、埋め込み層１１ｃ及び第１の半導体層１１ａの側
面に接した部分のＴＥＯＳ膜２４は残り、ポリシリコン
膜２３に接した部分のＴＥＯＳ膜２４の一部は除去さ
れ、埋め込み層１１ｃと第２の半導体層１１ｂとの境界
部におけるＴＥＯＳ膜２４が除去される。従って、ポリ
シリコン膜２３の表面の一部が露出され、埋め込み層１
１ｃと第２の半導体層１１ｂとの境界部におけるトレン
チ１７の側面の段差が無くなる。その結果、埋め込み層
１１ｃにおけるトレンチ１７の開口幅Ｙは、第２の半導
体層１１ｂにおけるトレンチ１７の開口幅Ｘ以下とな
る。また、埋め込み層１１ｃと第１の半導体層１１ａと
の境界部にＴＥＯＳ膜２４は残存するため、この境界部
におけるトレンチ１７の開口幅Ｚは埋め込み層１１ｃに
おけるトレンチ１７の開口幅Ｙよりも狭くなる。
【００３８】次に、図１４に示すように、トレンチ１７
内及びＳｉＮ膜１３上に、例えば３５００Å乃至４５０
０Åの膜厚を有するＡｓを含むポリシリコン膜２６が形
成される。これにより、ポリシリコン膜２６がポリシリ
コン膜２３の露出された表面に接続する。
内及びＳｉＮ膜１３上に、例えば３５００Å乃至４５０
０Åの膜厚を有するＡｓを含むポリシリコン膜２６が形
成される。これにより、ポリシリコン膜２６がポリシリ
コン膜２３の露出された表面に接続する。
【００３９】次に、図１５に示すように、ポリシリコン
膜２６がＳＯＩ基板１１の表面まで異方性エッチングで
除去され、このポリシリコン膜２６で第２の半導体層１
１ｂにおけるトレンチ１７内が埋め込まれる。このよう
にして、ポリシリコン膜２６からなるトランジスタ接続
部２８が形成される。
膜２６がＳＯＩ基板１１の表面まで異方性エッチングで
除去され、このポリシリコン膜２６で第２の半導体層１
１ｂにおけるトレンチ１７内が埋め込まれる。このよう
にして、ポリシリコン膜２６からなるトランジスタ接続
部２８が形成される。
【００４０】最後に、図１６に示すように、公知の技術
を用いて、ゲート電極３１、ソース／ドレイン拡散層３
２、このソース／ドレイン拡散層３２及び接続部２８に
接する拡散層３３が形成される。これにより、接続部２
８を介してキャパシタ２７に電気的に接続するトランジ
スタ２９が形成される。
を用いて、ゲート電極３１、ソース／ドレイン拡散層３
２、このソース／ドレイン拡散層３２及び接続部２８に
接する拡散層３３が形成される。これにより、接続部２
８を介してキャパシタ２７に電気的に接続するトランジ
スタ２９が形成される。
【００４１】上記第１の実施形態によれば、フッ酸系の
溶液を用いた等方性エッチングでＡｓＳＧ膜１８を除去
する際、埋め込み層１１ｃが横方向に後退して凹部３０
が形成された場合であっても、凹部３０にＴＥＯＳ膜２
４を形成し、トレンチ１７の側面の段差を無くしてい
る。従って、トレンチ１７内をポリシリコン膜２６で埋
め込んだ際、ポリシリコン膜２６内に隙間が発生するこ
とを抑制できる。このため、キャパシタ２７とトランジ
スタ２９との電流経路となる接続部２８の断面積の減少
を防止できる。その結果、ＤＲＡＭセルとしての寄生抵
抗の増大を抑えることができ、ＤＲＡＭ素子として電気
信号の書き込み／読み出しの高速化が図れないという問
題を回避できる。
溶液を用いた等方性エッチングでＡｓＳＧ膜１８を除去
する際、埋め込み層１１ｃが横方向に後退して凹部３０
が形成された場合であっても、凹部３０にＴＥＯＳ膜２
４を形成し、トレンチ１７の側面の段差を無くしてい
る。従って、トレンチ１７内をポリシリコン膜２６で埋
め込んだ際、ポリシリコン膜２６内に隙間が発生するこ
とを抑制できる。このため、キャパシタ２７とトランジ
スタ２９との電流経路となる接続部２８の断面積の減少
を防止できる。その結果、ＤＲＡＭセルとしての寄生抵
抗の増大を抑えることができ、ＤＲＡＭ素子として電気
信号の書き込み／読み出しの高速化が図れないという問
題を回避できる。
【００４２】なお、ＴＥＯＳ膜２４の除去は、図１１、
図１２に示す方法に限られない。例えば、図１７に示す
ように、レジスト膜２５を埋め込み層１１ｃの上面の高
さまで除去し、このレジスト膜２５をマスクとして等方
性エッチングでレジスト膜２５の上面の高さまでＴＥＯ
Ｓ膜２４を除去してもよい。
図１２に示す方法に限られない。例えば、図１７に示す
ように、レジスト膜２５を埋め込み層１１ｃの上面の高
さまで除去し、このレジスト膜２５をマスクとして等方
性エッチングでレジスト膜２５の上面の高さまでＴＥＯ
Ｓ膜２４を除去してもよい。
【００４３】また、キャパシタ２７を構成するポリシリ
コン膜２３及びキャパシタ絶縁膜２２の除去は、図８に
示す方法に限られない。例えば、図１８、１９に示すよ
うに、ポリシリコン膜２３及びキャパシタ絶縁膜２２を
埋め込み層１１ｃの下面より上に残存させてもよい。つ
まり、ポリシリコン膜２３及びキャパシタ絶縁膜２２
は、埋め込み層１１ｃの上面より下に形成されていれば
よい。
コン膜２３及びキャパシタ絶縁膜２２の除去は、図８に
示す方法に限られない。例えば、図１８、１９に示すよ
うに、ポリシリコン膜２３及びキャパシタ絶縁膜２２を
埋め込み層１１ｃの下面より上に残存させてもよい。つ
まり、ポリシリコン膜２３及びキャパシタ絶縁膜２２
は、埋め込み層１１ｃの上面より下に形成されていれば
よい。
【００４４】［第２の実施形態］第２の実施形態は、埋
め込み層が横方向に後退する処理を無くすことにより、
埋め込み層に凹部が形成されることを防止することを特
徴とする。
め込み層が横方向に後退する処理を無くすことにより、
埋め込み層に凹部が形成されることを防止することを特
徴とする。
【００４５】図２０乃至図３１は、本発明の第２の実施
形態に係る半導体記憶装置の製造工程の断面図を示す。
以下に、第２の実施形態に係る半導体記憶装置の製造方
法について説明する。この第２の実施形態に係る半導体
記憶装置の製造方法では、上記第１の実施形態に係る半
導体記憶装置の製造方法と同様の工程は説明を省略し、
異なる工程のみ説明する。
形態に係る半導体記憶装置の製造工程の断面図を示す。
以下に、第２の実施形態に係る半導体記憶装置の製造方
法について説明する。この第２の実施形態に係る半導体
記憶装置の製造方法では、上記第１の実施形態に係る半
導体記憶装置の製造方法と同様の工程は説明を省略し、
異なる工程のみ説明する。
【００４６】まず、図２０示すように、第１の実施形態
と同様に、ＳＯＩ基板１１内に、ＳＯＩ基板１１の表面
から例えば５乃至１０μｍの深さを有する深いトレンチ
１７が形成される。
と同様に、ＳＯＩ基板１１内に、ＳＯＩ基板１１の表面
から例えば５乃至１０μｍの深さを有する深いトレンチ
１７が形成される。
【００４７】次に、図２１に示すように、トレンチ１７
の内側面及び内底面やＳｉＮ膜１３上に、例えば３００
Å乃至５００Åの膜厚を有するＴＥＯＳ膜２４が形成さ
れる。
の内側面及び内底面やＳｉＮ膜１３上に、例えば３００
Å乃至５００Åの膜厚を有するＴＥＯＳ膜２４が形成さ
れる。
【００４８】次に、図２２に示すように、異方性エッチ
ングにより、ＳｉＮ膜１３及びトレンチ１７底面上のＴ
ＥＯＳ膜２４が除去される。次に、ＳＯＩ基板１１に高
濃度のイオン注入が行われ、トレンチ１７の底面に沿っ
て拡散層（図示せず）が形成される。この拡散層によっ
て隣接するキャパシタが接続される。
ングにより、ＳｉＮ膜１３及びトレンチ１７底面上のＴ
ＥＯＳ膜２４が除去される。次に、ＳＯＩ基板１１に高
濃度のイオン注入が行われ、トレンチ１７の底面に沿っ
て拡散層（図示せず）が形成される。この拡散層によっ
て隣接するキャパシタが接続される。
【００４９】次に、図２３に示すように、ＳｉＮ膜１
３、ＴＥＯＳ膜２４及びトレンチ１７底面上に、Ａｓを
含むポリシリコン膜からなるプレート電極膜２１ｂが形
成される。このプレート電極膜２１ｂは、キャパシタ電
極となり、例えば２００Å乃至５００Åの膜厚を有す
る。
３、ＴＥＯＳ膜２４及びトレンチ１７底面上に、Ａｓを
含むポリシリコン膜からなるプレート電極膜２１ｂが形
成される。このプレート電極膜２１ｂは、キャパシタ電
極となり、例えば２００Å乃至５００Åの膜厚を有す
る。
【００５０】次に、図２４に示すように、トレンチ１７
内にレジスト膜（図示せず）が形成される。プレート電
極膜２１ｂの上面が第２の半導体層１１ｂの上面より下
に位置するように、レジスト膜をマスクとして、プレー
ト電極膜２１ｂが等方性エッチングで除去される。その
後、レジスト膜が除去され、ＳＯＩ基板１１が洗浄され
る。
内にレジスト膜（図示せず）が形成される。プレート電
極膜２１ｂの上面が第２の半導体層１１ｂの上面より下
に位置するように、レジスト膜をマスクとして、プレー
ト電極膜２１ｂが等方性エッチングで除去される。その
後、レジスト膜が除去され、ＳＯＩ基板１１が洗浄され
る。
【００５１】次に、図２５に示すように、ＳＯＩ基板１
１が窒化された後、酸化される。これにより、プレート
電極膜２１ｂ、ＴＥＯＳ膜２４及びＳｉＮ膜１３上に、
薄いＮＯ膜からなるキャパシタのキャパシタ絶縁膜２２
が形成される。
１が窒化された後、酸化される。これにより、プレート
電極膜２１ｂ、ＴＥＯＳ膜２４及びＳｉＮ膜１３上に、
薄いＮＯ膜からなるキャパシタのキャパシタ絶縁膜２２
が形成される。
【００５２】次に、図２６に示すように、キャパシタ絶
縁膜２２上にキャパシタ電極となるＡｓを含むポリシリ
コン膜２３が形成され、このポリシリコン膜２３でトレ
ンチ１７が埋め込まれる。このポリシリコン膜２３は、
例えば３０００Å乃至４０００Åの膜厚を有する。
縁膜２２上にキャパシタ電極となるＡｓを含むポリシリ
コン膜２３が形成され、このポリシリコン膜２３でトレ
ンチ１７が埋め込まれる。このポリシリコン膜２３は、
例えば３０００Å乃至４０００Åの膜厚を有する。
【００５３】次に、図２７に示すように、ポリシリコン
膜２３及びキャパシタ絶縁膜２２の上面が第２の半導体
層１１ｂの上面より下に位置するように、ポリシリコン
膜２３及びキャパシタ絶縁膜２２が異方性エッチングで
除去される。このようにして、プレート電極膜２１ｂと
キャパシタ絶縁膜２２とポリシリコン膜２３とからなる
トレンチキャパシタ２７が形成される。
膜２３及びキャパシタ絶縁膜２２の上面が第２の半導体
層１１ｂの上面より下に位置するように、ポリシリコン
膜２３及びキャパシタ絶縁膜２２が異方性エッチングで
除去される。このようにして、プレート電極膜２１ｂと
キャパシタ絶縁膜２２とポリシリコン膜２３とからなる
トレンチキャパシタ２７が形成される。
【００５４】次に、図２８に示すように、ＴＥＯＳ膜２
４の上面が第２の半導体層１１ｂの上面より下に位置す
るように、ＴＥＯＳ膜２４が等方性エッチングで除去さ
れる。これにより、第２の半導体層１１ｂの上部におけ
るトレンチ１７の側面が露出される。
４の上面が第２の半導体層１１ｂの上面より下に位置す
るように、ＴＥＯＳ膜２４が等方性エッチングで除去さ
れる。これにより、第２の半導体層１１ｂの上部におけ
るトレンチ１７の側面が露出される。
【００５５】次に、図２９に示すように、トレンチ１７
内及びＳｉＮ膜１３上に、例えば３５００Å乃至４５０
０Åの膜厚を有するＡｓを含むポリシリコン膜２６が形
成される。これにより、第２の半導体層１１ｂの上部に
おけるトレンチ１７内がポリシリコン膜２６で埋め込ま
れ、このポリシリコン膜２６がポリシリコン膜２３に電
気的に接続する。
内及びＳｉＮ膜１３上に、例えば３５００Å乃至４５０
０Åの膜厚を有するＡｓを含むポリシリコン膜２６が形
成される。これにより、第２の半導体層１１ｂの上部に
おけるトレンチ１７内がポリシリコン膜２６で埋め込ま
れ、このポリシリコン膜２６がポリシリコン膜２３に電
気的に接続する。
【００５６】次に、図３０に示すように、異方性エッチ
ングにより、ポリシリコン膜２６が第２の半導体層１１
ｂの上面まで除去される。このようにして、ポリシリコ
ン膜２６からなるトランジスタ接続部２８が形成され
る。
ングにより、ポリシリコン膜２６が第２の半導体層１１
ｂの上面まで除去される。このようにして、ポリシリコ
ン膜２６からなるトランジスタ接続部２８が形成され
る。
【００５７】最後に、図３１に示すように、公知の技術
を用いて、ゲート電極３１、ソース／ドレイン拡散層３
２、このソース／ドレイン拡散層３２及び接続部２８に
接する拡散層３３が形成される。これにより、接続部２
８を介してキャパシタ２７に電気的に接続するトランジ
スタ２９が形成される。
を用いて、ゲート電極３１、ソース／ドレイン拡散層３
２、このソース／ドレイン拡散層３２及び接続部２８に
接する拡散層３３が形成される。これにより、接続部２
８を介してキャパシタ２７に電気的に接続するトランジ
スタ２９が形成される。
【００５８】上記第２の実施形態によれば、トレンチ１
７内にキャパシタ２０を形成する工程において、埋め込
み層１１ｃの側面を露出する工程がないため、埋め込み
層１１ｃの側面が後退して凹部３０が形成されるという
問題が生じない。従って、トレンチ１７内をポリシリコ
ン膜２６で埋め込んだ際、ポリシリコン膜２６内に隙間
が発生しない。このため、キャパシタ２７とトランジス
タ２９との電流経路となる接続部２８の断面積の減少を
防止できる。その結果、ＤＲＡＭセルとしての寄生抵抗
の増大を抑えることができ、ＤＲＡＭ素子として電気信
号の書き込み／読み出しの高速化が図れないという問題
を回避できる。
７内にキャパシタ２０を形成する工程において、埋め込
み層１１ｃの側面を露出する工程がないため、埋め込み
層１１ｃの側面が後退して凹部３０が形成されるという
問題が生じない。従って、トレンチ１７内をポリシリコ
ン膜２６で埋め込んだ際、ポリシリコン膜２６内に隙間
が発生しない。このため、キャパシタ２７とトランジス
タ２９との電流経路となる接続部２８の断面積の減少を
防止できる。その結果、ＤＲＡＭセルとしての寄生抵抗
の増大を抑えることができ、ＤＲＡＭ素子として電気信
号の書き込み／読み出しの高速化が図れないという問題
を回避できる。
【００５９】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
【００６０】
【発明の効果】以上説明したように本発明によれば、電
流経路における隙間の発生を抑制することが可能な半導
体記憶装置及びその製造方法を提供できる。
流経路における隙間の発生を抑制することが可能な半導
体記憶装置及びその製造方法を提供できる。
【図１】本発明の第１の実施形態に係わる半導体記憶装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる
半導体記憶装置の製造工程を示す断面図。
半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わ
る半導体記憶装置の製造工程を示す断面図。
る半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第１の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第１の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第１の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第１の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図１７】本発明の第１の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図１８】本発明の第１の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図１９】本発明の第１の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図２０】本発明の第２の実施形態に係わる半導体記憶
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図２１】図２０に続く、発明の第２の実施形態に係わ
る半導体記憶装置の製造工程を示す断面図。
る半導体記憶装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２４】図２３に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２５】図２４に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２６】図２５に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２７】図２６に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２８】図２７に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図２９】図２８に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図３０】図２９に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図３１】図３０に続く、本発明の第２の実施形態に係
わる半導体記憶装置の製造工程を示す断面図。
わる半導体記憶装置の製造工程を示す断面図。
【図３２】従来技術による半導体記憶装置の製造工程を
示す断面図。
示す断面図。
【図３３】図３２に続く、従来技術による半導体記憶装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図３４】図３３に続く、従来技術による半導体記憶装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図３５】図３４に続く、従来技術による半導体記憶装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図３６】図３５に続く、従来技術による半導体記憶装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図３７】図３６に続く、従来技術による半導体記憶装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図３８】図３７に続く、従来技術による半導体記憶装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
１１…ＳＯＩ基板、
１１ａ、１１ｂ…半導体層、
１１ｃ…埋め込み層、
１２…ＳｉＯ２膜、
１３…ＳｉＮ膜、
１４…ＢＳＧ膜、
１５、１９、２４…ＴＥＯＳ膜、
１６、２０、２５…レジスト膜、
１７…トレンチ、
１８…ＡｓＳＧ膜、
２１ａ…プレート拡散層、
２１ｂ…プレート電極膜、
２２…キャパシタ絶縁膜、
２３、２６…Ａｓを含むポリシリコン膜、
２７…キャパシタ、
２８…トランジスタ接続部、
２９…トランジスタ、
３０ａ、３０ｂ…凹部。
Claims (15)
- 【請求項１】 第１の半導体層と、 前記第１の半導体層上に形成された絶縁体からなる埋め
込み層と、 前記埋め込み層上に形成された第２の半導体層と、 前記第２の半導体層及び前記埋め込み層を貫いて前記第
１の半導体層内に至るように形成され、前記埋め込み層
の側面の一部を後退するように除去して形成されたトレ
ンチと、 前記トレンチの側面及び底面に沿って前記第１の半導体
層内に形成された第１のキャパシタ電極と、 前記第１のキャパシタ電極を被覆して前記トレンチ内に
形成されたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介して前記第１のキャパシタ電
極と対向し、前記第１の半導体層における前記トレンチ
内に形成された第２のキャパシタ電極と、 前記埋め込み層の後退した側面に形成された絶縁膜と、 前記埋め込み層及び前記第２の半導体層における前記ト
レンチ内に形成され、前記第２のキャパシタ電極と電気
的に接続された接続部とを具備し、 前記埋め込み層における前記トレンチの開口幅は、前記
第２の半導体層における前記トレンチの開口幅以下であ
ることを特徴とする半導体記憶装置。 - 【請求項２】 第１の半導体層と、 前記第１の半導体層上に形成された絶縁体からなる埋め
込み層と、 前記埋め込み層上に形成された第２の半導体層と、 前記第２の半導体層及び前記埋め込み層を貫いて前記第
１の半導体層内に至るように形成されたトレンチと、 前記第２の半導体層の所定位置より下の前記トレンチの
側面に形成された絶縁膜と、 前記絶縁膜上及び前記トレンチの底面上に形成された第
１のキャパシタ電極と、 前記第１のキャパシタ電極を被覆して前記トレンチ内に
形成されたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介して前記第１のキャパシタ電
極と対向し、前記トレンチ内に形成された第２のキャパ
シタ電極と、 前記第２の半導体層における前記トレンチ内に形成さ
れ、前記第２のキャパシタ電極と電気的に接続された接
続部とを具備することを特徴とする半導体記憶装置。 - 【請求項３】 前記キャパシタ絶縁膜及び前記第２のキ
ャパシタ電極は、前記埋め込み層の上面より下における
前記トレンチ内に形成されることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項４】 前記埋め込み層と前記第１の半導体層と
の境界部における前記トレンチの開口幅は前記埋め込み
層における前記トレンチの開口幅よりも狭いことを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項５】 前記接続部に接して前記第２の半導体層
内に形成された接続用拡散層と、 前記接続用拡散層及び前記接続部を介して、前記第２の
キャパシタ電極に電気的に接続するトランジスタとをさ
らに具備することを特徴とする請求項１又は２記載の半
導体記憶装置。 - 【請求項６】 第１の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第２の半導
体層とを有する基板を形成する工程と、 前記第２の半導体層及び前記埋め込み層を貫いて前記第
１の半導体層内に至るようにトレンチを形成する工程
と、 前記トレンチの側面及び底面上に不純物を含む第１の絶
縁膜を形成する工程と、 前記第２の半導体層及び前記埋め込み層における前記ト
レンチの側面部分の前記第１の絶縁膜を等方性エッチン
グで除去する工程と、 前記不純物を前記第１の半導体層内に拡散し、前記トレ
ンチの側面及び底面に沿って拡散層からなる第１のキャ
パシタ電極を形成する工程と、 前記第１の絶縁膜を除去する工程と、 前記第１の半導体層における前記トレンチの側面及び底
面上にキャパシタ絶縁膜を形成する工程と、 前記第１の半導体層における前記トレンチ内の前記キャ
パシタ絶縁膜上に第２のキャパシタ電極を形成する工程
と、 前記埋め込み層における前記トレンチの側面上から前記
第２のキャパシタ電極の上面の一部上に至るまで第２の
絶縁膜を形成する工程と、 前記第２の半導体層及び前記埋め込み層における前記ト
レンチ内に接続部を形成し、前記接続部を前記第２のキ
ャパシタ電極に電気的に接続する工程とを含むことを特
徴とする半導体記憶装置の製造方法。 - 【請求項７】 第１の半導体層上に設けた絶縁体からな
る埋め込み層と、この埋め込み層上に設けた第２の半導
体層とを有する基板を形成する工程と、 前記第２の半導体層及び前記埋め込み層を貫いて前記第
１の半導体層内に至るようにトレンチを形成する工程
と、 前記トレンチの側面上に絶縁膜を形成する工程と、 前記第２の半導体層の所定位置より下の前記絶縁膜上及
び前記トレンチの底面上に第１のキャパシタ電極を形成
する工程と、 前記第１のキャパシタ電極上及び前記絶縁膜上にキャパ
シタ絶縁膜を形成する工程と、 前記トレンチ内の前記キャパシタ絶縁膜上に第２のキャ
パシタ電極を形成する工程と、 前記第２のキャパシタ電極、前記キャパシタ絶縁膜及び
前記絶縁膜を除去し、前記第２の半導体層の側面の一部
を露出する工程と、 前記第２の半導体層における前記トレンチ内に接続部を
形成し、前記接続部を前記第２のキャパシタ電極に電気
的に接続する工程とを含むことを特徴とする半導体記憶
装置の製造方法。 - 【請求項８】 前記第２のキャパシタ電極を形成した後
で、かつ前記接続部を形成する前に、 前記トレンチの側面上及び前記第２のキャパシタ電極上
に前記第２の絶縁膜を形成する工程と、 前記トレンチ内の前記第２の絶縁膜上にレジスト膜を形
成する工程と、 前記レジスト膜をマスクとして前記第２の絶縁膜を前記
埋め込み層の上面の高さまで除去する工程と、 前記レジスト膜を除去する工程とをさらに含むことを特
徴とする請求項６記載の半導体記憶装置の製造方法。 - 【請求項９】 前記第２の絶縁膜は、前記レジスト膜の
上面と等しい位置まで等方性エッチングで除去した後
に、前記埋め込み層の上面と等しい位置まで異方性エッ
チングで除去することを特徴とする請求項８記載の半導
体記憶装置の製造方法。 - 【請求項１０】 前記レジスト膜を前記埋め込み層の上
面と等しい高さまで形成した後、前記第２の絶縁膜を前
記埋め込み層の上面と等しい位置まで異方性エッチング
で除去することを特徴とする請求項８記載の半導体記憶
装置の製造方法。 - 【請求項１１】 前記キャパシタ絶縁膜及び前記第１の
キャパシタ電極は、前記埋め込み層の上面より下におけ
る前記トレンチ内に形成することを特徴とする請求項６
記載の半導体記憶装置の製造方法。 - 【請求項１２】 前記第１の絶縁膜はシリコン酸化膜で
あることを特徴とする請求項６記載の半導体記憶装置の
製造方法。 - 【請求項１３】 前記埋め込み層における前記トレンチ
の開口幅は、前記第２の半導体層における前記トレンチ
の開口幅以下であることを特徴とする請求項６記載の半
導体記憶装置の製造方法。 - 【請求項１４】 前記埋め込み層と前記第１の半導体層
との境界部における前記トレンチの開口幅は前記埋め込
み層における前記トレンチの開口幅よりも狭いことを特
徴とする請求項６記載の半導体記憶装置の製造方法。 - 【請求項１５】 前記第２の半導体層内に前記接続部に
接する接続用拡散層を形成する工程と、 前記接続用拡散層及び前記接続部を介して、前記キャパ
シタに電気的に接続するトランジスタを形成する工程と
をさらに含むことを特徴とする請求項６又は７記載の半
導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001193519A JP4084005B2 (ja) | 2001-06-26 | 2001-06-26 | 半導体記憶装置及びその製造方法 |
| TW091113162A TW548828B (en) | 2001-06-26 | 2002-06-17 | Semiconductor memory device and method of manufacturing the same |
| KR10-2002-0035318A KR100515866B1 (ko) | 2001-06-26 | 2002-06-24 | 반도체 기억 장치 및 그 제조 방법 |
| US10/178,742 US6787837B2 (en) | 2001-06-26 | 2002-06-25 | Semiconductor memory with trench capacitor and method of manufacturing the same |
| US10/876,591 US6930012B2 (en) | 2001-06-26 | 2004-06-28 | Semiconductor memory with trench capacitor and method of manufacturing the same |
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|---|---|---|---|
| JP2001193519A JP4084005B2 (ja) | 2001-06-26 | 2001-06-26 | 半導体記憶装置及びその製造方法 |
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|---|---|
| JP2003007857A true JP2003007857A (ja) | 2003-01-10 |
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| JP (1) | JP4084005B2 (ja) |
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| TW (1) | TW548828B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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