CN112928069A - 半导体结构的制作方法及半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 129
- 238000005530 etching Methods 0.000 claims abstract description 78
- 238000000034 method Methods 0.000 claims abstract description 68
- 230000008093 supporting effect Effects 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 24
- -1 boron ions Chemical class 0.000 claims description 84
- 229910052796 boron Inorganic materials 0.000 claims description 74
- 239000000463 material Substances 0.000 claims description 13
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000009286 beneficial effect Effects 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 526
- AJSTXXYNEIHPMD-UHFFFAOYSA-N triethyl borate Chemical compound CCOB(OCC)OCC AJSTXXYNEIHPMD-UHFFFAOYSA-N 0.000 description 16
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 10
- DQWPFSLDHJDLRL-UHFFFAOYSA-N triethyl phosphate Chemical compound CCOP(=O)(OCC)OCC DQWPFSLDHJDLRL-UHFFFAOYSA-N 0.000 description 10
- 239000006227 byproduct Substances 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 238000010926 purge Methods 0.000 description 7
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 description 3
- 230000002708 enhancing effect Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明实施例提供一种半导体结构的制作方法及半导体结构，制作方法包括：提供基底，基底具有多个相互间隔的电容接触结构和覆盖电容接触结构的第一支撑层；于第一支撑层上依次形成第一掩膜层和第二掩膜层，其中，第一掩膜层至少包括依次形成的第一介质层和第二介质层；利用刻蚀工艺去除部分第一掩膜层、部分第二掩膜层和部分第一支撑层，形成暴露部分电容接触结构的第一电容孔；其中，在相同的刻蚀条件下，第一介质层的横向刻蚀速率小于第二介质层的横向刻蚀速率；于第一电容孔的底部和侧壁形成下电极层。本发明实施例有利于提高半导体结构的良率和提高半导体结构的电学性能。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构的制作方法及半导体结构。
背景技术
存储器是用来存储程序和各种数据信息的记忆部件，按存储器的使用类型可分为只读存储器和随机存取存储器。存储器通常包括电容以及与电容连接的晶体管，电容用来存储代表存储信息的电荷，晶体管是控制电容的电荷流入和释放的开关。
随着存储器工艺节点的不断缩小，由于用于制作电容下电极的电容孔的深宽比逐渐变大，刻蚀形成电容孔时，电容孔的尺寸精度难以控制，容易在电容孔底部形成细缝，不利于后续在电容孔的基础上形成被介电层完全间隔开的电容上下电极，易导致电容上下电极之间短路，从而影响半导体结构的电学性能。
发明内容
本发明实施例提供一种半导体结构的制作方法及半导体结构，有利于提高半导体结构的良率和提高半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底，所述基底具有多个相互间隔的电容接触结构和覆盖所述电容接触结构的第一支撑层；于所述第一支撑层上依次形成第一掩膜层和第二掩膜层，其中，所述第一掩膜层至少包括依次形成的第一介质层和第二介质层；利用刻蚀工艺去除部分所述第一掩膜层、部分所述第二掩膜层和部分所述第一支撑层，形成暴露部分所述电容接触结构的第一电容孔；其中，在相同的刻蚀条件下，所述第一介质层的横向刻蚀速率小于所述第二介质层的横向刻蚀速率；于所述第一电容孔的底部和侧壁形成下电极层。
另外，所述第一电容孔的侧壁与底部相交处的夹角为95°～120°。
另外，所述第一介质层中掺杂的硼离子的浓度小于所述第二介质层中掺杂的硼离子的浓度。
另外，所述第一介质层中掺杂的硼离子和所述第二介质层中掺杂的硼离子的浓度差为8％～10％。
另外，所述第一介质层中掺杂的硼离子的浓度为0％～2％，所述第二介质层中掺杂的硼离子的浓度为9％～11％。
另外，所述第一掩膜层还包括第三介质层，所述第三介质层位于所述第一介质层和所述第二介质层之间，且在相同的所述刻蚀条件下，所述第一介质层、所述第三介质层和所述第二介质层的横向刻蚀速率逐层减小。
另外，所述第一介质层、所述第三介质层和所述第二介质层中掺杂的硼离子的浓度逐层减小。
另外，所述第一介质层、所述第三介质层和所述第二介质层为掺杂有不同浓度的硼离子的硼磷硅玻璃。
另外，所述第三介质层中掺杂的硼离子和所述第一介质层中掺杂的硼离子的浓度差为4％～6％，所述第三介质层中掺杂的硼离子和所述第二介质层中掺杂的硼离子的浓度差为4％～6％。
另外，所述第一介质层中掺杂的硼离子的浓度为0％～2％，所述第三介质层中掺杂的硼离子的浓度为4％～6％，所述第二介质层中掺杂的硼离子的浓度为9％～11％。
另外，所述第二掩膜层包括依次形成的第二支撑层、第四介质层和第三支撑层。
另外，形成所述第二支撑层和所述第三支撑层的材料包括碳氮化硅或者氮化硅。
另外，于所述第一电容孔的底部和侧壁形成下电极层后还包括：去除部分所述第三支撑层、部分所述第二支撑层、所述第一掩膜层和所述第四介质层，以形成第二电容孔，所述第二电容孔暴露所述第一支撑层；形成介电层，所述介电层覆盖所述下电极层的表面；形成上电极层，所述上电极层覆盖所述介电层的表面。
另外，形成所述介电层的材料的介电常数大于20。
相应地，本发明实施例还提供一种半导体结构，所述半导体结构采用上述的半导体结构的制作方法制成。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，通过在第一支撑层上形成至少包括第一介质层和第二介质层的第一掩膜层，后续利用刻蚀工艺去除部分第一掩膜层、部分第二掩膜层和部分第一支撑层，形成暴露部分电容接触结构的第一电容孔时，由于在相同的刻蚀条件下，第一介质层的横向刻蚀速率小于第二介质层的横向刻蚀速率，则相同刻蚀时间内，该刻蚀工艺刻蚀去除的第一介质层的宽度小于刻蚀去除的第二介质层的宽度，从而使得形成的第一电容孔呈开口宽、底部窄的形貌，有利于后续在第一电容孔的侧壁和底部均覆盖下电极层，使得位于第一掩膜层侧壁的下电极层与位于电容接触结构顶面的下电极层之间的夹角为钝角，后续在下电极层表面形成介电层时，有利于保证介电层完全覆盖该钝角，避免后续在介电层表面形成的上电极层在该钝角处与下电极层相接触，避免下电极层和上电极层之间短路，从而有利于提高半导体结构的电学性能。此外，由于形成的第一电容孔呈开口宽、底部窄的形貌，即第一电容孔的侧壁与底部之间的夹角为钝角，使刻蚀工艺产生的刻蚀副产物不容易在第一电容孔底部与侧壁相交处聚集，有利于通过吹扫步骤将刻蚀副产物去除干净。
另外，第一掩膜层中还可以包括第三介质层，第三介质层位于第一介质层和第二介质层之间，且在相同的刻蚀条件下，第一介质层、第三介质层和第二介质层的横向刻蚀速率逐层减小，随着刻蚀工艺的进行，有利于使得刻蚀工艺对第一掩膜层的横向刻蚀速率从最大值更平缓地减小到最小值，从而有利于形成刻蚀形貌更良好的第一电容孔。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1至图6为本发明第一实施例提供的一种半导体结构的制作方法各步骤对应的剖面结构示意图；
图7至图9为本发明第二实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术的半导体结构的良率和电学性能均有待提高，
经分析发现，为形成深宽比较大的电容孔，通常会在第一支撑层上依次形成第一掩膜层和第二掩膜层，且第一掩膜层一般为单层结构。刻蚀部分第二掩膜层，部分第一掩膜层和部分第一支撑层，直至露出电容接触结构，以形成电容孔时，由于用于形成电容孔的掩膜版与电容接触结构之间的对准误差和刻蚀工艺对第一支撑层的过刻蚀，容易使电容孔底部的开口尺寸大于电容孔顶部的开口尺寸。具体地，电容孔的侧壁与底部相交处会朝第一支撑层内部凹陷，形成细缝。后续在电容孔表面依次形成下电极层和高介电常数的介电层时，由于高介电常数的介电层的粘附性差，无法完全覆盖下电极层表面，具体地，高介电常数的介电层难以覆盖位于细缝处的下电极层表面，使得位于细缝处的下电极层暴露出来，则后续形成的上电极层在细缝处可以与下电极层直接接触，造成电容上下电极层的短路，降低半导体结构的电学性能。
为解决上述问题，本发明实施提供一种半导体结构的制作方法，使得形成的第一掩膜层至少包括第一介质层和第二介质层，且后续为形成第一电容孔时采用的刻蚀工艺对第一介质层的横向刻蚀速率小于对第二介质层的横向刻蚀速率，则相同刻蚀时间内，在垂直于基底表面的方向上，第一介质层被刻蚀的宽度小于第二介质层被刻蚀的宽度，使得第一电容孔贯穿第一掩膜层的区域的剖面形状为倒梯形形貌，从而避免第一电容孔底部的开口尺寸大于第一电容孔顶部的开口尺寸，避免第一电容孔的侧壁与底部相交处产生细缝，有利于后续下电极层完全覆盖第一电容孔表面。在形成下电极层之后，位于第一掩膜层侧壁的下电极层与位于第一电容孔底部的下电极层之间的夹角为钝角，后续在下电极层表面形成介电层时，有利于保证介电层完全覆盖该钝角，避免后续在介电层表面形成的上电极层在该钝角处与下电极层相接触，避免下电极层和上电极层之间短路，从而有利于提高半导体结构的电学性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明第一实施例提供一种半导体结构的制作方法，以下将结合附图对第一实施例提供的导体结构的制作方法进行详细说明。图1至图6为本发明第一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
参考图1，半导体结构的制作方法包括：提供基底100，基底100具有多个相互间隔的电容接触结构110和覆盖电容接触结构110的第一支撑层120。
本实施例中，基底100内还包括埋入式字线、浅沟槽隔离结构、有源区和位线等结构，由于和本方案无关，故省略。电容接触结构110与有源区之间电连接，且还与后续形成的下电极层之间电连接。具体地，电容接触结构110的材料包括多晶硅、氮化钛、钛或者钨等导电材料。第一支撑层120位于相邻的电容接触结构110之间，且第一支撑层120还位于电容接触结构110的顶面，使得相邻的电容接触结构110之间处于绝缘状态。具体地，第一支撑层120的材料包括氮化硅或者氮硼化硅。
于第一支撑层120上依次形成第一掩膜层101和第二掩膜层102，其中，第一掩膜层101包括依次形成的第一介质层111和第二介质层121。
具体地，第一介质层111和第二介质层121的材料均为掺杂有硼离子的硼磷硅玻璃，且第一介质层111中掺杂的硼离子的浓度小于第二介质层121中掺杂的硼离子的浓度，因而在后续采用刻蚀工艺形成第一电容孔的步骤中，该刻蚀工艺对第一介质层111的横向刻蚀速率小于对第二介质层121的横向刻蚀速率，有利于形成呈开口宽、底部窄的形貌的第一电容孔。
本实施例中，第一介质层111中掺杂的硼离子和第二介质层121中掺杂的硼离子的浓度差为8％～10％。在一个例子中，第一介质层111中掺杂的硼离子和第二介质层121中掺杂的硼离子的浓度差为10％，则使得形成第一电容孔时，刻蚀工艺对第一介质层111的横向刻蚀速率和对第二介质层121的横向刻蚀速率的差异适中，在第一掩膜层101指向基底100的方向上，有利于使得形成的第一电容孔的开口尺寸较平缓地减小，使得形成的第一电容孔的侧壁较平滑，即第一电容孔具有良好的刻蚀形貌。
具体地，第一介质层111中掺杂的硼离子的浓度为0％～2％，第二介质层121中掺杂的硼离子的浓度为9％～11％。在一个例子中，第一介质层111中掺杂的硼离子的浓度为0％，即第一介质层111中未掺杂硼离子，第二介质层121中掺杂的硼离子的浓度为10％。
本实施例中，第一介质层111和第二介质层121中均掺杂有磷离子，第一介质层111和第二介质层121为掺杂的硼离子浓度不同的硼磷硅玻璃。在形成第一介质层111的过程中，第一介质层111中的磷离子有利于增强此时第一介质层111的流动性，使得第一介质层111贴附于第一支撑层120顶面，使得形成的第一介质层111的顶面形貌平坦。在形成第二介质层121的过程中，第二介质层121中的磷离子有利于增强此时第二介质层121的流动性，使得第二介质层121贴附于第一介质层111顶面，使得形成的第二介质层121的顶面形貌平坦。
进一步地，第一介质层111和第二介质层121中掺杂的磷离子的浓度相同，后续采用刻蚀工艺形成第一电容孔时，避免由于第一介质层111和第二介质层121中掺杂的磷离子的浓度不同，影响刻蚀工艺对第一介质层111和第二介质层121的刻蚀速率，影响最终形成的第一电容孔的形貌。
本实施例中，形成掺杂的硼离子浓度不同的硼磷硅玻璃的工艺操作简便，且后续形成第二电容孔时，硼磷硅玻璃容易被刻蚀，有利于在形成第二电容孔的工艺中，将硼磷硅玻璃完全去除。
具体地，在腔室中形成掺杂有硼离子和磷离子的第一介质层111和第二介质层121的工艺步骤包括：
第一阶段：向腔室中通入气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧，调节腔室内的温度和气压，使得气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧在第一支撑层120表面发生反应，形成第一介质层111，然后通过吹扫步骤，去除腔室中的副产物。
第二阶段：向腔室中通入气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧，调节第二阶段通入的气态硼酸三乙酯的气体流量大于第一阶段通入的气态硼酸三乙酯的气体流量，调节腔室内的温度和气压，使得气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧在第一介质层111表面发生反应，形成第二介质层121，然后通过吹扫步骤，去除腔室中的副产物。
本实施例中，在垂直于基底100表面的方向上，第一介质层111的厚度为440nm～480nm。在一个例子中，第一介质层111的厚度为460nm，由于后续形成电容上下电极层时，会去除第一介质层111，所以第一介质层111的厚度不宜过高，以避免增加额外的制备成本，将第一介质层111的厚度设置为460nm，有利于在形成呈开口宽、底部窄形貌的第一电容孔的同时，避免半导体结构的制备成本过高。
本实施例中，第二掩膜层102包括依次形成的第二支撑层112、第四介质层122和第三支撑层132。
具体地，第二支撑层112和第三支撑层132用于支撑后续形成的下电极层，避免下电极层发生倾斜或坍塌。第二支撑层112和第三支撑层132的材料包括氮化硅或者碳氮化硅。本实施例中，第二支撑层112和第三支撑层132的材料相同。在一个例子中，由于碳氮化硅的硬度较高，对下电极层的支撑效果好，第二支撑层112和第三支撑层132的材料可以均为碳氮化硅。在其他实施例中，第二支撑层和第三支撑层的材料可以不同。第四介质层122在后续形成介电层和上电极层等结构的过程中会被去除。具体地，第四介质层122材料为硼磷硅玻璃。
参考图2，利用刻蚀工艺去除部分第一掩膜层101、部分第二掩膜层102和部分第一支撑层120，形成暴露电容接触结构110的第一电容孔11；其中，在相同的刻蚀条件下，第一介质层111的横向刻蚀速率小于第二介质层121的横向刻蚀速率。具体地，第一电容孔11与电容接触结构110一一对应。
本实施例中，相同刻蚀条件下，第二介质层121的横向刻蚀速率和第二掩膜层102的横向刻蚀速率之间差异较小，则第一电容孔11贯穿第二掩膜层102和第二介质层121的区域的开口尺寸一致。由于第一介质层111中掺杂的硼离子的浓度小于第二介质层121中掺杂的硼离子的浓度，刻蚀工艺对第一介质层111的横向刻蚀速率小于对第二介质层121的横向刻蚀速率，则在垂直于基底表面的方向上，第一介质层111被刻蚀的宽度小于第二介质层121被刻蚀的宽度，使得第一电容孔11贯穿第一掩膜层101的区域的剖面形状为倒梯形形貌，有利于后续在第一电容孔11的侧壁和底部均覆盖下电极层，使得位于第一掩膜层侧壁的下电极层与位于第一电容孔11底部的下电极层之间的夹角为钝角，后续在下电极层表面形成介电层时，有利于保证介电层完全覆盖该钝角，避免后续在介电层表面形成的上电极层在该钝角处与下电极层相接触，避免下电极层和上电极层之间短路，从而有利于提高半导体结构的电学性能。
此外，第一电容孔11的侧壁与底部之间的夹角为钝角，使刻蚀工艺产生的刻蚀副产物不容易在第一电容孔11的底部与侧壁相交处聚集，有利于通过吹扫步骤将刻蚀副产物去除干净。
具体地，第一电容孔11的侧壁与底部相交处的夹角为95°～120°，当该夹角角度过小时，后续在该夹角处形成下电极层后，在下电极层表面形成介电层时，由于介电层的贴附效果较差，仍然容易使得介电层无法完全覆盖位于该夹角处的下电极层，则该夹角起不到避免下电极层和上电极层之间短路的作用；当该夹角角度过大时，第一电容孔11暴露的电容接触结构110的面积过小，会导致电容接触结构110和电容结构中的下电极层之间的电阻过大，影响半导体结构的电学性能。在一个例子中，第一电容孔11的侧壁与底部相交处的夹角为110°，有利于保证后续下电极层均匀地覆盖第一电容孔11的侧壁与底部的相交处，也有利于后续介电层完全覆盖下电极层的侧壁与底部的相交处。
本实施例中，电容接触结构110和第一掩膜层101、第二掩膜层102与第一支撑层120之间均具有较高的刻蚀选择比，因而刻蚀部分第一掩膜层101、部分第二掩膜层102和部分第一支撑层120时，能够以电容接触结构110为刻蚀停止层，以形成露出电容接触结构110的第一电容孔11。
参考图3，于第一电容孔11(参考图2)的底部和侧壁形成下电极层103。
本实施例中，采用沉积工艺形成下电极层103，下电极层103还覆盖第三支撑层132远离第四介质层122的顶面，且下电极层103的材料包括多晶硅、氮化钛、钛或者钨等导电材料。后续在去除部分第三支撑层132、部分第二支撑层112、第四介质层122和第一掩膜层101，以在下电极层103表面依次形成介电层和上电极层之前，去除覆盖在第三支撑层132顶面的下电极层103，具体地，去除此部分下电极层103的方法可以为化学机械研磨工艺。
结合参考图3和图4，去除部分第三支撑层132、部分第二支撑层112、第一掩膜层101和第四介质层122，以形成第二电容孔13，第二电容孔13暴露第一支撑层120，剩余的第二支撑层112和剩余的第三支撑层132位于下电极层103的侧壁。
具体地，采用图案-干法刻蚀，去除部分第三支撑层132，以暴露出位于第三支撑层132下方的第四介质层122。本实施例中，下电极层103的内壁围成通孔12，下电极层103还具有远离通孔12的外壁，剩余的第三支撑层132与下电极层103的外壁相抵接，用于支撑下电极层103，避免下电极层103的倾斜或坍塌。
进一步地，采用湿法刻蚀工艺去除第四介质层122，再次采用图案-干法刻蚀，去除部分第二支撑层112，以暴露出位于第二支撑层112下方的第一掩膜层101，剩余的第二支撑层112与下电极层103的外壁相抵接，用于支撑下电极层103，避免下电极层103的倾斜或坍塌。再次采用湿法刻蚀工艺去除第一掩膜层101。
参考图5，形成介电层104，介电层104覆盖下电极层103的表面。本实施例中，形成介电层104的方法可以为化学气相沉积工艺或原子层沉积工艺，介电层104还覆盖剩余的第二支撑层112表面、剩余的第三支撑层132表面和第一支撑层120的顶面。
具体地，形成介电层104的材料的介电常数大于20，有利于提高后续由下电极层、介电层和上电极层构成的电容结构的电容量。
参考图6，形成上电极层105，上电极层105覆盖介电层104表面。本实施例中，形成上电极层105的方法也可以为化学气相沉积工艺，且上电极层105的材料与下电极层103的材料相同。
本实施例中，通过在第一支撑层120上形成包括第一介质层111和第二介质层121的第一掩膜层101，且第一介质层111中掺杂的硼离子的浓度小于第二介质层121中掺杂的硼离子的浓度。后续利用刻蚀工艺形成第一电容孔11时，由于第一介质层111中掺杂的硼离子的浓度小于第二介质层121中掺杂的硼离子的浓度，则在相同的刻蚀条件下，第一介质层111的横向刻蚀速率小于第二介质层121的横向刻蚀速率，则相同刻蚀时间内，该刻蚀工艺刻蚀去除的第一介质层111的宽度小于刻蚀去除的第二介质层121的宽度，有利于形成呈开口宽、底部窄形貌的第一电容孔11。后续在第一电容孔11的侧壁和底部均覆盖下电极层103时，位于第一掩膜层101侧壁的下电极层103与位于电容接触结构120顶面的下电极层103之间的夹角为钝角，后续在下电极层103表面形成介电层104时，有利于保证介电层104完全覆盖该钝角，避免后续在介电层104表面形成的上电极层105在该钝角处与下电极层103相接触，避免下电极层103和上电极层105之间短路，从而有利于提高半导体结构的电学性能。
本发明第二实施例还提供一种半导体结构的制作方法，该实施例与前述实施例大致相同，主要区别在于形成第一掩膜层的工艺步骤不同。以下将结合附图对本发明第二实施例提供的半导体结构的制作方法进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细描述，在此不再赘述。
图7至图9为本发明第二实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
参考图7，提供基底200，基底200具有多个相互间隔的电容接触结构210和覆盖电容接触结构210的第一支撑层220，于第一支撑层220上依次形成第一掩膜层201和第二掩膜层202，第二掩膜层202包括依次形成的第二支撑层212、第四介质层222和第三支撑层232。
其中，第一掩膜层201中除了包括第一介质层211和第二介质层221之外，还包括第三介质层231，第三介质层231位于第一介质层211和第二介质层221之间，且在相同的刻蚀条件下，第一介质层211、第三介质层231和第二介质层221的横向刻蚀速率逐层减小。由于在第一介质层211和第二介质层221之间还形成有第三介质层231，则随着刻蚀工艺的进行，有利于使得刻蚀工艺对第一掩膜层101的横向刻蚀速率从最大值更平缓地减小到最小值，从而有利于形成刻蚀形貌更良好的第一电容孔。
具体地，第一介质层211、第三介质层231和第二介质层221的材料均为掺杂有硼离子的硼磷硅玻璃，且第一介质层211、第三介质层231和第二介质层221中掺杂的硼离子的浓度逐层减小，因而在后续采用刻蚀工艺形成第一电容孔的步骤中，使得该刻蚀工艺对第一介质层111、第三介质层231和第二介质层221的横向刻蚀速率逐层平缓地减小，有利于形成呈开口宽、底部窄的形貌的第一电容孔。
在其他实施例中，第一掩膜层可以为包括三层以上的介质层的叠层结构，且在第二掩膜层指向基底的方向上，第一掩膜层中相邻介质层中掺杂的硼离子的浓度逐层减小。需要说明的是，本实施例对第一掩膜层包含的介质层的层数不做限制。
本实施例中，第三介质层231中掺杂的硼离子和第一介质层211中掺杂的硼离子的浓度差为4％～6％，第三介质层231中掺杂的硼离子和第二介质层221中掺杂的硼离子的浓度差为4％～6％。在一个例子中，第三介质层231中掺杂的硼离子和第一介质层211中掺杂的硼离子的浓度差为5％，且第三介质层231中掺杂的硼离子和第二介质层221中掺杂的硼离子的浓度差也为5％。则第一掩膜层201中相邻层之间掺杂的硼离子浓度差较小，有利于使得后续刻蚀工艺对第一掩膜层201的横向刻蚀速率从最大值更平缓地减小到最小值，则在第一掩膜层201指向基底200的方向上，进一步使得形成的第一电容孔的开口尺寸平缓地减小，进一步保证第一电容孔具有良好的刻蚀形貌。
具体地，第一介质层211中掺杂的硼离子的浓度为0％～2％，第三介质层231中掺杂的硼离子的浓度为4％～6％，第二介质层221中掺杂的硼离子的浓度为9％～11％。在一个例子中，第一介质层211中掺杂的硼离子的浓度为0％，即第一介质层211中未掺杂硼离子，第三介质层231中掺杂的硼离子的浓度为5％，第二介质层221中掺杂的硼离子的浓度为10％。
本实施例中，第一介质层211、第三介质层231和第二介质层221中均掺杂有磷离子，且第一介质层211、第三介质层231和第二介质层221为掺杂的硼离子浓度不同的硼磷硅玻璃。在形成第一介质层211、第三介质层231和第二介质层221的过程中，磷离子有利于增强此时第一介质层211、第三介质层231和第二介质层221的流动性，使得第一介质层211贴附于第一支撑层220顶面，第三介质层231贴附于第一介质层211顶面，第二介质层221贴附于第三介质层231顶面，且形成的第一介质层211、第三介质层231和第二介质层221的顶面形貌均较为平坦。
进一步地，第一介质层211、第三介质层231和第二介质层221中掺杂的磷离子的浓度相同。
本实施例中，在腔室中形成掺杂有硼离子和磷离子的第一介质层211、第三介质层231和第二介质层221。
具体地，第一阶段：向腔室中通入气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧，调节腔室内的温度和气压，使得气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧在第一支撑层210表面发生反应，形成第一介质层211，然后通过吹扫步骤，去除腔室中的副产物。
第二阶段：向腔室中通入气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧，调节第二阶段通入的气态硼酸三乙酯的气体流量大于第一阶段通入的气态硼酸三乙酯的气体流量，调节腔室内的温度和气压，使得气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧在第一介质层211表面发生反应，形成第三介质层231，然后通过吹扫步骤，去除腔室中的副产物。
第三阶段：向腔室中通入气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧，调节第三阶段通入的气态硼酸三乙酯的气体流量大于第二阶段通入的气态硼酸三乙酯的气体流量，调节腔室内的温度和气压，使得气态正硅酸乙酯、气态磷酸三乙酯、气态硼酸三乙酯以及臭氧在第三介质层231表面发生反应，形成第二介质层221，然后通过吹扫步骤，去除腔室中的副产物。
本实施例中，在垂直于基底200表面的方向上，第一介质层211和第三介质层231的总厚度为440nm～480nm，在一个例子中，第一介质层211和第三介质层231的总厚度为460nm。
参考图8，利用刻蚀工艺去除部分第一掩膜层201、部分第二掩膜层202和部分第一支撑层220，形成暴露电容接触结构210的第一电容孔21；其中，在相同的刻蚀条件下，第一介质层211、第三介质层231和第二介质层221的横向刻蚀速率逐层减小。
具体地，第一电容孔21的侧壁与底部相交处的夹角为95°～120°，当该夹角角度过小时，后续在该夹角处形成下电极层后，在下电极层表面形成介电层时，由于介电层的贴附效果较差，仍然容易使得介电层无法完全覆盖位于该夹角处的下电极层，则该夹角起不到避免下电极层和上电极层之间短路的作用；当该夹角角度过大时，第一电容孔21暴露的电容接触结构210的面积过小，会导致电容接触结构210和电容结构中的下电极层之间的电阻过大，影响半导体结构的电学性能。在一个例子中，第一电容孔21的侧壁与底部相交处的夹角为110°，有利于保证后续下电极层均匀地覆盖第一电容孔21的侧壁与底部的相交处，也有利于后续介电层完全覆盖下电极层的侧壁与底部的相交处。
参考图9，于第一电容孔21(参考图8)的底部和侧壁形成下电极层203。本实施例中，下电极层203还覆盖第三支撑层232远离第四介质层222的顶面，后续在去除部分第三支撑层232、部分第二支撑层212、第四介质层222和第一掩膜层201，以在下电极层203表面依次形成介电层和上电极层之前，去除覆盖在第三支撑层232顶面的下电极层203。
本实施例中，第一掩膜层201除了包括第一介质层211和第二介质层221外，还在第一介质层211和第二介质层221之间形成有第三介质层231，且第一介质层211、第三介质层231和第二介质层221中掺杂的硼离子的浓度逐层减小。通过控制第一掩膜层201中相邻层之间掺杂的硼离子浓度差，有利于使得后续刻蚀工艺对第一掩膜层201的横向刻蚀速率从最大值更平缓地减小到最小值，则在第一掩膜层201指向基底200的方向上，进一步使得形成的第一电容孔21的开口尺寸平缓地减小，进一步保证第一电容孔21呈开口宽、底部窄的形貌。
本发明第三实施例还提供一种半导体结构，该半导体结构上述任一实施例提供的制作方法制成。
参考图6，半导体结构包括：基底100，基底100上具有多个相互间隔的电容接触结构110；第一支撑层120，第一支撑层120覆盖电容接触结构110的侧壁和部分上表面；下电极层103，下电极层103的底部和侧壁围成通孔，下电极层103的底部与电容接触结构110的部分顶部相抵接，下电极层103远离通孔的部分侧壁与第一支撑层120相抵接，且在沿垂直于基底100表面的方向上，通孔底部的开口尺寸小于通孔顶部的开口尺寸。
其中，半导体结构还包括：第二支撑层112，第二支撑层112位于基底100的上方，且与基底具有间距；第三支撑层132，第三支撑层132位于第二支撑层112的上方，且与第二支撑层112具有间距，且第二支撑层112与第三支撑层132均与下电极层103远离通孔的部分侧壁相抵接；介电层104，介电层104共形地覆盖下电极层103、第二支撑层112和第三支撑层132共同构成的结构的表面；上电极层105，上电极层105共形地覆盖介电层104表面。
本实施例中，由于下电极层103的底部和侧壁围成的通孔的底部和侧壁之间的夹角为钝角，具体地，该钝角为95°～120°，有利于隔离层104完全覆盖下电极层103表面，从而避免上电极层105与下电极层103相接触，以提高半导体结构的电学性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (15)
1.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底具有多个相互间隔的电容接触结构和覆盖所述电容接触结构的第一支撑层；
于所述第一支撑层上依次形成第一掩膜层和第二掩膜层，其中，所述第一掩膜层至少包括依次形成的第一介质层和第二介质层；
利用刻蚀工艺去除部分所述第一掩膜层、部分所述第二掩膜层和部分所述第一支撑层，形成暴露部分所述电容接触结构的第一电容孔；其中，在相同的刻蚀条件下，所述第一介质层的横向刻蚀速率小于所述第二介质层的横向刻蚀速率；
于所述第一电容孔的底部和侧壁形成下电极层。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一电容孔的侧壁与底部相交处的夹角为95°～120°。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一介质层中掺杂的硼离子的浓度小于所述第二介质层中掺杂的硼离子的浓度。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述第一介质层中掺杂的硼离子和所述第二介质层中掺杂的硼离子的浓度差为8％～10％。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述第一介质层中掺杂的硼离子的浓度为0％～2％，所述第二介质层中掺杂的硼离子的浓度为9％～11％。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一掩膜层还包括第三介质层，所述第三介质层位于所述第一介质层和所述第二介质层之间，且在相同的所述刻蚀条件下，所述第一介质层、所述第三介质层和所述第二介质层的横向刻蚀速率逐层减小。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述第一介质层、所述第三介质层和所述第二介质层中掺杂的硼离子的浓度逐层减小。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述第一介质层、所述第三介质层和所述第二介质层为掺杂有不同浓度的硼离子的硼磷硅玻璃。
9.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述第三介质层中掺杂的硼离子和所述第一介质层中掺杂的硼离子的浓度差为4％～6％，所述第三介质层中掺杂的硼离子和所述第二介质层中掺杂的硼离子的浓度差为4％～6％。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述第一介质层中掺杂的硼离子的浓度为0％～2％，所述第三介质层中掺杂的硼离子的浓度为4％～6％，所述第二介质层中掺杂的硼离子的浓度为9％～11％。
11.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二掩膜层包括依次形成的第二支撑层、第四介质层和第三支撑层。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述第二支撑层和所述第三支撑层的材料包括碳氮化硅或者氮化硅。
13.根据权利要求11所述的半导体结构的制作方法，其特征在于，于所述第一电容孔的底部和侧壁形成下电极层后还包括：
去除部分所述第三支撑层、部分所述第二支撑层、所述第一掩膜层和所述第四介质层，以形成第二电容孔，所述第二电容孔暴露所述第一支撑层；
形成介电层，所述介电层覆盖所述下电极层的表面；
形成上电极层，所述上电极层覆盖所述介电层的表面。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，形成所述介电层的材料的介电常数大于20。
15.一种半导体结构，其特征在于，采用如权利要求1至14任一所述的半导体结构的制作方法制成。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110162126.9A CN112928069B (zh) | 2021-02-05 | 2021-02-05 | 半导体结构的制作方法及半导体结构 |
| PCT/CN2021/103885 WO2022166093A1 (zh) | 2021-02-05 | 2021-06-30 | 半导体结构的制作方法及半导体结构 |
| US17/613,075 US20230369307A1 (en) | 2021-02-05 | 2021-06-30 | Manufacturing method of semiconductor structure and semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110162126.9A CN112928069B (zh) | 2021-02-05 | 2021-02-05 | 半导体结构的制作方法及半导体结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112928069A true CN112928069A (zh) | 2021-06-08 |
| CN112928069B CN112928069B (zh) | 2023-02-28 |
Family
ID=76170847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110162126.9A Active CN112928069B (zh) | 2021-02-05 | 2021-02-05 | 半导体结构的制作方法及半导体结构 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230369307A1 (zh) |
| CN (1) | CN112928069B (zh) |
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2022166093A1 (zh) | 2022-08-11 |
| US20230369307A1 (en) | 2023-11-16 |
| CN112928069B (zh) | 2023-02-28 |
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|---|---|---|---|
| PB01 | Publication | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |