CN101097852A - 使用基于非晶碳的层制造圆柱形电容器的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000003990 capacitor Substances 0.000 title claims abstract description 42
- 229910003481 amorphous carbon Inorganic materials 0.000 title claims description 33
- 238000002955 isolation Methods 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 35
- 238000003860 storage Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims description 30
- 238000000059 patterning Methods 0.000 claims description 23
- 238000002386 leaching Methods 0.000 claims description 21
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 19
- 238000005516 engineering process Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 19
- 238000012545 processing Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000007789 gas Substances 0.000 claims description 8
- 239000005360 phosphosilicate glass Substances 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 8
- JUJWROOIHBZHMG-UHFFFAOYSA-N Pyridine Chemical compound C1=CC=NC=C1 JUJWROOIHBZHMG-UHFFFAOYSA-N 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000003795 chemical substances by application Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 claims description 3
- 230000003197 catalytic effect Effects 0.000 claims description 3
- XCJXQCUJXDUNDN-UHFFFAOYSA-N chlordene Chemical compound C12C=CCC2C2(Cl)C(Cl)=C(Cl)C1(Cl)C2(Cl)Cl XCJXQCUJXDUNDN-UHFFFAOYSA-N 0.000 claims description 3
- UMJSCPRVCHMLSP-UHFFFAOYSA-N pyridine Natural products COC1=CC=CN=C1 UMJSCPRVCHMLSP-UHFFFAOYSA-N 0.000 claims description 3
- 229910000077 silane Inorganic materials 0.000 claims description 3
- 239000005368 silicate glass Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 241000894007 species Species 0.000 claims description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- 238000009832 plasma treatment Methods 0.000 claims 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 2
- 239000011229 interlayer Substances 0.000 abstract 3
- 239000011248 coating agent Substances 0.000 description 25
- 238000000576 coating method Methods 0.000 description 25
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
一种制造圆柱形电容器的方法。该方法包含：在衬底上形成包括中间层的隔离结构，在所述衬底中已形成有许多接触塞；通过蚀刻隔离结构形成多个开口区，从而暴露出接触塞的选择部分；在开口区的表面上形成存储节点；蚀刻隔离结构的选择部分以形成包围存储节点的选择部分的图案化中间层，从而支撑存储节点；移除隔离结构的余留部分；以及移除图案化中间层，以暴露存储节点的内壁和外壁。
Description
相关申请
本申请要求享有在2006年6月29日提交的韩国专利申请No.10-2006-0059251的优先权，在此将其完全并入参考。
技术领域
本发明涉及一种制造半导体器件的方法，更具体涉及一种制造圆柱形电容器的方法
背景技术
在动态随机存储器(DRAMs)中，设计规则已转为小型化。因此，单元的尺寸也已缩小。结果，圆柱形电容器的高度增加。为了得到足够水平的电容，须要减少电容器的介电层的厚度。此发展趋势归于以下事实：电容器的电容直接正比于电极面积和电容器的介电层的介电常数，而反比于电极之间的距离(即介电层的厚度)。
然而，圆柱形电容器高度的增加导致难以实施后续工艺，而且包含许多限制。因此，研究人员主动研究可以减少介电层厚度的各种方法。此外，研究人员也集中发展新的电极材料，例如金属基材料以取代多晶硅。当使用多晶硅当作电极材料时，由于在电极之上有氧化物层形成而限制了介电层厚度的减少。
如果使用金属基材料当作电极材料，则出现晶体生长，其为金属的特性之一。例如，在氮化钛(TiN)的情形下，晶体生长成圆柱形结构。由于此晶体结构，TiN的表面通常会变得粗糙，而且湿蚀刻溶液很可能经过晶体之间的界面或缺陷层渗入TiN基电极。因此，当通过湿蚀刻移除用以制作电容器的氧化物层以形成圆柱形TiN基底部电极时，在TiN基底部电极下方的底部结构常常会受到湿蚀刻溶液的损伤。因此，DRAMs可能发生运行故障或障碍。此外，小型化很可能在浸出(dip-out)处理期间造成底部电极之间桥的形成，所述浸出是一种用以移除氧化物层的湿蚀刻。
图1A为传统电容器结构在浸出处理之前的横截面图。此横截面图为当切割如图1B所示的电容器结构的X-X′和Y-Y′方向时获得的。具体地，在衬底11之上形成堆叠结构，每一个堆叠结构均包含存储节点接触塞13和阻挡金属层14，其中存储节点接触塞13和阻挡金属层14两者都穿过存储节点接触氧化物层12。在存储节点接触氧化物层12之上形成蚀刻停止层15和电容器成型氧化物层16。
蚀刻电容器成型氧化物层16和蚀刻停止层15以形成开口，然后在开口内部形成圆柱形存储节点17。通过湿浸出处理，移除电容器成型氧化物层16以暴露存储节点17的内壁和外壁，从而形成圆柱形结构。
但是，小型化常常会造成圆柱形存储节点17彼此之间隔更靠近。因此，即使最佳化湿浸出处理，在圆柱形存储节点17之间还是很可能形成桥。
图1B为在浸出处理之后所得到的传统存储节点17图像。具体地，由于存储节点17之间的间距减少，所以图1B所示的存储节点17很可能桥接在一起。在X-X′方向的存储节点17之间的间距比Y-Y′方向窄。因此，当实施湿浸出处理时，不会坚固地支撑存储节点17，而造成坍塌并使得存储节点17桥接。
发明内容
根据本发明，提供一种半导体器件的电容器的制造方法，即使存储节点的高度增加，也可以在湿浸出处理时减少存储节点之间的桥接。
根据本发明，提供一种制造圆柱形电容器的方法。该方法包括：在衬底上形成包括中间层的隔离结构，其中在所述衬底中形成有多个接触塞；通过蚀刻隔离结构形成多个开口区，从而暴露出接触塞的选择部分；在开口区的表面上形成存储节点；蚀刻隔离结构的选择部分以形成包围存储节点的选择部分的图案化中间层，由此支撑存储节点；移除隔离结构的余留部分；以及移除图案化中间层以暴露存储节点的内壁和外壁。
根据本发明的另一方面，本发明提供一种制造圆柱形电容器的方法。该方法包括：在衬底上形成隔离结构，其中在所述衬底中形成有接触塞，所述隔离结构包括当作支撑层的中间层；蚀刻隔离结构以形成暴露接触塞的开口区；在开口区中形成圆柱形存储节点；移除部分隔离结构以暴露存储节点的选择部分；蚀刻余留的隔离结构直至支撑层以形成环形图案化支撑层，环形图案化支撑层包围存储节点的外壁，并且连接相邻的存储节点；实施湿浸出处理以移除除环形图案化支撑层以外的隔离结构；以及移除环形图案化支撑层以暴露存储节点的内壁和外壁。
附图说明
图1A为在浸出处理之前传统电容器结构的横截面图；
图1B为在浸出处理之后桥接在一起的传统存储节点的图像；
图2A～2I为本发明实施方案的圆柱形电容器的制造方法横截面图；
图3A为根据本发明实施方案的开口区的顶视图；
图3B为根据本发明实施方案，在彼此相互隔离存储节点之后的所产生结构的顶视图；
图3C为根据本发明实施方案，在移除基于非晶碳的硬掩模层之后的所产生结构的透视图；及
图3D和3E为根据本发明实施方案，在对基于氧化物的绝缘层实施湿浸出处理之后的所产生结构的透视图和顶视图。
具体实施方式
图2A～2I为本发明实施例的圆柱形电容器的制造方法横截面图。具体地，图2A～2I的所示横截面图为当电容器结构在图3A～3E图示的A-A′和B-B′方向切割时所得到。
参考图2A，可以在衬底21上形成绝缘层22，蚀刻绝缘层22以形成接触孔230。下文中，将接触孔230互换式地称为存储节点接触孔230。塞材料填充存储节点接触孔230以形成接触塞23(或存储节点接触塞23)。下文中，将接触塞23互换式地称为存储节点接触塞23。虽然没有图示，但是在形成绝缘层22之前可以在衬底21上形成包含字线和位线的晶体管。绝缘层22可以由基于氧化物的材料、尤其是未掺杂硅玻璃(USG)材料制成。绝缘层22厚约1000～3000。
为了形成存储节点接触塞23，可以使用存储节点接触掩模蚀刻绝缘层22以形成存储节点接触孔230，在绝缘层22上形成多晶硅层，从而填满存储节点接触孔230。可以在多晶硅层上实施回蚀刻工艺以形成存储节点接触塞23。
可以在存储节点接触塞23上形成阻挡金属结构24。更具体地，通过实施化学气相沉积(CVD)工艺沉积钛(Ti)层，然后再进行快速热退火处理。由于快速热退火处理，Ti与底部结构的硅(Si)反应而形成硅化钛(TiSi2)层24A。然后，通过实施CVD工艺，在TiSi2层24A上沉积厚约1000～2000的TiN层24B。TiN层24B可以通过化学机械抛光(CMP)或回蚀刻处理平坦化。如果用于后续形成存储节点的导电层包含TiN，则可以省略TiN层24的沉积和平坦化。
在其中已形成有存储节点接触塞23的绝缘层22上可以形成第一隔离结构100。更具体地，可以在绝缘层22上形成蚀刻停止层、电容器成型层、中间层、缓冲层和硬掩模层，并蚀刻以形成制成图案化的蚀刻停止层25、图案化的电容器成型层26、图案化的中间层27、图案化的缓冲层28以及硬掩模29。
蚀刻停止层可以包含基于氮化物的材料。电容器成型层可以包括低温未掺杂的基于氧化物的材料，如等离子体增强原硅酸四乙酯(PETEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)和/或其组合。电容器成型层可以形成约5000～15000的厚度。可以通过在约300℃～500℃的温度下实施等离子体增强化学气相沉积(PECVD)工艺来形成可以包含非晶碳的中间层。中间层可以形成约500～2000的厚度。缓冲层可以包括低温未掺杂的基于氧化物的材料，如PETEOS、PSG和/或BPSG。缓冲层可以形成约500～2000的厚度。可以通过在约300℃～500℃的温度下实施PECVD工艺来形成可以包含非晶碳的硬掩模层。硬掩模层可以形成约2000～5000的厚度。
在硬掩模层上涂布光刻胶层，然后通过光刻来图案化以形成存储节点掩模30。存储节点掩模30需要形成排列的锯齿形图案，这将在后面详细说明。
虽然没有图示，但是可以在硬掩模层上形成厚约500～1500的抗反射涂层(ARC)作为附加的硬掩模。抗反射涂层可以包括氧氮化硅(SiON)或基于氧化物的材料。抗反射涂层和硬掩模层可以利用存储节点掩模30作为蚀刻阻挡层来图案化。
可以利用硬掩模29来蚀刻缓冲层、中间层和电容器成型层以形成圆柱形开口区31。开口区31为要形成底部电极的区域。在上述用以形成开口区31的蚀刻期间，可以蚀刻掉存储节点掩模30。因此，硬掩模29可以基本具有蚀刻阻挡层的功能。
可以蚀刻在开口区31下方的蚀刻停止层以暴露存储节点接触塞23。因为要形成存储节点的开口区31可以形成为孔，所以开口区31一般可以称为存储节点孔31。此外，开口区31可以通过包括上述顺序形成的图案化蚀刻停止层25、图案化电容器成型层26、图案化中间层27、图案化缓冲层28和硬掩模29的第一隔离结构100来限定。此外，附图标记D1和D2表示开口区31的直径，而附图标记S1和S2表示开口区31之间的分隔距离。
参考图2B，在可以硬掩模29上和开口区31的表面上形成用于存储节点的导电层32(下面称为存储节点导电层32)。存储节点导电层32可以由包括TiN或钌(Ru)的材料形成。应该理解的是，其它材料可以用于存储节点导电层32。更具体地，存储节点导电层32可以通过实施CVD工艺或原子层沉积(ALD)工艺形成。存储节点导电层32可以形成约200～400的厚度。
如果存储节点导电层32使用TiN，则可以省略在形成蚀刻停止层之前实施的TiN层24B的沉积和平坦化。换句话说，如果阻挡层金属结构24和存储节点导电层32都包括TiN，则不需要TiN层24B的额外的沉积和平坦化。即使没有形成TiN层24B，在形成存储节点导电层32(例如TiN层)之前，仍然需要实施CVD工艺和快速热退火处理来沉积Ti层，以在存储节点导电层32和存储节点接触塞23之间形成欧姆接触。此欧姆接触改善电阻特性。
在存储节点导电层32使用TiN的情况下，可以使用采用四氯化钛(TiCl4)当作源材料的CVD工艺，氨气(NH3)用作反应气体，其可以在约400℃～700℃的温度下应用。在存储节点导电层32使用Ru的情形下，可以使用利用Ru(EtCp)2当作源材料的ALD法，氧气(O2)用作反应气体，其可以在约200℃～400℃的温度下应用。
参考图2C，实施存储节点隔离过程。更具体地，对存储节点导电层32施以干回蚀刻处理，而不使用附加的阻挡层。如果存储节点导电层32包括TiN，可以通过采用CMP或具有基于光刻胶的阻挡层或基于氧化物的阻挡层的干回蚀刻来进行存储节点隔离过程。若使用基于光刻胶的阻挡层或基于氧化物的阻挡层，在存储节点隔离过程期间开口区31的内侧不会受到污染。
存储节点隔离过程可以持续直到暴露硬掩模29的表面，以在开口区31内部形成存储节点32A。如图2C所示，存储节点32A可以具有圆柱形结构。例如，通过CMP或干回蚀刻，移除位于开口区31外部的硬掩模29上的部分存储节点导电层32(参见图2B)，以在开口区31的底部和侧面上形成存储节点32A。
参考图2D，可以通过实施基于O2的灰化处理来移除余留的硬掩模29。与光刻胶类似，通过O2容易地移除硬掩模29。因此，由于硬掩模29的移除，暴露出存储节点32A和图案化的缓冲层28的上部。结果，形成包括图案化蚀刻停止层25、图案化电容器成型层26、图案化中间层27和图案化缓冲层28的第二隔离结构101。
参考图2E，在第二隔离结构101和暴露的存储节点32A上形成牺牲层33。牺牲层33可包括基于氧化物的材料，如二氧化硅(SiO2)，而且可通过实施ALD工艺形成。六氯硅烷(Si2Cl6)或“HCD”用作源气体，而吡啶和H2O蒸气分别用作催化物质和反应气体。在约100℃的低温下(例如，在约80℃～150℃)沉积通过ALD工艺形成的牺牲层33。当通过低温ALD工艺形成牺牲层33时，牺牲层33可具有良好的阶梯覆盖，而且可以容易地通过湿浸出处理来移除。
在第二隔离结构101和存储节点32A上形成特定的厚度牺牲层33。更具体地，调整牺牲层33的厚度，使得牺牲层33填满狭窄间隔的相邻存储节点32A之间的空间(参见33A)，但没有填满宽间隔的相邻存储节点32A之间的空间(参见33B)。牺牲层33在不同位置具有不同厚度的原因为存储节点32A在A-A′方向彼此间隔较近，存储节点32A在B-B′方向彼此间隔较远。ALD工艺允许在不同的位置调整牺牲层33的厚度。
参考图2F，对牺牲层33施以干回蚀刻处理。在干回蚀刻处理后，牺牲层33的第一部分保留在A-A′和B-B′方向的存储节点32A内部；牺牲层33的第二部分保留使得牺牲层33的所述第二部分填满在A-A’方向上储节点32A之间的空间；牺牲层33的第三部分没有填满存储在B-B’方向上节点32A之间的空间。附图标记33C、33D和33E分别表示保留在存储节点32A内部的牺牲层33的第一部分(以下称为第一牺牲层33C)、填满存储节点32A之间的空间的牺牲层33的第二部分(以下称为第二牺牲层33D)以及没有填满存储节点32A之间的空间的牺牲层33的第三部分(以下称为第三牺牲层33E)。位于存储节点32A之间的牺牲层33在B-B′方向比在A-A′方向薄。因此，第三牺牲层33E保留作为通过干式回蚀刻处理暴露的存储节点32A上部的侧壁上的间隔物。
同时，可以实施干回蚀刻处理以暴露存储节点32A在A-A′和B-B′方向上的上部。因此，在牺牲层33的干回蚀刻处理之后，在A-A′方向，由于第二牺牲层33D保留在A-A′和B-B′方向，所以可以不暴露图案化缓冲层28，由于第三牺牲层33E保留作为间隔物，所以可暴露图案化缓冲层28。
参考图2G，继续对图案化缓冲层28和图案化中间层27在A-A′和B-B′方向实施干回蚀刻处理。尤其是在A-A′方向，因为第二牺牲层33D覆盖图案化缓冲层28，可以不蚀刻图案化缓冲层28，但是在B-B′方向，可以蚀刻图案化缓冲层28和图案化中间层27。附图标记101A表示第三隔离结构。
更具体地，在图案化缓冲层28和图案化中间层27的干回蚀刻期间，在A-A′方向的第二牺牲层33D用作蚀刻阻挡层。虽然在A-A′方向的图案化缓冲层28的干回蚀该期间，可以移除部分的第二牺牲层33D，但是移除应该防止图案化缓冲层28被暴露。
在图案化缓冲层28和图案化中间层27的干回蚀刻之后，在B-B′方向的存储节点32A的上部由包括余留的中间层27A、余留的缓冲层28A和第三牺牲层33E的第一堆叠结构102支撑。另一方面，在A-A′方向的存储节点32A的上部由填充存储节点32A之间的空间的第二堆叠结构103支撑。第二堆叠结构103包括余留的中间层27A、图案化缓冲层28和第二牺牲层33D。根据顶视图，在B-B′方向的余留的中间层27A包围存储节点32A的外壁，类似于环。此外，余留的缓冲层28A和第三牺牲层33E包围存储节点32A的外壁，类似于环。
因为干回蚀刻处理以毯覆式蚀刻类型来进行，所以余留的中间层27A仍然在A-A′方向保持连接，但是在B-B′方向却变成断开。因此，余留的中间层27A为包围各存储节点32A的外壁的环形。余留的中间层27A的这种结构在图3D和3E示出，下面将提供详细说明。
参考图2H，实施氧化物材料的湿浸出处理。在A-A′方向，湿浸出处理移除均包括基于氧化物的材料的第一和第二牺牲层33C和33D、图案化缓冲层28以及图案化电容器成型层26。在B-B′方向，湿浸出处理移除第三牺牲层33E、余留的缓冲层28A以及图案化电容器成型层26。具体地，湿浸出处理使用氧化物蚀刻剂，例如缓冲氧化物蚀刻剂(BOE)或氟化氢(HF)溶液。此外，湿浸出处理实施一段足够的时间，以移除第一、第二和第三牺牲层33C、33D和33E，图案化缓冲层28、余留的缓冲层28A以及图案化电容器成型层26。
由于渗入在B-B′方向的图案化电容器成型层26的氧化物蚀刻剂可渗入在A-A′方向的余留的中间层27A下方的图案化电容器成型层26，所以可以移除在A-A′方向的图案化电容器成型层26。因此，当移除图案化电容器成型层26时，产生空的空间26A。在湿浸出处理之后形成存储节点32A，以具有由余留的中间层27A支撑的圆柱形结构。
参考图2I，通过实施干光刻胶移除过程可以移除余留的中间层27A。如上所述，通过光刻胶移除法(例如，使用氧气移除)，可以容易移除余留的中间层27A。虽然没有图示，但是可以在存储节点32A上形成介电层和上电极，从而得到圆柱形电容器。
图3A为根据本发明实施方案的开口区31A的顶视图。在A-A′和B-B′方向的开口区31的直径D1和D2基本相同。在A-A′方向的开口区31之间的间距S1可大于在B-B′方向的开口区31之间的间距S2。附图标记100表示第一隔离结构。
图3B为根据本发明实施方案，在存储节点隔离过程之后得到的结构顶视图。如图所示，第一隔离结构100支撑存储节点32A。
图3C为根据本发明实施方案，在移除硬掩模29之后所得结构的透视图。在移除硬掩模29之后，保留包含图案化蚀刻停止层25、图案化电容器成型层26、图案互中间层27和图案化缓冲层28的第二隔离结构101。因此可以暴露出在第二隔离结构101上的存储节点32A的上部。
图3D为根据本发明实施方案，在实施湿浸出处理之后的所得结构透视图。图3E为根据本发明实施方案，在实施湿浸出处理之后的所得结构顶视图。余留的中间层27A包围各存储节点32A的中间外壁，类似于环。在A-A′方向的余留的中间层27A和在垂直于A-A′方向的方向上余留的中间层27A可以连接在一起。因此，余留的中间层27A可以以围绕各存储节点32A外壁的连接环的形式保留。
因此，在A-A′方向上，各存储节点32A可以由余留的中间层27A的连接环支撑，而在B-B′方向可以由余留的中间层27A的不连接环支撑。因为在A-A′方向的余留的中间层27A和在B-B′方向的余留的中间层27A是连接的，所以余留的中间层27A可以在所有的方向支撑存储节点32A。所以，即使在图2H所示的湿浸出处理后，由余留的中间层27A支撑的存储节点32A也不会桥接在一起。
根据本发明的特定实施方案，将基于非晶碳的中间层插入存储节点32A的支撑结构之中，以防止存储节点32A在湿浸出处理期间坍塌。结果在存储节点32A之间不会形成桥。更具体地，在湿浸出处理期间基于非晶碳的中间层可以防止在存储节点32A之间形成桥。因此，电容器的高度可以增加而有很大的延伸，从而允许有较大的电容。
因为介电层在基于非晶碳的余留的中间层移除之后形成，所以可以增加介电层与各存储节点32A的的接触面积，以允许有足够的电容。此外，可以在形成圆柱形存储节点32A之后，通过实施干光刻胶移除法容易地移除基于非晶碳的中间层。因此，可以制造电容器而不会减少产率。
虽然已对于特定优选实施方案详细说明了本发明，但是可以在不偏离由所附权利要求所限定的本发明精神和范围内做出各种变化和修改，这对本领域技术人员而言是显而易见的。
Claims (36)
1.一种制造圆柱形电容器的方法，所述方法包括：
在衬底上形成包括中间层的隔离结构，所述衬底中形成有多个接触塞；
通过蚀刻所述隔离结构形成多个开口区，由此暴露所述接触塞的选择部分；
在所述开口区的表面上形成存储节点；
蚀刻所述隔离结构的选择部分以形成包围所述存储节点的选择部分的图案化中间层，由此支撑所述存储节点；
移除所述隔离结构的余留部；和
移除所述图案化中间层以暴露所述存储节点的内壁和外壁。
2.根据权利要求1所述的方法，其中通过利用掩模形成所述开口区，所述开口区在一个方向上的间隔比另一方向上大。
3.根据权利要求2所述的方法，其中所述中间层包含第一基于非晶碳的层，和其中蚀刻所述隔离结构还包括：
在所述衬底上形成第一绝缘层、所述第一基于非晶碳的层、第二绝缘层以及第二基于非晶碳的层；
在所述第二基于非晶碳的层上形成所述掩模；
利用所述掩模蚀刻第二基于非晶碳的层以形成硬掩模；和
利用所述硬掩模蚀刻所述第二绝缘层、所述第一基于非晶碳的层和所述第一绝缘层。
4.根据权利要求3所述的方法，其中所述第一和第二绝缘层包括基于氧化物的材料。
5.根据权利要求3所述的方法，还包括：
在形成所述第一绝缘层之前在所述衬底上形成蚀刻停止层；和
在利用所述硬掩模蚀刻所述第二绝缘层、所述第一基于非晶碳的层和所述第一绝缘层之后蚀刻所述蚀刻停止层，由此形成所述开口区。
6.根据权利要求5所述的方法，其中所述蚀刻停止层包括基于氮化物的材料。
7.根据权利要求3所述的方法，其中通过在约300℃～500℃的温度下实施等离子体增强化学气相沉积(PECVD)工艺，所述第一基于非晶碳的层形成约500～2000的厚度。
8.根据权利要求3所述的方法，其中通过在约300℃～500℃的温度下实施等离子体增强化学气相沉积(PECVD)工艺，所述第二基于非晶碳的层形成约2000～5000的厚度。
9.根据权利要求3所述的方法，还包括在形成所述第二基于非晶碳的层之后和在形成所述掩模之前形成附加的硬掩模。
10.根据权利要求9所述的方法，其中所述附加的硬掩模包括氧氮化硅(SiON)和低温未掺杂的基于氧化物的材料中的一种，并且具有约500～1500的厚度。
11.根据权利要求3所述的方法，其中所述第一绝缘层包括选自等离子体增强原硅酸四乙酯(PETEOS)、磷硅酸盐玻璃(PSG)和硼磷硅酸盐玻璃(BPSG)中的一种，并且具有约5000～15000的厚度；所述第二绝缘层包括选自PETEOS、PSG和BPSG中的一种，并且具有约2000～5000的厚度。
12.根据权利要求3所述的方法，其中蚀刻所述隔离结构以形成所述图案化中间层还包括：
在形成所述存储节点之后，移除所述隔离结构的所述第二基于非晶碳的层；
在移除所述第二基于非晶碳的层之后所得结构上形成牺牲层；
选择性蚀刻所述牺牲层；和
利用所述牺牲层作为蚀刻掩模来蚀刻所述隔离结构直至所述第一基于非晶碳的层，以形成所述图案化中间层，所述图案化中间层作为连接环包围所述存储节点的中间外壁部分；
其中当移除除所述图案化中间层以外的隔离结构时同时移除所述牺牲层的余留部分。
13.根据权利要求12所述的方法，其中移除所述第二基于非晶碳的层包括在氧气气氛下应用等离子体处理。
14.根据权利要求12所述的方法，其中所述牺牲层形成的厚度填满间隔较小的存储节点之间的空间，并且不填满间隔较大的存储节点之间的空间。
15.根据权利要求14所述的方法，其中所述牺牲层包括二氧化硅(SiO2)，形成所述牺牲层包括实施原子层沉积(ALD)工艺。
16.根据权利要求15所述的方法，其中实施所述ALD工艺包括利用六氯硅烷(Si2Cl6)作为源气体、吡啶作为催化物质和水(H2O)蒸气作为反应气体。
17.根据权利要求16所述的方法，其中所述ALD工艺在约100℃～150℃的温度下实施。
18.根据权利要求12所述的方法，其中选择性蚀刻所述牺牲层和利用所述牺牲层作为蚀刻掩模来蚀刻所述隔离结构直至所述第一基于非晶碳的层包括实施干回蚀刻处理。
19.根据权利要求1所述的方法，其中形成所述存储节点包括：
在所述隔离结构的上表面和所述开口区的表面上形成导电层；和
移除在所述隔离结构的上表面上形成的所述导电层。
20.根据权利要求19所述的方法，其中所述导电层包括氮化钛(TiN)和钌(Ru)中的一种。
21.根据权利要求19所述的方法，其中移除所述导电层包括实施干回蚀刻处理而不用使用蚀刻阻挡层。
22.根据权利要求19所述的方法，其中移除所述导电层包括使用基于光刻胶的阻挡层和基于氧化物的阻挡层中的一种实施化学机械抛光(CMP)处理和干回蚀刻处理中的一种。
23.根据权利要求1所述的方法，其中所述隔离结构包括除中间层以外的基于氧化物的材料；和移除除所述图案化中间层以外的所述隔离结构包括实施湿浸出处理。
24.根据权利要求23所述的方法，其中实施所述湿浸出处理包括通过使用缓冲氧化物蚀刻剂(BOE)或氟化氢(HF)溶液来对氧化物材料施用湿浸出处理。
25.根据权利要求1所述的方法，其中移除所述图案化中间层包括在氧气气氛下实施等离子体处理。
26.一种制造圆柱形电容器的方法，所述方法包括：
在衬底上形成隔离结构，所述衬底中形成有接触塞，所述隔离结构包括作为支撑层的中间层；
蚀刻所述隔离结构以形成暴露出所述接触塞的开口区；
在所述开口区中形成圆柱形存储节点；
移除部分所述隔离结构以暴露所述存储节点的选择部分；
蚀刻所述余留的隔离结构直至所述支撑层以形成环形图案化支撑层，所述环形图案化支撑层包围所述存储节点的外壁并且连接相邻的存储节点；
实施湿浸出处理以移除除所述环形图案化支撑层以外的所述隔离结构；和
移除所述环形图案化支撑层以暴露所述存储节点的内壁和外壁。
27.根据权利要求26所述的方法，其中所述支撑层包含所述第一基于非晶碳的层，并且形成所述隔离结构包括在所述衬底上形成第一基于氧化物的层、所述第一基于非晶碳的层、第二基于氧化物的层和第二基于非晶碳的层，其中当移除部分隔离结构以暴露所述存储节点的上部时，所述第二基于非晶碳的层被移除。
28.根据权利要求27所述的方法，其中形成所述第一和第二基于非晶碳的层包括在约300℃～500℃的温度下实施等离子体增强化学气相沉积(PECVD)法。
29.根据权利要求27所述的方法，其中所述第一和第二基于氧化物的层包括等离子体增强原硅酸四乙酯(PETEOS)、磷硅酸盐玻璃(PSG)和硼磷硅酸盐玻璃(BPSG)中的一种。
30.根据权利要求27所述的方法，其中移除所述第二基于非晶碳的层包括在氧气气氛下实施等离子体处理。
31.根据权利要求30所述的方法，在移除所述第二基于非晶碳的层之后，还包括：
在移除所述第二基于非晶碳的层后所产生的结构上形成牺牲层；
对所述牺牲层实施干回蚀刻处理，使得所述牺牲层以间隔物的形式保留；
利用余留的牺牲层作为蚀刻阻挡层来蚀刻所述隔离结构直至所述第一基于非晶碳的层，以形成环形图案化支撑层；
其中当通过所述湿浸出处理移除除所述环形图案化支撑层以外的所述隔离结构时，同时移除在形成所述环形图案化支撑层之后保留的牺牲层。
32.根据权利要求31所述的方法，其中所述牺牲层形成的厚度填满所述存储节点之间空间较小的空间，并且不填满所述存储节点之间空间较大的空间。
33.根据权利要求32所述的方法，其中形成所述牺牲层包括实施原子层沉积(ALD)工艺，所述牺牲层包括二氧化硅(SiO2)。
34.根据权利要求33所述的方法，其中实施所述ALD工艺包括利用六氯硅烷(Si2Cl6)作为源气体、吡啶作为催化物质和水(H2O)蒸气作为反应气体。
35.根据权利要求34所述的方法，其中所述ALD工艺在约100℃～150℃的温度下实施。
36.根据权利要求35所述的方法，其中蚀刻所述余留的隔离结构直至所述支撑层以形成所述环形图案化支撑层包括实施干回蚀刻处理。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060059251A KR100716641B1 (ko) | 2006-06-29 | 2006-06-29 | 비정질카본층을 이용한 실린더형 캐패시터 제조 방법 |
| KR1020060059251 | 2006-06-29 | ||
| KR10-2006-0059251 | 2006-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101097852A true CN101097852A (zh) | 2008-01-02 |
| CN101097852B CN101097852B (zh) | 2010-07-14 |
Family
ID=38270313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100872024A Expired - Fee Related CN101097852B (zh) | 2006-06-29 | 2007-03-19 | 使用基于非晶碳的层制造圆柱形电容器的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7670903B2 (zh) |
| JP (1) | JP5089262B2 (zh) |
| KR (1) | KR100716641B1 (zh) |
| CN (1) | CN101097852B (zh) |
| TW (1) | TWI333696B (zh) |
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2006
- 2006-06-29 KR KR1020060059251A patent/KR100716641B1/ko not_active IP Right Cessation
- 2006-12-28 US US11/646,481 patent/US7670903B2/en not_active Expired - Fee Related
- 2006-12-29 TW TW095149669A patent/TWI333696B/zh not_active IP Right Cessation
-
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- 2007-03-19 CN CN2007100872024A patent/CN101097852B/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| TW200802900A (en) | 2008-01-01 |
| JP5089262B2 (ja) | 2012-12-05 |
| KR100716641B1 (ko) | 2007-05-09 |
| US7670903B2 (en) | 2010-03-02 |
| TWI333696B (en) | 2010-11-21 |
| JP2008010866A (ja) | 2008-01-17 |
| US20080003741A1 (en) | 2008-01-03 |
| CN101097852B (zh) | 2010-07-14 |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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