WO2023279508A1 - 电容阵列结构及其形成方法 - Google Patents

电容阵列结构及其形成方法 Download PDF

Info

Publication number
WO2023279508A1
WO2023279508A1 PCT/CN2021/116895 CN2021116895W WO2023279508A1 WO 2023279508 A1 WO2023279508 A1 WO 2023279508A1 CN 2021116895 W CN2021116895 W CN 2021116895W WO 2023279508 A1 WO2023279508 A1 WO 2023279508A1
Authority
WO
WIPO (PCT)
Prior art keywords
mask layer
forming
layer
capacitor array
array structure
Prior art date
Application number
PCT/CN2021/116895
Other languages
English (en)
French (fr)
Inventor
刘洋浩
夏军
占康澍
李森
宛强
刘涛
徐朋辉
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to US17/522,290 priority Critical patent/US20230006033A1/en
Publication of WO2023279508A1 publication Critical patent/WO2023279508A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the present application relates to the technical field of integrated circuits, in particular to a capacitor array structure and a forming method thereof.
  • Dynamic random access memory is a semiconductor structure commonly used in electronic equipment such as computers. It is composed of a plurality of storage units, and each storage unit usually includes a transistor and a capacitor. The gate of the transistor is electrically connected to the word line, the source is electrically connected to the bit line, and the drain is electrically connected to the capacitor. The word line voltage on the word line can control the opening and closing of the transistor, so that the stored data can be read through the bit line. Data information in the capacitor, or write data information into the capacitor.
  • DRAM Dynamic Random Access Memory
  • the characteristic size of the capacitor hole in the formed capacitor array structure is abnormally increased, thereby affecting the electrical performance of the capacitor.
  • Some embodiments of the present application provide a capacitor array structure and a method for forming the capacitor array structure, which are used to solve the problem that the capacitor array structure is prone to abnormal increase in capacitor hole size, so as to improve the electrical performance of the capacitor.
  • the present application provides a method for forming a capacitor array structure, including the following steps:
  • the base includes a substrate, a stack structure on the substrate, and a mask layer on the stack structure, the mask layer has a The etching window of the mask layer;
  • the conductive layer and the mask layer on the top surface of the stack structure are removed, and the conductive layer remaining in the capacitor hole forms a lower electrode.
  • the present application also provides a capacitor array structure, which is formed by using the method for forming a capacitor array structure described in any one of the above.
  • the mask layer is removed after the conductive layer that fills the capacitor holes and covers the top surface of the mask layer is formed, which avoids The abnormal increase of the characteristic size of the capacitor hole in the process ensures the characteristic size of the formed lower electrode and improves the electrical performance of the capacitor array structure.
  • This specific embodiment provides a method for forming a capacitor array structure.
  • Accompanying drawing 1 is a flow chart of a method for forming a capacitor array structure in a specific embodiment of the application
  • accompanying drawings 2A-2G are specific embodiments of this application in forming a capacitor array structure
  • Step S11 forming a base
  • the base includes a substrate 20, a stack structure 22 on the substrate 20, and a mask layer 23 on the stack structure 22, the mask layer 23 has a vertical
  • the etching window 231 penetrates the mask layer 23 in the direction of the substrate 20 , as shown in FIG. 2B .
  • the specific steps of forming the substrate include:
  • the mask layer 23 is patterned, and an etching window 231 penetrating through the mask layer 23 along a direction perpendicular to the substrate 20 is formed in the mask layer 23 .
  • the substrate 20 may be, but not limited to, a silicon substrate.
  • the substrate 20 is an example of a silicon substrate for description.
  • the substrate 20 may be a semiconductor substrate such as gallium nitride, gallium arsenide, gallium carbide, silicon carbide, or SOI.
  • the substrate 20 has a plurality of capacitive contacts 21 arranged in an array.
  • the material of the capacitive contact 21 may be a conductive metal material, such as metal tungsten.
  • the specific steps of forming the stacked structure 22 include:
  • a top support layer 225 is deposited on the surface of the second sacrificial layer 224 .
  • the underlying support layer 221, the first sacrificial layer 222, the The middle support layer 223 , the second sacrificial layer 224 and the top support layer 225 are on the surface of the substrate 20 to form the stack structure 22 .
  • the above is only an example, and those skilled in the art can select the specific number of layers of the supporting layer and the sacrificial layer to be deposited according to actual needs, for example, according to factors such as the height of the capacitor to be formed.
  • the material of the supporting layer includes a nitride material
  • the material of the sacrificial layer includes an oxide material
  • the materials of the bottom support layer 221, the middle support layer 223 and the top support layer 225 are all the same, such as silicon nitride; the first sacrificial layer 222 and the second sacrificial layer
  • the material of 224 is also the same, for example, all are silicon dioxide.
  • the mask layer 23 is deposited on the top surface of the stack structure 22 (ie the surface of the stack structure 22 away from the substrate 20 ).
  • the material of the mask layer 23 can be a hard mask material, such as polysilicon, or an organic mask material, such as carbon.
  • a patterned photoresist layer 24 is formed on the surface of the mask layer 23 , and the photoresist layer 24 has an opening 241 exposing the mask layer 23 , as shown in FIG. 2A .
  • the mask layer 23 can be etched along the opening 241 by using a dry etching process, and an etching window 231 exposing the stacked structure is formed in the mask layer 23 (that is, the etching window 231 penetrating through the mask layer 23 along a direction perpendicular to the surface of the substrate 20 ), as shown in FIG. 2B .
  • Step S12 etching the stack structure 22 along the etching window 231 to form a capacitor hole 25 penetrating through the stack structure 22 along a direction perpendicular to the substrate 20 , as shown in FIG. 2C .
  • the specific steps of etching the stacked structure 22 along the etching window 231 include:
  • the stacked structure 22 is etched along the etching window 231 using a first dry etching process.
  • the stack structure 22 can be etched vertically downward along the etching window 231 by using the first dry etching process, forming The capacitive hole 25 of the capacitive contact 21 in the substrate 20 .
  • a structure as shown in FIG. 2C is obtained.
  • Step S13 forming a conductive layer 26 that fills the capacitor hole 25 and the etching window 231 and covers the top surface of the mask layer 23 , as shown in FIG. 2D .
  • an atomic layer deposition process can be used to deposit a conductive material to form a layer that fills the capacitor hole 25 and the etched hole. etch the window 231 and cover the conductive layer 26 on the top surface of the mask layer 23 .
  • the material of the conductive layer 26 may be but not limited to TiN.
  • the mask layer 23 is not removed, but the capacitor hole 25 is filled first, so as to avoid subsequent processes, such as removing the mask layer 23 from causing The feature size of the capacitor hole 25 is abnormally increased.
  • Step S14 removing the conductive layer 26 and the mask layer 23 on the top surface of the stack structure 22 , and the conductive layer 26 remaining in the capacitor hole 25 forms a lower electrode 27 , as shown in FIG. 2F .
  • the specific steps of removing the conductive layer 26 and the mask layer 23 on the top surface of the stacked structure 22 include:
  • the mask layer 23 is removed.
  • this specific embodiment adopts a step-by-step removal method, first removing the conductive layer 26 covering the mask layer. 23 and the conductive layer 26 in the etching window 231, and then remove the mask layer 23.
  • the specific steps of removing the conductive layer 26 covering the top surface of the mask layer 23 and the etching window 231 include:
  • the conductive layer 26 covering the top surface of the mask layer 23 and the inside of the etching window 231 is removed by a second dry etching process.
  • the specific steps of removing the conductive layer 26 covering the top surface of the mask layer 23 and the etching window 231 include:
  • the second dry etching process is used to remove the conductive layer 26 covering the top surface of the mask layer 23 and the etching window 231 , and remove part of the mask layer 23 .
  • the method for forming the semiconductor structure includes:
  • the etching parameters of the second dry etching process are controlled so that the top surface of the remaining conductive layer 26 is flush with the top surface of the stacked structure 22 .
  • the etching parameters include etching time.
  • the second dry etchant used in the second dry etching process can be selected so that the etching rate of the conductive layer 26 by the second dry etchant is greater than the set The etching rate of the mask layer 23 by the second dry etchant, and the specific value of the etching rate of the conductive layer 26 by the second dry etchant and the second The specific numerical value of the etching rate of the mask layer 23 by the dry etchant, during the etching process, the amount of the etched conductive layer 26 can be precisely controlled by controlling the etching time, Therefore, the top surface of the remaining conductive layer 26 is flush with the top surface of the stacked structure 22, avoiding damage to the conductive layer 26 inside the capacitor hole 25, and ensuring that the subsequently formed lower electrode 27 Integrity of shape.
  • etching parameters such as adjusting the second dry etchant.
  • the type and/or the flow rate of the second dry etchant are not limited in this embodiment.
  • the etching selectivity ratio of the second dry etchant used in the second dry etching process to the conductive layer 26 and the mask layer 23 is greater than 2, for example, it may be 3 , 5, 8, 10 or 20.
  • the material of the conductive layer 26 includes TiN, and the material of the mask layer 23 includes polysilicon.
  • the second dry etchant used in the second dry etching process includes a mixed gas of Cl 2 and BCl 3 .
  • selecting a mixed gas including Cl 2 and BCl 3 as the second dry etchant can effectively improve the The etching selectivity between the conductive layer 26 and the mask layer 23 can be adjusted, so that the conductive layer 26 on the top surface of the mask layer 23 and in the etching window 231 can be fully removed.
  • the specific steps of removing the mask layer 23 include:
  • the mask layer 23 is removed by a third dry etching process.
  • the etching selectivity ratio of the third dry etchant used in the third dry etching process to the mask layer 23 and the conductive layer 26 is greater than 10, for example, it may be 15. , 20, 30, 50 or 100.
  • the etching selectivity ratio of the third dry etchant to the mask layer 23 and the conductive layer 26 is greater than that of the second dry etchant to the conductive layer 26 and the conductive layer 26.
  • the etching selectivity of the mask layer 23 is greater than that of the second dry etchant to the conductive layer 26 and the conductive layer 26.
  • the third dry etchant used in the third dry etching process includes a mixed gas of HBr and Cl 2 .
  • the etching selectivity of the conductive layer 26 is greater than the etching selectivity of the second dry etchant for the conductive layer 26 and the mask layer 23 .
  • a mixed gas including HBr and Cl is selected as the third dry etchant, so that after fully removing all While protecting the mask layer 23, the bottom electrode 27 in the capacitance hole 25 will not be damaged.
  • deionized water may be used to clean the top surface of the stack structure 22 and the top surface of the bottom electrode 27 to remove residual impurities.
  • a part of the top support layer 225 may be removed by a dry etching process to expose the second sacrificial layer 224; then, all of the second sacrificial layer 224 may be removed by a wet etching process; then, Part of the intermediate support layer 223 is etched away to expose the first sacrificial layer 222; after removing all of the first sacrificial layer 222 by using a wet etching process, a structure as shown in FIG. 2G is obtained.
  • a dielectric layer 28 is deposited on the surface of the lower electrode 27, the surface of the remaining top support layer 225, the surface of the remaining intermediate support layer 223 and the surface of the bottom support layer 221, and an upper electrode 29 is deposited on the surface of the bottom support layer 221.
  • Dielectric layer 28 surface a conductive filling layer 30 covering the surface of the upper electrode 29 and filling the depression in the upper electrode 29 is formed to form a columnar capacitor as shown in FIG. 2H .
  • the material of the dielectric layer 28 may be an oxide material with a high dielectric constant.
  • the material of the upper electrode 29 may be the same as that of the lower electrode 27 , for example both are TiN.
  • the material of the conductive filling layer 30 may be polysilicon.
  • this specific embodiment also provides a capacitor array structure, which is formed by using the method for forming a capacitor array structure described in any one of the above.
  • Accompanying drawing 3 is the schematic diagram of the capacitor array structure in the specific embodiment of the present application.
  • the mask layer is removed after the conductive layer that fills the capacitor holes and covers the top surface of the mask layer is formed, so as to avoid the
  • the abnormal increase of the characteristic size of the capacitor hole in the process ensures the characteristic size of the formed bottom electrode and improves the electrical performance of the capacitor array structure.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请涉及一种电容阵列结构及其形成方法。所述电容阵列结构的形成方法包括如下步骤：形成基底，所述基底包括衬底、位于所述衬底上的堆叠结构、以及位于所述堆叠结构上的掩模层，所述掩模层中具有沿垂直于所述衬底的方向贯穿所述掩模层的刻蚀窗口；沿所述刻蚀窗口刻蚀所述堆叠结构，形成沿垂直于所述衬底的方向贯穿所述堆叠结构的电容孔；形成填充满所述电容孔和所述刻蚀窗口、并覆盖所述掩模层顶面的导电层；去除所述堆叠结构顶面的所述导电层和所述掩模层，残留于所述电容孔内的所述导电层形成下电极。本申请避免了在去除所述掩模层的过程中电容孔特征尺寸的异常增大，确保了形成的下电极的特征尺寸。

Description

电容阵列结构及其形成方法
相关申请引用说明
本申请要求于2021年07月05日递交的中国专利申请号202110759810.5、申请名为“电容阵列结构及其形成方法”的优先权，其全部内容以引用的形式附录于此。
技术领域
本申请涉及集成电路技术领域，尤其涉及一种电容阵列结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体结构，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
由于工艺制程方法的限制，导致形成的电容阵列结构中电容孔的特征尺寸异常增大，从而影响电容器的电性能。
因此，如何避免电容孔的异常增大，改善电容阵列结构的电性能，是当前亟待解决的技术问题。
发明内容
本申请一些实施例提供的一种电容阵列结构及其形成方法，用于解决电容阵列结构易出现电容孔尺寸异常增大的问题，以改善电容器的电性能。
根据一些实施例，本申请提供了一种电容阵列结构的形成方法，包括如下步骤：
形成基底，所述基底包括衬底、位于所述衬底上的堆叠结构、以及位于所述堆叠结构上的掩模层，所述掩模层中具有沿垂直于所述衬底的方向贯穿所述掩模层的刻蚀窗口；
沿所述刻蚀窗口刻蚀所述堆叠结构，形成沿垂直于所述衬底的方向贯穿所 述堆叠结构的电容孔；
形成填充满所述电容孔和所述刻蚀窗口、并覆盖所述掩模层顶面的导电层；
去除所述堆叠结构顶面的所述导电层和所述掩模层，残留于所述电容孔内的所述导电层形成下电极。
根据另一些实施例，本申请还提供了一种电容阵列结构，采用上述任一项所述的电容阵列结构的形成方法形成。
本申请一些实施例提供的电容阵列结构及其形成方法，在形成填充满电容孔并覆盖掩模层顶面的导电层之后，再去除所述掩模层，避免了在去除所述掩模层的过程中电容孔特征尺寸的异常增大，确保了形成的下电极的特征尺寸，改善了电容阵列结构的电性能。
附图说明
附图1是本申请具体实施方式中电容阵列结构的形成方法流程图；
附图2A-2H是本申请具体实施方式在形成电容阵列结构的过程中主要的工艺截面示意图；
附图3是本申请具体实施方式中电容阵列结构的示意图。
具体实施方式
下面结合附图对本申请提供的电容阵列结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种电容阵列结构的形成方法，附图1是本申请具体实施方式中电容阵列结构的形成方法流程图，附图2A-2G是本申请具体实施方式在形成电容阵列结构的过程中主要的工艺截面示意图。如图1、图2A-图2H所示，本具体实施方式提供的电容阵列结构的形成方法，包括如下步骤：
步骤S11，形成基底，所述基底包括衬底20、位于所述衬底20上的堆叠结构22、以及位于所述堆叠结构22上的掩模层23，所述掩模层23中具有沿垂直于所述衬底20的方向贯穿所述掩模层23的刻蚀窗口231，如图2B所示。
在一些实施例中，形成基底的具体步骤包括：
提供衬底20；
交替沉积支撑层和牺牲层于所述衬底20表面，形成所述堆叠结构22；
形成掩模层23于所述堆叠结构22表面；
图案化所述掩模层23，于所述掩模层23中形成沿垂直于所述衬底20的方向贯穿所述掩模层23的刻蚀窗口231。
具体来说，所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底20为硅衬底为例进行说明。在其他示例中，所述衬底20可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底20中具有呈阵列排布的多个电容触点21。所述电容触点21的材料可以为导电金属材料，例如金属钨。
在一些实施例中，形成所述堆叠结构22的具体步骤包括：
沉积底层支撑层221于所述衬底20表面；
沉积第一牺牲层222于所述底层支撑层221表面；
沉积中间支撑层223于所述第一牺牲层222表面；
沉积第二牺牲层224于所述中间支撑层223表面；
沉积顶层支撑层225于所述第二牺牲层224表面。
具体来说，可以采用化学气相沉积、物理气相沉积或者原子层沉积工艺沿垂直于所述衬底20的表面的方向，依次沉积所述底层支撑层221、所述第一牺牲层222、所述中间支撑层223、所述第二牺牲层224和所述顶层支撑层225于所述衬底20表面，形成所述堆叠结构22。以上仅是举例说明，本领域技术人员可以根据实际需要选择需要沉积的所述支撑层和所述牺牲层的具体层数，例如根据所需形成的电容器的高度等因素。
在一些实施例中，所述支撑层的材料包括氮化物材料，所述牺牲层的材料包括氧化物材料。
举例来说，所述底层支撑层221、所述中间支撑层223和所述顶层支撑层225的材料均相同，例如均为氮化硅；所述第一牺牲层222和所述第二牺牲层224的材料也相同，例如均为二氧化硅。
在形成所述堆叠结构22之后，沉积所述掩模层23于所述堆叠结构22的顶面(即所述堆叠结构22背离所述衬底20的表面)。所述掩模层23的材料可 以为硬掩模材料，例如多晶硅；也可以为有机掩模材料，例如碳。之后，形成图案化的光阻层24于所述掩模层23表面，所述光阻层24中具有暴露所述掩模层23的开口241，如图2A所示。接着，可以采用干法刻蚀工艺沿所述开口241刻蚀所述掩模层23，于所述掩模层23中形成暴露所述堆叠结构的刻蚀窗口231(即所述刻蚀窗口231沿垂直于所述衬底20的表面的方向贯穿所述掩模层23)，如图2B所示。
步骤S12，沿所述刻蚀窗口231刻蚀所述堆叠结构22，形成沿垂直于所述衬底20的方向贯穿所述堆叠结构22的电容孔25，如图2C所示。
在一些实施例中，沿所述刻蚀窗口231刻蚀所述堆叠结构22的具体步骤包括：
采用第一干法刻蚀工艺沿所述刻蚀窗口231刻蚀所述堆叠结构22。
具体来说，可以采用第一干法刻蚀工艺沿所述刻蚀窗口231垂直向下刻蚀所述堆叠结构22，形成沿垂直于所述衬底20的方向贯穿所述堆叠结构22并暴露所述衬底20中的所述电容触点21的所述电容孔25。去除所述光阻层24之后，得到如图2C所示的结构。
步骤S13，形成填充满所述电容孔25和所述刻蚀窗口231、并覆盖所述掩模层23顶面的导电层26，如图2D所示。
具体来说，在形成所述电容孔25之后，为了充分的填充满所述电容孔25，避免产生空隙，可以采用原子层沉积工艺沉积导电材料，形成填充满所述电容孔25和所述刻蚀窗口231、并覆盖所述掩模层23顶面的导电层26。所述导电层26的材料可以是但不限于TiN。
本具体实施方式在形成所述电容孔25之后，并不除去所述掩模层23，而是先填充满所述电容孔25，从而避免后续工艺，例如去除所述掩模层23的工艺导致所述电容孔25的特征尺寸异常增大的问题。
步骤S14，去除所述堆叠结构22顶面的所述导电层26和所述掩模层23，残留于所述电容孔25内的所述导电层26形成下电极27，如图2F所示。
在一些实施例中，去除所述堆叠结构22顶面的所述导电层26和所述掩模层23的具体步骤包括：
去除覆盖于所述掩模层23顶面和所述刻蚀窗口231内的所述导电层26，暴露所述掩模层23，如图2E所示；
去除所述掩模层23。
为了便于在除去所述掩模层23的过程中对所述电容孔25内填充的所述导电层26造成影响，本具体实施方式采用分步去除的方式，先去除覆盖于所述掩模层23顶面和所述刻蚀窗口231内的所述导电层26，再去除所述掩模层23。
在一些实施例中，去除覆盖于所述掩模层23顶面和所述刻蚀窗口231内的所述导电层26的具体步骤包括：
采用第二干法刻蚀工艺去除覆盖于所述掩模层23顶面和所述刻蚀窗口231内的所述导电层26。
在一些实施例中，去除覆盖于所述掩模层23顶面和所述刻蚀窗口231内的所述导电层26的具体步骤包括：
采用第二干法刻蚀工艺去除覆盖于所述掩模层23顶面和所述刻蚀窗口231内的所述导电层26、并去除部分的所述掩模层23。
在一些实施例中，所述半导体结构的形成方法包括：
控制所述第二干法刻蚀工艺的刻蚀参数，使得残留的所述导电层26的顶面与所述堆叠结构22的顶面平齐。
在一些实施例中，所述刻蚀参数包括刻蚀时间。
具体来说，可以通过选择所述第二干法刻蚀工艺中所使用的第二干法刻蚀剂，使得所述第二干法刻蚀剂对所述导电层26的刻蚀速率大于所述第二干法刻蚀剂对所述掩模层23的刻蚀速率，且预先确定所述第二干法刻蚀剂对所述导电层26的刻蚀速率的具体数值以及所述第二干法刻蚀剂对所述掩模层23的刻蚀速率的具体数值，在刻蚀过程中，则可以通过控制刻蚀时间的方式，精确控制刻蚀掉的所述导电层26的量，从而使得残留的所述导电层26的顶面与所述堆叠结构22的顶面平齐，避免对所述电容孔25内部的所述导电层26造成损伤，确保后续形成的所述下电极27形貌的完整性。
本领域技术人员还可以通过控制其他刻蚀参数的方式来使得残留的所述导电层26的顶面与所述堆叠结构22的顶面平齐，例如调整所述第二干法刻蚀 剂的种类和/或第二干法刻蚀剂的流量，本具体实施方式对此不做限定。
在一些实施例中，所述第二干法刻蚀工艺中使用的第二干法刻蚀剂对所述导电层26和所述掩模层23的刻蚀选择比大于2，例如可以为3、5、8、10或20。
在一些实施例中，所述导电层26的材料包括TiN，所述掩模层23的材料包括多晶硅。
在一些实施例中，所述第二干法刻蚀工艺中使用的第二干法刻蚀剂包括Cl 2和BCl 3的混合气体。
具体来说，当所述导电层26的材料包括TiN，所述掩模层23的材料包括多晶硅时，选择包括Cl 2和BCl 3的混合气体作为第二干法刻蚀剂，可以有效提高所述导电层26与所述掩模层23之间的刻蚀选择比，从而能够充分去除所述掩模层23顶面和所述刻蚀窗口231内的所述导电层26。
在一些实施例中，去除所述掩模层23的具体步骤包括：
采用第三干法刻蚀工艺去除所述掩模层23。
在一些实施例中，所述第三干法刻蚀工艺中使用的第三干法刻蚀剂对所述掩模层23和所述导电层26的刻蚀选择比大于10，例如可以为15、20、30、50或100。
在一些实施例中，所述第三干法刻蚀剂对所述掩模层23和所述导电层26的刻蚀选择比大于所述第二干法刻蚀剂对所述导电层26和所述掩模层23的刻蚀选择比。
在一些实施例中，所述第三干法刻蚀工艺中使用的第三干法刻蚀剂包括HBr和Cl 2的混合气体。
具体来说，为了避免在去除残留的所述掩模层23的过程中，对所述下电极27造成损伤，需要控制所述第三干法刻蚀剂对所述掩模层23和所述导电层26的刻蚀选择比大于所述第二干法刻蚀剂对所述导电层26和所述掩模层23的刻蚀选择比。举例来说，当所述导电层26的材料包括TiN，所述掩模层23的材料包括多晶硅时，选择包括HBr和Cl 2的混合气体作为第三干法刻蚀剂，使得在充分去除所述掩模层23的同时，不对所述电容孔25内的所述下电极27 造成损伤。
在一些实施例中，去除所述掩模层23之后，还包括如下步骤：
清洗所述堆叠结构22的顶面和所述下电极27的顶面。
具体来说，为了避免刻蚀所述掩模层23的过程中产生的聚合物或者残留的第三干法刻蚀剂对后续工艺的影响，例如对后续沉积电介质层和上电极的影响，在刻蚀掉所述掩模层23之后，可以采用去离子水清洗所述堆叠结构22的顶面和所述下电极27的顶面，去除残留杂质。
之后，可以采用干法刻蚀工艺去除部分的所述顶层支撑层225，暴露所述第二牺牲层224；然后，采用湿法刻蚀工艺去除全部的所述第二牺牲层224；接着，再刻蚀掉部分的所述中间支撑层223，暴露所述第一牺牲层222；采用湿法刻蚀工艺去除全部的所述第一牺牲层222之后，得到如图2G所示的结构。接着，沉积电介质层28于所述下电极27表面、残余的所述顶层支撑层225表面、残余的所述中间支撑层223表面和所述底层支撑层221表面，并沉积上电极29于所述电介质层28表面。然后，形成覆盖所述上电极29表面并填充满所述上电极29中凹陷的导电填充层30，形成如图2H所示的柱状电容器。其中，所述电介质层28的材料可以是具有高介电常数的氧化物材料。所述上电极29的材料可以与所述下电极27的材料相同，例如均为TiN。所述导电填充层30的材料可以是多晶硅。
不仅如此，本具体实施方式还提供了一种电容阵列结构，采用上述任一项所述的电容阵列结构的形成方法形成。附图3是本申请具体实施方式中电容阵列结构的示意图。
本具体实施方式提供的电容阵列结构及其形成方法，在形成填充满电容孔并覆盖掩模层顶面的导电层之后，再去除所述掩模层，避免了在去除所述掩模层的过程中电容孔特征尺寸的异常增大，确保了形成的下电极的特征尺寸，改善了电容阵列结构的电性能。
以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些 改进和润饰也应视为本申请的保护范围。

Claims (19)

  1. 一种电容阵列结构的形成方法，包括如下步骤：
    形成基底，所述基底包括衬底、位于所述衬底上的堆叠结构、以及位于所述堆叠结构上的掩模层，所述掩模层中具有沿垂直于所述衬底的方向贯穿所述掩模层的刻蚀窗口；
    沿所述刻蚀窗口刻蚀所述堆叠结构，形成沿垂直于所述衬底的方向贯穿所述堆叠结构的电容孔；
    形成填充满所述电容孔和所述刻蚀窗口、并覆盖所述掩模层顶面的导电层；
    去除所述堆叠结构顶面的所述导电层和所述掩模层，残留于所述电容孔内的所述导电层形成下电极。
  2. 根据权利要求1所述的电容阵列结构的形成方法，其中，形成基底的具体步骤包括：
    提供衬底；
    交替沉积支撑层和牺牲层于所述衬底表面，形成所述堆叠结构；
    形成掩模层于所述堆叠结构表面；
    图案化所述掩模层，于所述掩模层中形成沿垂直于所述衬底的方向贯穿所述掩模层的刻蚀窗口。
  3. 根据权利要求2所述的电容阵列结构的形成方法，其中，形成所述堆叠结构的具体步骤包括：
    沉积底层支撑层于所述衬底表面；
    沉积第一牺牲层于所述底层支撑层表面；
    沉积中间支撑层于所述第一牺牲层表面；
    沉积第二牺牲层于所述中间支撑层表面；
    沉积顶层支撑层于所述第二牺牲层表面。
  4. 根据权利要求2所述的电容阵列结构的形成方法，其中，所述支撑层的材料包括氮化物材料，所述牺牲层的材料包括氧化物材料。
  5. 根据权利要求1所述的电容阵列结构的形成方法，其中，沿所述刻蚀窗口刻蚀所述堆叠结构的具体步骤包括：
    采用第一干法刻蚀工艺沿所述刻蚀窗口刻蚀所述堆叠结构。
  6. 根据权利要求1所述的电容阵列结构的形成方法，其中，去除所述堆叠结构顶面的所述导电层和所述掩模层的具体步骤包括：
    去除覆盖于所述掩模层顶面和所述刻蚀窗口内的所述导电层，暴露所述掩模层；
    去除所述掩模层。
  7. 根据权利要求6所述的电容阵列结构的形成方法，其中，去除覆盖于所述掩模层顶面和所述刻蚀窗口内的所述导电层的具体步骤包括：
    采用第二干法刻蚀工艺去除覆盖于所述掩模层顶面和所述刻蚀窗口内的所述导电层。
  8. 根据权利要求6所述的电容阵列结构的形成方法，其中，去除覆盖于所述掩模层顶面和所述刻蚀窗口内的所述导电层的具体步骤包括：
    采用第二干法刻蚀工艺去除覆盖于所述掩模层顶面和所述刻蚀窗口内的所述导电层、并去除部分的所述掩模层。
  9. 根据权利要求7或8所述的电容阵列结构的形成方法，其中，包括：
    控制所述第二干法刻蚀工艺的刻蚀参数，使得残留的所述导电层的顶面与所述堆叠结构的顶面平齐。
  10. 根据权利要求9所述的电容阵列结构的形成方法，其中，所述刻蚀参数包括刻蚀时间。
  11. 根据权利要求7或8所述的电容阵列结构的形成方法，其中，所述第二干法刻蚀工艺中使用的第二干法刻蚀剂对所述导电层和所述掩模层的刻蚀选择比大于2。
  12. 根据权利要求7或8所述的电容阵列结构的形成方法，其中，所述导电层的材料包括TiN，所述掩模层的材料包括多晶硅。
  13. 根据权利要求7或8所述的电容阵列结构的形成方法，其中，所述第二干法刻蚀工艺中使用的第二干法刻蚀剂包括Cl 2和BCl 3的混合气体。
  14. 根据权利要求13所述的电容阵列结构的形成方法，其中，去除所述掩模层 的具体步骤包括：
    采用第三干法刻蚀工艺去除所述掩模层。
  15. 根据权利要求14所述的电容阵列结构的形成方法，其中，所述第三干法刻蚀工艺中使用的第三干法刻蚀剂对所述掩模层和所述导电层的刻蚀选择比大于10。
  16. 根据权利要求15所述的电容阵列结构的形成方法，其中，所述第三干法刻蚀剂对所述掩模层和所述导电层的刻蚀选择比大于所述第二干法刻蚀剂对所述导电层和所述掩模层的刻蚀选择比。
  17. 根据权利要求15所述的电容阵列结构的形成方法，其中，所述第三干法刻蚀工艺中使用的第三干法刻蚀剂包括HBr和Cl 2的混合气体。
  18. 根据权利要求6所述的电容阵列结构的形成方法，其中，去除所述掩模层之后，还包括如下步骤：
    清洗所述堆叠结构的顶面和所述下电极的顶面。
  19. 一种电容阵列结构，采用如权利要求1-18中任一项所述的电容阵列结构的形成方法形成。
PCT/CN2021/116895 2021-07-05 2021-09-07 电容阵列结构及其形成方法 WO2023279508A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/522,290 US20230006033A1 (en) 2021-07-05 2021-11-09 Capacitor array structure and method for forming same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110759810.5A CN115643745A (zh) 2021-07-05 2021-07-05 电容阵列结构及其形成方法
CN202110759810.5 2021-07-05

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/522,290 Continuation US20230006033A1 (en) 2021-07-05 2021-11-09 Capacitor array structure and method for forming same

Publications (1)

Publication Number Publication Date
WO2023279508A1 true WO2023279508A1 (zh) 2023-01-12

Family

ID=84801229

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2021/116895 WO2023279508A1 (zh) 2021-07-05 2021-09-07 电容阵列结构及其形成方法

Country Status (2)

Country Link
CN (1) CN115643745A (zh)
WO (1) WO2023279508A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115884594B (zh) * 2023-02-09 2023-07-21 长鑫存储技术有限公司 半导体结构及半导体结构的制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020102807A1 (en) * 2000-06-30 2002-08-01 Kim Chang-Ii Method for forming storage node electrode of semiconductor device
CN1790675A (zh) * 2004-11-11 2006-06-21 三星电子株式会社 用于半导体器件的存储电容器及形成该存储电容器的方法
CN101097852A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 使用基于非晶碳的层制造圆柱形电容器的方法
CN101937837A (zh) * 2009-06-30 2011-01-05 海力士半导体有限公司 具有大纵横比圆柱形电容器的半导体器件及其制造方法
CN107634047A (zh) * 2017-09-14 2018-01-26 睿力集成电路有限公司 电容器阵列结构及其制造方法
CN112951768A (zh) * 2021-03-17 2021-06-11 长鑫存储技术有限公司 电容阵列及其制造方法和存储器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020102807A1 (en) * 2000-06-30 2002-08-01 Kim Chang-Ii Method for forming storage node electrode of semiconductor device
CN1790675A (zh) * 2004-11-11 2006-06-21 三星电子株式会社 用于半导体器件的存储电容器及形成该存储电容器的方法
CN101097852A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 使用基于非晶碳的层制造圆柱形电容器的方法
CN101937837A (zh) * 2009-06-30 2011-01-05 海力士半导体有限公司 具有大纵横比圆柱形电容器的半导体器件及其制造方法
CN107634047A (zh) * 2017-09-14 2018-01-26 睿力集成电路有限公司 电容器阵列结构及其制造方法
CN112951768A (zh) * 2021-03-17 2021-06-11 长鑫存储技术有限公司 电容阵列及其制造方法和存储器

Also Published As

Publication number Publication date
CN115643745A (zh) 2023-01-24

Similar Documents

Publication Publication Date Title
CN112992775B (zh) 半导体存储器及其形成方法
CN113314669B (zh) 双面电容结构及其形成方法
CN112908936B (zh) 半导体结构及其形成方法
CN112447603B (zh) 半导体存储器的形成方法
WO2023279508A1 (zh) 电容阵列结构及其形成方法
WO2023035523A1 (zh) 半导体结构及其形成方法
CN112397509A (zh) 电容阵列结构及其形成方法、半导体存储器
US11869930B2 (en) Method for forming semiconductor structure and semiconductor structure
WO2021175154A1 (zh) 电容器及其形成方法、dram存储器及其形成方法
WO2022012336A1 (zh) 半导体结构制作方法
TWI503958B (zh) 形成記憶胞電晶體的方法
WO2022183642A1 (zh) 半导体结构及其形成方法
WO2022236980A1 (zh) 存储器的制作方法
US20230006033A1 (en) Capacitor array structure and method for forming same
WO2023231196A1 (zh) 半导体结构及其形成方法
US20220285481A1 (en) Semiconductor structure and forming method thereof
US20220270921A1 (en) Method for forming semiconductor structure and semiconductor structure
WO2023130572A1 (zh) 存储器及其形成方法
CN112864096B (zh) 半导体结构及其形成方法
US6458706B1 (en) Method of forming contact using non-conformal dielectric liner
WO2023168778A1 (zh) 存储器及其形成方法
US11985807B2 (en) Method for manufacturing semiconductor structure and semiconductor structure
US20240178001A1 (en) Gateline mask design for removing sacrificial gateline polysilicon within stair step area
WO2021244466A1 (zh) 双面电容结构及其形成方法
KR100390846B1 (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
NENP Non-entry into the national phase

Ref country code: DE