WO2023035523A1 - 半导体结构及其形成方法 - Google Patents

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WO2023035523A1
WO2023035523A1 PCT/CN2022/070684 CN2022070684W WO2023035523A1 WO 2023035523 A1 WO2023035523 A1 WO 2023035523A1 CN 2022070684 W CN2022070684 W CN 2022070684W WO 2023035523 A1 WO2023035523 A1 WO 2023035523A1
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semiconductor structure
active regions
layer
active region
substrate
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PCT/CN2022/070684
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卢经文
王晓玲
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长鑫存储技术有限公司
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present application relates to the technical field of semiconductor manufacturing, in particular to a semiconductor structure and a method for forming the same.
  • Dynamic random access memory is a semiconductor device commonly used in electronic equipment such as computers. It is composed of a plurality of storage units, and each storage unit usually includes a transistor and a capacitor. The gate of the transistor is electrically connected to the word line, the source is electrically connected to the bit line, and the drain is electrically connected to the capacitor. The word line voltage on the word line can control the opening and closing of the transistor, so that the stored data can be read through the bit line. Data information in the capacitor, or write data information into the capacitor.
  • DRAM Dynamic Random Access Memory
  • each active area overlaps with two word lines (that is, two word lines pass through the same active area).
  • the word lines When one of the word lines is activated and refreshed repeatedly, a The influence of the following two aspects: on the one hand, it will cause noise or interference to another word line passing through the same active area; on the other hand, before the active area adjacent to the activated word line is activated or refreshed, If the refresh frequency of the activated word line is too high, the active region adjacent to the activated word line will become fragile, causing charge loss or leakage problems.
  • the influence of the above two aspects will cause data errors in one or more active regions adjacent to the activated word line, resulting in the so-called row hammer effect (Row Hammer Effect).
  • Some embodiments of the present application provide a semiconductor structure and its formation method, which are used to solve the problem that the semiconductor structure is prone to row hammering effect, so as to reduce the mutual interference between adjacent active regions and improve the yield and performance of the semiconductor structure reliability.
  • the present application provides a method for forming a semiconductor structure, comprising the following steps:
  • a filling layer filling at least the trench is formed.
  • the specific steps of forming a plurality of active regions, trenches between adjacent active regions, and air gaps below the active regions include:
  • a direction and the second direction are both parallel to the surface of the substrate, and the first direction intersects the second direction, and there is a first groove between adjacent first initial active regions;
  • the lower portion of the second initial active region is removed to form an active region and an air gap below the active region.
  • the following steps are further included:
  • a dielectric material is deposited on the substrate to form a first dielectric layer filling the first groove.
  • the specific steps of forming the second groove and the second active region extending along the first direction include:
  • the second groove penetrates the first dielectric layer between two adjacent first initial active regions.
  • a support layer filling the second groove and the third groove is formed.
  • the depth of the third groove is 1/5 ⁇ 1/4 of the depth of the second initial active region.
  • the specific steps of removing the lower part of the second initial active region include:
  • the exposed lower portion of the second initial active region is removed to form an active region and an air gap between the active region and the carrying portion.
  • the height of the adjustment layer is 1/8 ⁇ 1/10 of the height of the second initial active region.
  • the following steps are further included:
  • the specific steps of forming a filling layer filling at least the trench include:
  • An insulating material is deposited in the trench by atomic layer deposition to form the filling layer.
  • the filling layer is made of the same material as the supporting layer.
  • the present application also provides a semiconductor structure, including:
  • the filling layer is filled in the trench.
  • the height of the air gap is 1/8-1/10 of the height of the trench.
  • the cross-sectional dimension of the air gap is the same as that of the active region along a direction parallel to the surface of the substrate.
  • a plurality of the active regions are arranged along a first direction and a second direction to form an active region array, the first direction and the second direction are both parallel to the surface of the substrate, and The first direction intersects the second direction; the semiconductor structure further includes:
  • the support layer is located between two adjacent active regions arranged in parallel along the first direction, and is used to isolate the adjacent active regions.
  • the bottom surface of the supporting layer is lower than the bottom surface of the trench.
  • the support layer penetrates the filling layer between two adjacent active regions.
  • the material of the supporting layer is the same as that of the filling layer.
  • a plurality of carrying parts are located on the surface of the substrate, a plurality of the active regions are respectively located above the carrying parts, and the air gap is located between the active regions and the carrying parts.
  • each of the supporting layers is located between two adjacent bearing parts, and is in direct contact with the bearing parts.
  • an air gap is formed under the active region, and the characteristic of air with a relatively low dielectric constant is used to effectively block the electrons from the bottom from interfering with the active region.
  • the interference effect between the adjacent active regions during the working process of the semiconductor structure is reduced, the influence of row hammer effect is alleviated, and the yield rate and performance reliability of the semiconductor structure are improved.
  • Figures 2A-2X are schematic cross-sectional schematic diagrams of the main process in the process of forming a semiconductor structure in the specific embodiment of the present application;
  • 3A-3D are schematic diagrams of semiconductor structures in specific embodiments of the present application.
  • FIG. 1 is a flowchart of a method for forming a semiconductor structure in a specific embodiment of this application
  • accompanying drawings 2A-2X are main processes in the process of forming a semiconductor structure in a specific embodiment of this application. Sectional schematic. As shown in FIG. 1 and FIG. 2A-FIG. 2X, the method for forming a semiconductor structure provided in this specific embodiment includes the following steps:
  • Step S11 providing a substrate 20 , as shown in FIG. 2A .
  • the substrate 20 may be, but not limited to, a silicon substrate.
  • the substrate 20 is an example of a silicon substrate for description.
  • the substrate 20 may be a semiconductor substrate such as gallium nitride, gallium arsenide, gallium carbide, silicon carbide, or SOI.
  • Step S12 etching the substrate 20 to form a plurality of active regions 32, trenches 33 between adjacent active regions, and air gaps 31 below the active regions 32, as shown in FIG. 2R, FIG. 2S and FIG. 2T
  • FIG. 2S is a schematic cross-sectional view of FIG. 2R along the AB direction
  • FIG. 2T is a schematic cross-sectional view of FIG. 2R along the CD direction.
  • the specific steps of forming a plurality of active regions 32, trenches 33 between adjacent active regions 32, and air gaps 31 below the active regions 32 include:
  • the mask layer 21 has an opening 211 exposing the substrate 20, as shown in FIG. 2A;
  • FIG. 2F is a schematic diagram of the top view structure of FIG. 2E;
  • the lower portion of the second initial active region 25 is removed to form an active region 32 and an air gap 31 below the active region 32 , as shown in FIG. 2R , FIG. 2S and FIG. 2T .
  • materials such as polycrystalline silicon can be deposited on the surface of the substrate 20 by chemical vapor deposition, physical vapor deposition or atomic layer deposition to form the mask layer 21, and by patterning the mask layer 21 processing, forming a plurality of openings 211 exposing the substrate 20 in the mask layer 21 .
  • a dry etching process is used to etch the substrate 20 down to a predetermined depth along the opening 211 to form a first groove 221 .
  • One first initial active region 22 is formed between two adjacent first grooves 221 .
  • the plurality of first grooves 221 separates the substrate 20 into a plurality of first initial active regions 22 .
  • the plurality of first initial active regions 22 and the plurality of first grooves 221 extend along the first direction D1, and the plurality of active regions extend along the first direction intersecting with the first direction D1.
  • the two directions D2 are arranged in parallel, as shown in FIG. 2B . Both the first direction D1 and the second direction D2 are parallel to the surface of the substrate 20 , and the first direction D1 and the second direction D2 intersect obliquely or perpendicularly.
  • one of SF 6 , CF 4 , Cl 2 , CHF 3 , O 2 , Ar or a mixture of two or more gases may be used as the etching gas.
  • a dielectric material is deposited on the substrate 20 to form a first dielectric layer 23 filling the first groove 221 , as shown in FIG. 2C .
  • a low-pressure chemical vapor deposition process or an atomic layer deposition process may be used to deposit silicon nitride and other materials on the substrate 20 with SiH 4 or SiH 2 Cl 2 as a reaction gas to form the first Dielectric layer 23.
  • the reaction gas may also include NH 3 or a mixed gas including N 2 and H 2 .
  • the top surface of the first dielectric layer 23 is planarized with the top surface of the mask layer 21 by chemical mechanical polishing or the like, as shown in FIG. 2C .
  • a plurality in this specific embodiment refers to two or more than two.
  • the specific steps of forming the second groove 26 and the second initial active region 25 extending along the first direction D1 include:
  • the second groove 26 penetrates the first dielectric layer 23 between two adjacent first initial active regions 22 .
  • a photoresist layer is formed on the first dielectric layer 23 and the mask layer 21, and an etching window 24 is formed in the photoresist layer, as shown in FIG. 2D.
  • the third direction D3) in FIG. 2E runs through the mask layer 21 , the first initial active region 22 and the second groove 26 of the first dielectric layer 23 .
  • the plurality of second grooves 26 arranged along the first direction D1 divides one first initial active region 22 into a plurality of second initial active regions 22 arranged in parallel along the first direction D1. Active area 25 .
  • the first dielectric layer 23 can avoid collapse in the process of etching the first initial active region 22 to ensure the smooth progress of the semiconductor manufacturing process; on the other hand, through selective etching, the first dielectric layer 23 Layer 23 also ensures the stability of the characteristic dimensions of said second groove 26 , preventing said second groove 26 from tilting.
  • One of the second grooves 26 formed in this step penetrates the first dielectric layer 23 between two adjacent first initial active regions 22 along the second direction D2, that is, the The second groove 26 runs through two adjacent first grooves 221 along the second direction D2.
  • Figure 2I is a schematic top view of Figure 2H
  • Figure 2J is FIG. 2I is a schematic cross-sectional view along the AB direction
  • FIG. 2K is a schematic cross-sectional view along the CD direction in FIG. 2I.
  • the substrate 20 can be continuously etched downward along the second groove 26 by using a vertical dry etching process, and the second groove 26
  • the third groove 27 communicating with the second groove 26 is formed below.
  • the third groove 27 divides the substrate 20 into a plurality of bearing parts 271, and the bearing parts 271 are used to support the first dielectric layer 23 and the second initial active region 25 thereon, As shown in Figure 2G.
  • atomic layer deposition can be used to deposit silicon dioxide in the second groove 26 and the third groove 27 with LTO520 (aminosilane gas)/O 2 or N zero/O 2 as the reaction gas Inside, the supporting layer 28 is formed.
  • the support layer 28 Since the second groove 26 runs through the first dielectric layer 23 located between two adjacent first initial active regions 22, the support layer 28 is connected to the row along the second direction D2. Two of the second initial active regions 25 are distributed, and the height of the support layer 28 is greater than the height of the second initial active regions 25, thereby effectively avoiding the second initial active region 25 during subsequent process implementation. Area 25 collapsed. The bottom surface of the support layer 28 is flush with the bottom surface of the carrying portion 271 .
  • the depth of the third groove 27 is 1/5 ⁇ 1/4 of the depth of the second initial active region 25 .
  • the depth of the third groove 27 refers to the height of the third groove 27 along the direction perpendicular to the substrate 20 (for example, the third direction D3 in FIG. 2G );
  • the depth of the second initial active region 25 refers to the height of the second initial active region 25 along a direction perpendicular to the substrate 20 (eg, the third direction D3 in FIG. 2G ).
  • the specific steps of removing the lower portion of the second initial active region 25 include:
  • FIG. 2N is a schematic cross-sectional view along the AB direction of FIG. 2M;
  • the adjustment layer 29 is shown in FIG. 2L.
  • the height of the adjustment layer 29 can be adjusted by controlling the etching time, etchant flow rate and other parameters during the etching process, and the height of the adjustment layer 29 determines the height of the air gap 31 formed subsequently.
  • a second dielectric layer 30 covering the surface of the second initial active region 25 and the surface of the mask layer 21 is formed.
  • the material of the second dielectric layer 30 may be, but not limited to, a nitride material, such as silicon nitride.
  • the first dielectric layer 23 and the second dielectric layer 30 are made of silicon nitride.
  • the step of forming the second dielectric layer 30 includes: performing plasma nitriding treatment on the surface of the mask layer 21 and the sidewall of the second initial active region 25 to form a layer covering the surface of the mask layer 21 and the second dielectric layer 30 on the sidewall of the second initial active region 25 , as shown in FIG. 2M and FIG. 2N .
  • the reaction gas used in the plasma nitriding process may be NH 3
  • the reaction temperature may be 600°C-800°C
  • the radio frequency power may be 600W-2000W
  • the reaction pressure may be 1Pa-10Pa.
  • the adjustment layer 29 and the second dielectric layer 30 are etched downward along a direction perpendicular to the surface of the substrate 20 . Due to the blocking of the mask layer 21, only the second dielectric layer 30 on the top surface of the mask layer 21 is removed, and the second dielectric layer 30 covering the side of the second initial active region 25 can be reserve.
  • the adjustment layer 29 is completely removed, so that the lower part of the second initial active region 25 is exposed, as shown in FIG. 2O and FIG. 2P , and FIG. 2P is a schematic cross-sectional view along the AB direction of FIG. 2O .
  • a wet etching process is used to clean the exposed lower part of the second initial active region 25 to form an active region 32 and an air gap 31 below the active region 32 , as shown in FIG. 2Q .
  • the air gap 31 is located between the active region 32 and the carrying portion 271 .
  • the second dielectric layer 30 is wet cleaned to obtain structures as shown in FIG. 2R , FIG. 2S and FIG. 2T .
  • the formation of the air gap 31 makes the active region 32 suspended, preventing electrons from adjacent active regions from interfering with the active region 32 from the bottom.
  • the active region 32 is supported by the supporting layer 28 so that no collapse occurs.
  • the supporting layer 28 is supported by the carrying portion 271 , which further improves the stability of the supporting layer 28 .
  • the height of the adjustment layer 29 is the second initial active region 1/8 to 1/10 of the height of 25.
  • Step S13 forming a filling layer 34 that at least fills the trench 33, as shown in Figure 2U, Figure 2V, Figure 2W and Figure 2X
  • Figure 2V is a schematic cross-sectional view of Figure 2U along the direction AB
  • Figure 2W is a schematic cross-sectional view of Figure 2V along CD
  • Figure 2X is a schematic cross-sectional view of FIG. 2V along the direction EF.
  • the following steps are further included:
  • the mask layer 21 and the second dielectric layer 30 are removed.
  • the specific steps of forming the filling layer 34 filling at least the trench 33 include:
  • An insulating material is deposited in the trench 33 by atomic layer deposition to form the filling layer 34 .
  • the filling layer 34 fills the gap between adjacent active regions 32 (ie, the trench 33 ).
  • the material of the filling layer 34 may be, but not limited to, an oxide material, such as silicon dioxide.
  • an atomic layer deposition process can be used, and LTO520 (aminosilane gas)/O 2 or N zero/O 2 is used as the reaction gas.
  • the material of the filling layer 34 is the same as that of the support layer 28 .
  • the material of the filling layer 34 and the support layer 28 is silicon dioxide.
  • FIG. 3B is a schematic cross-sectional view of FIG. 3A along the AB direction
  • FIG. 3D is a schematic cross-sectional view along the CD direction
  • FIG. 3D is a schematic cross-sectional view along the EF direction of FIG. 3A.
  • the semiconductor structure provided in this specific embodiment can be formed by the method for forming a semiconductor structure as shown in FIG. 1 and FIG. 2A-FIG. 2X. As shown in Figure 2A- Figure 2X and Figure 3A- Figure 3D, the semiconductor structure includes:
  • the filling layer 34 is filled in the trench 33 .
  • the height of the air gap 31 is 1/8 ⁇ 1/10 of the height of the groove 33 .
  • each active region 32 there is one air gap 31 under each active region 32 , and the active region 32 is in direct contact with the air gap 31 below it.
  • the cross-sectional dimension of the air gap 31 is the same as that of the active region 32 .
  • a plurality of the active regions 32 are arranged along the first direction D1 and the second direction D2 to form an active region array, and the first direction D1 and the second direction D2 are parallel to the The surface of the substrate 20, and the first direction D1 intersects the second direction D2; the semiconductor structure further includes:
  • the supporting layer 28 is located between two adjacent active regions 32 arranged in parallel along the first direction D1 and used for isolating the adjacent active regions 32 .
  • the bottom surface of the support layer 28 is lower than the bottom surface of the trench 33 .
  • the supporting layer 28 penetrates the filling layer 34 between two adjacent active regions 32 .
  • the material of the supporting layer 28 is the same as that of the filling layer 34 .
  • the semiconductor structure also includes:
  • a plurality of carrying parts 271 are located on the surface of the substrate 20, a plurality of the active regions 32 are respectively located above the plurality of carrying parts 271, and the air gap 31 is located between the active regions 32 and the carrying parts. Between Section 271.
  • each of the supporting layers 28 is located between two adjacent bearing portions 271 , and is in direct contact with the bearing portions 271 .
  • the surface of the substrate 20 also has a carrying portion 271, the active region 32 is located above the carrying portion 271, and the air gap 31 is located between the carrying portion 271 and the active region 32 .
  • Each of the supporting layers 28 is located between two adjacent bearing parts 271 and is directly connected to the bearing parts 271.
  • the bearing parts 271 are used to support the supporting layer 28, further improving the Stability of the support layer 28 .
  • the semiconductor structure and its formation method provided in this specific embodiment form an air gap under the active region, and utilize the characteristics of air with a lower dielectric constant to effectively block the interference of electrons from the bottom to the active region and reduce the The interference effect between adjacent active regions during the working process of the semiconductor structure is eliminated, the impact of row hammering effect is alleviated, and the yield rate and performance reliability of the semiconductor structure are improved.

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Abstract

本申请涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：提供衬底；刻蚀所述衬底，形成多个有源区、位于相邻所述有源区之间的沟槽、以及位于所述有源区下方的空气隙；形成至少填充所述沟槽的填充层。本申请有效阻挡了来自于底部的电子对有源区的干扰，降低了所述半导体结构工作过程中相邻有源区之间的干扰作用，减轻了行锤击效应的影响，改善了半导体结构的良率及性能可靠性。

Description

半导体结构及其形成方法
相关申请引用说明
本申请要求于2021年09月13日递交的中国专利申请号202111067349.3、申请名为“半导体结构及其形成方法”的优先权，其全部内容以引用的形式附录于此。
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
在DRAM等半导体结构中，每个有源区与两条字线交叠(即两条字线穿过同一有源区)，当其中一条字线被激活且被反复刷新(refresh)，会产生如下两方面的影响：一方面，会对穿过同一有源区的另一条字线产生噪声或者干扰；另一方面，在与被激活的字线邻近的有源区被激活或者被刷新之前，若被激活的字线刷新频率过高，会使得与被激活的字线邻近的有源区变得脆弱，出现电荷损失或者漏电问题。上述两方面的影响都会造成与被激活的字线邻近的一个或者多个有源区的数据发生错误，产生所谓的行锤击效应(Row Hammer Effect)。
因此，如何减轻行锤击效应，降低相邻有源区之间的相互干扰，提高半导体结构的良率及性能可靠性，是当前亟待解决的技术问题。
发明内容
本申请一些实施例提供一种半导体结构及其形成方法，用于解决半导体结构易产生行锤击效应的问题，以降低相邻有源区之间的相互干扰，提高半导体结构的良率及性能可靠性。
根据一些实施例，本申请提供了一种半导体结构的形成方法，包括如下步骤：
提供衬底；
刻蚀所述衬底，形成多个有源区、位于相邻所述有源区之间的沟槽、以及位于所述有源区下方的空气隙；
形成至少填充所述沟槽的填充层。
在一些实施例中，形成多个有源区、位于相邻所述有源区之间的沟槽、以及位于所述有源区下方的空气隙的具体步骤包括：
形成覆盖所述衬底的掩模层，所述掩模层中具有暴露所述衬底的开口；
沿所述开口刻蚀所述衬底，形成多个均沿第一方向延伸的第一初始有源区，且多个所述第一初始有源区沿第二方向平行排布，所述第一方向和所述第二方向均平行于所述衬底的表面，且所述第一方向与所述第二方向相交，相邻所述第一初始有源区之间具有第一凹槽；
刻蚀所述第一初始有源区，形成所述第二凹槽、以及沿所述第一方向延伸的第二初始有源区；
去除所述第二初始有源区的下部，形成有源区以及位于所述有源区下方的空气隙。
在一些实施例中，刻蚀所述第一初始有源区之前，还包括如下步骤：
沉积介质材料于所述衬底上，形成填充满所述第一凹槽的第一介质层。
在一些实施例中，形成所述第二凹槽、以及沿所述第一方向延伸的第二有源区的具体步骤包括：
刻蚀所述掩模层、所述第一初始有源区和所述第一介质层，形成多个沿垂直于所述衬底的方向贯穿所述掩模层、所述第一初始有源区和所述第一介质层的所述第二凹槽，若干所述第二凹槽将一个所述第一初始有源区分割为多个所述第二有源区。
在一些实施例中，在沿所述第二方向上，所述第二凹槽贯穿位于相邻的两个所述第一初始有源区之间的所述第一介质层。
在一些实施例中，去除所述有源区下方的部分衬底之前，还包括如下步骤：
沿所述第二凹槽继续向下刻蚀所述衬底，于所述第二凹槽下方形成第三凹槽，多个所述第三凹槽将所述衬底分隔为多个承载部；
形成填充满所述第二凹槽和所述第三凹槽的支撑层。
在一些实施例中，所述第三凹槽的深度为所述第二初始有源区深度的1/5～1/4。
在一些实施例中，去除所述第二初始有源区的下部的具体步骤包括：
去除部分所述第一介质层，形成位于相邻所述第二初始有源区之间的沟槽，残留的所述第一介质层作为调整层；
形成覆盖所述第二初始有源区表面和所述掩模层表面的第二介质层；
去除所述调整层和位于所述掩模层顶面的所述第二介质层，暴露所述第二初始有源区的下部；
去除暴露的所述第二初始有源区的下部，形成有源区以及位于所述有源区与所述承载部之间的空气隙。
在一些实施例中，所述调整层的高度为所述第二初始有源区高度的1/8～1/10。
在一些实施例中，形成至少填充所述沟槽的填充层之前，还包括如下步骤：
去除所述掩模层和所述第二介质层。
在一些实施例中，形成至少填充所述沟槽的填充层的具体步骤包括：
采用原子层沉积工艺沉积绝缘材料于所述沟槽内，形成所述填充层。
在一些实施例中，所述填充层的材料与所述支撑层的材料相同。
根据另一些实施例，本申请还提供了一种半导体结构，包括：
衬底；
多个有源区，位于所述衬底上，相邻的所述有源区之间具有沟槽；
空气隙，位于所述有源区下方；
填充层，填充于所述沟槽内。
在一些实施例中，所述空气隙的高度为所述沟槽高度的1/8～1/10。
在一些实施例中，每一所述有源区下方均具有一个所述空气隙，且所述有源区与位于其下方的所述空气隙直接接触。
在一些实施例中，在沿平行于所述衬底的表面的方向上，所述空气隙的截面尺寸与所述有源区的截面尺寸相同。
在一些实施例中，多个所述有源区沿第一方向和第二方向排布形成有源区阵列，所述第一方向和所述第二方向均平行于所述衬底表面，且所述第一方向与所述第二方向相交；所述半导体结构还包括：
支撑层，位于沿所述第一方向平行排布且相邻的两个所述有源区之间，用于隔离相邻的所述有源区。
在一些实施例中，所述支撑层的底面低于所述沟槽的底面。
在一些实施例中，在沿所述第二方向上，所述支撑层贯穿位于相邻的两个所述有源区之间的所述填充层。
在一些实施例中，所述支撑层的材料与所述填充层的材料相同。
在一些实施例中，还包括：
多个承载部，位于所述衬底表面，多个所述有源区分别位于多个所述承载部上方，且所述空气隙位于所述有源区与所述承载部之间。
在一些实施例中，每一所述支撑层位于相邻的两个所述承载部之间，且与所述承载部直接接触连接。
本申请一些实施例提供的半导体结构及其形成方法，通过在有源区下方形成空气隙，利用空气具有较低介电常数的特点，有效阻挡了来自于底部的电子对有源区的干扰，降低了所述半导体结构工作过程中相邻有源区之间的干扰作用，减轻了行锤击效应的影响，改善了半导体结构的良率及性能可靠性。
附图说明
附图1是本申请具体实施方式中半导体结构的形成方法流程图；
附图2A-2X是本申请具体实施方式在形成半导体结构的过程中主要的工艺截面示意图；
附图3A-3D是本申请具体实施方式中半导体结构的示意图。
具体实施方式
下面结合附图对本申请提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本申请具体实施方式中半导体结构的形成方法流 程图，附图2A-2X是本申请具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。如图1、图2A-图2X所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S11，提供衬底20，如图2A所示。
具体来说，所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底20为硅衬底为例进行说明。在其他示例中，所述衬底20可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。
步骤S12，刻蚀所述衬底20，形成多个有源区32、位于相邻所述有源区之间的沟槽33、以及位于所述有源区32下方的空气隙31，如图2R、图2S和图2T所示，图2S是图2R沿AB方向的截面示意图，图2T是图2R沿CD方向的截面示意图。
在一些实施例中，形成多个有源区32、位于相邻所述有源区32之间的沟槽33、以及位于所述有源区32下方的空气隙31的具体步骤包括：
形成覆盖所述衬底20的掩模层21，所述掩模层21中具有暴露所述衬底20的开口211，如图2A所示；
沿所述开口211刻蚀所述衬底20，形成多个均沿第一方向D1延伸的第一初始有源区22，且多个所述第一初始有源区22沿第二方向D2平行排布，所述第一方向D1和所述第二方向D2均平行于所述衬底20的表面，且所述第一方向D1与所述第二方向D2相交，相邻所述第一初始有源区22之间具有第一凹槽221，如图2B所示；
刻蚀所述第一初始有源区22，形成所述第二凹槽26、以及沿所述第一方向D1延伸的第二初始有源区25，如图2E和图2F所示，图2F是图2E的俯视结构示意图；
去除所述第二初始有源区25的下部，形成有源区32以及位于所述有源区32下方的空气隙31，如图2R、图2S和图2T所示。
具体来说，可以采用化学气相沉积、物理气相沉积或者原子层沉积工艺沉积多晶硅等材料于所述衬底20表面，形成所述掩模层21，并通过对所述掩模层21的图形化处理，于所述掩模层21中形成多个暴露所述衬底20的开口211。接着，采用干法刻蚀工艺沿所述开口211向下刻蚀所述衬底20至预设深度，形成第一凹槽221。两个相邻的所述第一凹槽221之间形成一个所述第一初始有源区22。多个所述第一凹槽221将所述衬底20分隔为多个所述第一初始有源区22。多个所述第一初始有源区22和多个所述第一凹槽221均沿所述第一方向D1延伸，且多个所述有源区沿与所述第一方向D1相交的第二方向D2平行排布，如图2B所示。所述第一方向D1与所述第二方向D2均平行于所述衬底20表面，且所述第一方向D1与所述第二方向D2倾斜相交或者垂直相交。刻蚀所述衬底20的过程中，可以采用SF 6、CF 4、Cl 2、CHF 3、O 2、Ar中的一种或者两种以上的气体混合作为刻蚀气体。
在一些实施例中，刻蚀所述第一初始有源区22之前，还包括如下步骤：
沉积介质材料于所述衬底20上，形成填充满所述第一凹槽221的第一介质层23，如图2C所示。
具体来说，可以采用低压化学气相沉积工艺(LPCVD)或者原子层沉积工艺，以SiH 4或者SiH 2Cl 2为反应气体沉积氮化硅等材料于所述衬底20上，形成所述第一介质层23。在采用原子层沉积工艺形成所述第一介质层23中，反应气体还可以包括NH 3或者包括N 2和H 2的混合气体。通过化学机械研磨等平坦化处理，使得所述第一介质层23的顶面与所述掩模层21的顶面平齐，如图2C所示。本具体实施方式中的多个是指两个及两个以上。
在一些实施例中，形成所述第二凹槽26、以及沿所述第一方向D1延伸的第二初始有源区25的具体步骤包括：
刻蚀所述掩模层21、所述第一初始有源区22和所述第一介质层23，形成多个沿垂直于所述衬底20的方向贯穿所述掩模层21、所述第一初始有源区22和所述第一介质层23的所述第二凹槽26，若干所述第二凹槽26将一个所述第一初始有源区22分割为多个所述第二初始有源区25。
在一些实施例中，在沿所述第二方向D2上，所述第二凹槽26贯穿位于相邻的两个所述第一初始有源区22之间的所述第一介质层23。
具体来说，于所述第一介质层23和所述掩模层21上形成光阻层，所述光阻层中具有刻蚀窗口24，如图2D所示。沿所述刻蚀窗口24向下刻蚀所述掩模层21、所述第一初始有源区22和所述第一介质层23，形成沿垂直于所述衬底20表面的方向(例如图2E中的第三方向D3)贯穿所述掩模层21、所述第 一初始有源区22和所述第一介质层23的所述第二凹槽26。沿所述第一方向D1排布的多个所述第二凹槽26将一个所述第一初始有源区22分割为沿所述第一方向D1平行排布的多个所述第二初始有源区25。一方面，所述第一介质层23能够避免刻蚀所述第一初始有源区22的过程中出现坍塌，确保半导体制程顺利进行；另一方面，通过选择性刻蚀，所述第一介质层23还能确保所述第二凹槽26的特征尺寸的稳定性，避免所述第二凹槽26出现倾斜。本步骤形成的一个所述第二凹槽26在沿所述第二方向D2上贯穿位于相邻的两个所述第一初始有源区22之间的所述第一介质层23，即所述第二凹槽26在沿所述第二方向D2上贯穿相邻的两个所述第一凹槽221。
在一些实施例中，去除所述第二初始有源区25的下部之前，还包括如下步骤：
沿所述第二凹槽26继续向下刻蚀所述衬底20，于所述第二凹槽26下方形成第三凹槽27，多个所述第三凹槽27将所述衬底20分隔为多个承载部271，如图2G所示；
形成填充满所述第二凹槽26和所述第三凹槽27的支撑层28，如图2H、图2I、图2J和图2K所，图2I是图2H的俯视结构示意图，图2J是图2I中AB方向的截面示意图，图2K是图2I中CD方向的截面示意图。
具体来说，在形成所述第二凹槽26之后，可以采用垂直干法刻蚀工艺沿所述第二凹槽26继续向下刻蚀所述衬底20，于所述第二凹槽26下方形成与所述第二凹槽26连通的所述第三凹槽27。所述第三凹槽27将所述衬底20分隔为多个承载部271，所述承载部271用于支撑其上的所述第一介质层23和所述第二初始有源区25，如图2G所示。之后，可以采用原子层沉积工艺沉积，以LTO520(氨基硅烷气体)/O 2或N zero/O 2作为反应气体，沉积二氧化硅于所述第二凹槽26和所述第三凹槽27内，形成所述支撑层28。由于所述第二凹槽26贯穿位于相邻的两个所述第一初始有源区22之间的所述第一介质层23，使得所述支撑层28连接沿所述第二方向D2排布的两个所述第二初始有源区25，且所述支撑层28的高度大于所述第二初始有源区25的高度，从而有效避免后续工艺实施过程中所述第二初始有源区25出现坍塌。所述支撑层28的底面与所述承载部271的底面平齐。
在一些实施例中，所述第三凹槽27的深度为所述第二初始有源区25深度的1/5～1/4。
其中，所述第三凹槽27的深度是指，所述第三凹槽27在沿垂直于所述衬底20的方向(例如图2G中的第三方向D3)上的高度；所述第二初始有源区25的深度是指，所述第二初始有源区25在沿垂直于所述衬底20的方向(例如图2G中的第三方向D3)上的高度。
在一些实施例中，去除所述第二初始有源区25的下部的具体步骤包括：
去除部分所述第一介质层23，形成位于相邻所述第二初始有源区25之间的沟槽33，残留的所述第一介质层23作为调整层29，如图2L所示；
形成覆盖所述第二初始有源区25表面和所述掩模层21表面的第二介质层30，如图2M和图2N所示，图2N是图2M沿AB方向的截面示意图；
去除所述调整层29和位于所述掩模层21顶面的所述第二介质层30，暴露所述第二初始有源区25的下部；
去除暴露的所述第二初始有源区25的下部，形成有源区32以及位于所述有源区32与所述承载部271之间的空气隙31，如图2R、图2S和图2T所示。
具体来说，在形成所述支撑层28之后，采用垂直向下刻蚀的方式去除部分高度的所述第一介质层23，残留于所述承载部271表面的所述第一介质层23作为所述调整层29，如图2L所示。通过控制刻蚀过程中的刻蚀时间、刻蚀剂流量等参数，可以调整所述调整层29的高度，所述调整层29的高度决定后续形成的所述空气隙31的高度。
之后，形成覆盖所述第二初始有源区25表面和所述掩模层21表面的第二介质层30。所述第二介质层30的材料可以是但不限于氮化物材料，例如氮化硅。举例来说来说，所述第一介质层23和所述第二介质层30的材料均为氮化硅。形成所述第二介质层30的步骤包括：对所述掩模层21的表面和所述第二初始有源区25的侧壁进行等离子体氮化处理，形成覆盖所述掩模层21表面和所述第二初始有源区25侧壁的所述第二介质层30，如图2M和图2N所示。等离子体氮化处理过程中所采用的反应气体可以为NH 3，反应温度可以为600℃～800℃，射频功率为600W～2000W，反应压力为1Pa～10Pa。
接着，沿垂直于所述衬底20表面的方向向下刻蚀所述调整层29和所述第二介质层30。由于所述掩 模层21的阻挡，仅去除所述掩模层21顶面的所述第二介质层30，覆盖于所述第二初始有源区25侧面的所述第二介质层30得以保留。所述调整层29则全部被去除，从而使得所述第二初始有源区25的下部暴露，如图2O和图2P所示，图2P是图2O沿AB方向的截面示意图。
然后，采用湿法刻蚀工艺清洗掉所述第二初始有源区25暴露的下部，形成有源区32以及位于所述有源区32下方的空气隙31，如图2Q所示。所述空气隙31位于所述有源区32和所述承载部271之间。接着，湿法清洗掉所述第二介质层30，得到如图2R、图2S和图2T所示的结构。所述空气隙31的形成，使得所述有源区32悬空，避免了来自于相邻有源区中的电子自底部干扰所述有源区32。所述有源区32通过所述支撑层28支撑，因而不会出现坍塌。且所述支撑层28通过所述承载部271支撑，进一步提高了所述支撑层28的稳定性。在湿法清洗所述第二初始有源区25暴露的下部时，由于所述衬底20上表面由于自然氧化生成自然氧化层，因而不会对所述衬底20的其他区域造成腐蚀。
为了进一步提高所述空气隙31阻挡电子迁移的效果，从而避免对所述半导体结构整体的稳定性造成影响，在一些实施例中，所述调整层29的高度为所述第二初始有源区25高度的1/8～1/10。
步骤S13，形成至少填充所述沟槽33的填充层34，如图2U、图2V、图2W和图2X所示，图2V是图2U沿AB方向的截面示意图，图2W是图2V沿CD方向的截面示意图，图2X是图2V沿EF方向的截面示意图。
在一些实施例中，形成至少填充所述沟槽33的填充层34之前，还包括如下步骤：
去除所述掩模层21和所述第二介质层30。
在一些实施例中，形成至少填充所述沟槽33的填充层34的具体步骤包括：
采用原子层沉积工艺沉积绝缘材料于所述沟槽33内，形成所述填充层34。
具体来说，所述填充层34填充满相邻所述有源区32之间的间隙(即所述沟槽33)。所述填充层34的材料可以为但不限于氧化物材料，例如二氧化硅。当所述填充层34的材料为二氧化硅时，可以采用原子层沉积工艺、并以LTO520(氨基硅烷气体)/O 2或N zero/O 2作为反应气体。
在一些实施例中，所述填充层34的材料与所述支撑层28的材料相同。例如，所述填充层34与所述支撑层28的材料均为二氧化硅。
不仅如此，本具体实施方式还提供了一种半导体结构，附图3A-3D是本申请具体实施方式中半导体结构的示意图，图3B是图3A沿AB方向的截面示意图，图3C是图3A沿CD方向的截面示意图，图3D是图3A沿EF方向的截面示意图。本具体实施方式提供的半导体结构可以采用如图1、图2A-图2X所示的半导体结构的形成方法形成。如图2A-图2X和图3A-图3D所示，所述半导体结构，包括：
衬底20；
多个有源区32，位于所述衬底20上，相邻的所述有源区32之间具有沟槽33；
空气隙31，位于所述有源区32下方；
填充层34，填充于所述沟槽33内。
在一些实施例中，所述空气隙31的高度为所述沟槽33高度的1/8～1/10。
在一些实施例中，每一所述有源区32下方均具有一个所述空气隙31，且所述有源区32与位于其下方的所述空气隙31直接接触。
在一些实施例中，在沿平行于所述衬底20的表面的方向上，所述空气隙31的截面尺寸与所述有源区32的截面尺寸相同。
在一些实施例中，多个所述有源区32沿第一方向D1和第二方向D2排布形成有源区阵列，所述第一方向D1和所述第二方向D2均平行于所述衬底20表面，且所述第一方向D1与所述第二方向D2相交；所述半导体结构还包括：
支撑层28，位于沿所述第一方向D1平行排布且相邻的两个所述有源区32之间，用于隔离相邻的所述有源区32。
在一些实施例中，所述支撑层28的底面低于所述沟槽33的底面。
在一些实施例中，在沿所述第二方向D2上，所述支撑层28贯穿位于相邻的两个所述有源区32之间的所述填充层34。
在一些实施例中，所述支撑层28的材料与所述填充层34的材料相同。
在一些实施例中，所述半导体结构还包括：
多个承载部271，位于所述衬底20表面，多个所述有源区32分别位于多个所述承载部271上方，且所述空气隙31位于所述有源区32与所述承载部271之间。
在一些实施例中，每一所述支撑层28位于相邻的两个所述承载部271之间，且与所述承载部271直接接触连接。
具体来说，所述衬底20表面还具有承载部271，所述有源区32位于所述承载部271上方，所述空气隙31位于所述承载部271与所述有源区32之间。每一所述支撑层28位于相邻的两个所述承载部271之间、且与所述承载部271直接接触连接，所述承载部271用于支撑所述支撑层28，进一步提高所述支撑层28的稳定性。
本具体实施方式提供的半导体结构及其形成方法，通过在有源区下方形成空气隙，利用空气具有较低介电常数的特点，有效阻挡了来自于底部的电子对有源区的干扰，降低了所述半导体结构工作过程中相邻有源区之间的干扰作用，减轻了行锤击效应的影响，改善了半导体结构的良率及性能可靠性。
以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (22)

  1. 一种半导体结构的形成方法，包括如下步骤：
    提供衬底；
    刻蚀所述衬底，形成多个有源区、位于相邻所述有源区之间的沟槽、以及位于所述有源区下方的空气隙；
    形成至少填充所述沟槽的填充层。
  2. 根据权利要求1所述的半导体结构的形成方法，其中，形成多个有源区、位于相邻所述有源区之间的沟槽、以及位于所述有源区下方的空气隙的具体步骤包括：
    形成覆盖所述衬底的掩模层，所述掩模层中具有暴露所述衬底的开口；
    沿所述开口刻蚀所述衬底，形成多个均沿第一方向延伸的第一初始有源区，且多个所述第一初始有源区沿第二方向平行排布，所述第一方向和所述第二方向均平行于所述衬底的表面，且所述第一方向与所述第二方向相交，相邻所述第一初始有源区之间具有第一凹槽；
    刻蚀所述第一初始有源区，形成所述第二凹槽、以及沿所述第一方向延伸的第二初始有源区；
    去除所述第二初始有源区的下部，形成有源区以及位于所述有源区下方的空气隙。
  3. 根据权利要求2所述的半导体结构的形成方法，其中，刻蚀所述第一初始有源区之前，还包括如下步骤：
    沉积介质材料于所述衬底上，形成填充满所述第一凹槽的第一介质层。
  4. 根据权利要求3所述的半导体结构的形成方法，其中，形成所述第二凹槽、以及沿所述第一方向延伸的第二有源区的具体步骤包括：
    刻蚀所述掩模层、所述第一初始有源区和所述第一介质层，形成多个沿垂直于所述衬底的方向贯穿所述掩模层、所述第一初始有源区和所述第一介质层的所述第二凹槽，若干所述第二凹槽将一个所述第一初始有源区分割为多个所述第二有源区。
  5. 根据权利要求4所述的半导体结构的形成方法，其中，在沿所述第二方向上，所述第二凹槽贯穿位于相邻的两个所述第一初始有源区之间的所述第一介质层。
  6. 根据权利要求4所述的半导体结构的形成方法，其中，去除所述有源区下方的部分衬底之前，还包括如下步骤：
    沿所述第二凹槽继续向下刻蚀所述衬底，于所述第二凹槽下方形成第三凹槽，多个所述第三凹槽将所述衬底分隔为多个承载部；
    形成填充满所述第二凹槽和所述第三凹槽的支撑层。
  7. 根据权利要求6所述的半导体结构的形成方法，其中，所述第三凹槽的深度为所述第二初始有源区深度的1/5～1/4。
  8. 根据权利要求6所述的半导体结构的形成方法，其中，去除所述第二初始有源区的下部的具体步骤包括：
    去除部分所述第一介质层，形成位于相邻所述第二初始有源区之间的沟槽，残留的所述第一介质层作为调整层；
    形成覆盖所述第二初始有源区表面和所述掩模层表面的第二介质层；
    去除所述调整层和位于所述掩模层顶面的所述第二介质层，暴露所述第二初始有源区的下部；
    去除暴露的所述第二初始有源区的下部，形成有源区以及位于所述有源区与所述承载部之间的空气隙。
  9. 根据权利要求8所述的半导体结构的形成方法，其中，所述调整层的高度为所述第二初始有源区高度的1/8～1/10。
  10. 根据权利要求8所述的半导体结构的形成方法，其中，形成至少填充所述沟槽的填充层之前，还包括如下步骤：
    去除所述掩模层和所述第二介质层。
  11. 根据权利要求10所述的半导体结构的形成方法，其中，形成至少填充所述沟槽的填充层的具体步骤包括：
    采用原子层沉积工艺沉积绝缘材料于所述沟槽内，形成所述填充层。
  12. 根据权利要求11所述的半导体结构的形成方法，其中，所述填充层的材料与所述支撑层的材料相同。
  13. 一种半导体结构，包括：
    衬底；
    多个有源区，位于所述衬底上，相邻的所述有源区之间具有沟槽；
    空气隙，位于所述有源区下方；
    填充层，填充于所述沟槽内。
  14. 根据权利要求13所述的半导体结构，其中，所述空气隙的高度为所述沟槽高度的1/8～1/10。
  15. 根据权利要求13所述的半导体结构，其中，每一所述有源区下方均具有一个所述空气隙，且所述有源区与位于其下方的所述空气隙直接接触。
  16. 根据权利要求13所述的半导体结构，其中，在沿平行于所述衬底的表面的方向上，所述空气隙的截面尺寸与所述有源区的截面尺寸相同。
  17. 根据权利要求16所述的半导体结构，其中，多个所述有源区沿第一方向和第二方向排布形成有源区阵列，所述第一方向和所述第二方向均平行于所述衬底表面，且所述第一方向与所述第二方向相交；
    所述半导体结构还包括：
    支撑层，位于沿所述第一方向平行排布且相邻的两个所述有源区之间，用于隔离相邻的所述有源区。
  18. 根据权利要求17所述的半导体结构，其中，所述支撑层的底面低于所述沟槽的底面。
  19. 根据权利要求17所述的半导体结构，其中，在沿所述第二方向上，所述支撑层贯穿位于相邻的两个所述有源区之间的所述填充层。
  20. 根据权利要求17所述的半导体结构，其中，所述支撑层的材料与所述填充层的材料相同。
  21. 根据权利要求17所述的半导体结构，其中，还包括：
    多个承载部，位于所述衬底表面，多个所述有源区分别位于多个所述承载部上方，且所述空气隙位于所述有源区与所述承载部之间。
  22. 根据权利要求21所述的半导体结构，其中，每一所述支撑层位于相邻的两个所述承载部之间，且与所述承载部直接接触连接。
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