WO2023035406A1 - 一种半导体结构及其制造方法 - Google Patents

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semiconductor structure
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卢经文
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present application relates to the field of semiconductor technology, in particular to a semiconductor structure and a manufacturing method thereof.
  • a row (Row) in the memory matrix is activated, and when it is repeatedly refreshed (refresh), it will generate noise or interference to adjacent rows.
  • the adjacent cells (Cells) are activated or refreshed, if the activation frequency of the row is too high, the adjacent cells will become fragile, and the problem of charge loss (Charge Loss) or leakage (Leakage) will occur.
  • the data (Data) of one or more cells in the adjacent row is wrong. This phenomenon is called the so-called row hammer effect (Row Hammer Effect).
  • the purpose of the present application is to provide a semiconductor structure and a manufacturing method thereof.
  • a void is formed at the bottom of the prepared semiconductor to alleviate the hammering effect of the semiconductor structure.
  • the first aspect of the present application provides a method for manufacturing a semiconductor structure, including: forming first mask pattern layers arranged at intervals on a substrate; depositing a first dielectric layer between the first mask pattern layers Etching the first dielectric layer to form a first trench, the first trench exposes the base and part of the sidewall of the first mask pattern layer; etching the base along the first trench to a first depth, exposing the first mask The substrate under the pattern layer; etching the substrate under the pattern layer of the first mask to form voids in the substrate.
  • etching the first dielectric layer to form the first trench includes: depositing a second mask layer on the surface of the first mask pattern layer; patterning the second mask layer to form the second mask pattern layer, The second mask pattern layer exposes the target area on the first mask pattern layer; etching the first dielectric layer along the first mask pattern layer to form an initial first trench exposing the sidewall of the target area; etching part of the substrate The initial first trench is extended to form the first trench.
  • the initial first groove extends along the substrate to a second depth, and the ratio of the second depth to the first depth is in the range of 0.2-0.5.
  • the target area defines the area where the bitline contact is formed.
  • before etching the substrate along the first trench it further includes: performing oxidation treatment on the first mask pattern layer, the exposed substrate and the first dielectric layer, and forming the first mask pattern layer on the surface of the first mask pattern layer.
  • An oxide layer, a second oxide layer is formed on the surface of the substrate, and a third oxide layer is formed on the surface of the first dielectric layer.
  • the material of the first oxide layer and the second oxide layer includes silicon dioxide, and the material of the third oxide layer includes nitrogen-containing silicon oxide.
  • the step of forming the void includes: using the first oxide layer, the second oxide layer and the third oxide layer as an etching mask, in a direction parallel to the substrate, aligning the first The exposed substrate under the mask layer is etched to form voids under the first mask layer.
  • after forming the gap further includes: removing the first dielectric layer; using the first mask pattern layer as an etching mask, etching the substrate to a first depth; removing the first mask pattern layer, forming active area.
  • the method further includes: filling an isolation layer between the active regions.
  • the isolation layer is partially formed in the void.
  • the second aspect of the present application provides a semiconductor structure, including a plurality of active regions spaced apart from each other formed on a substrate; the active region includes a connection part connected to a bit line, and an isolation is formed between the connection part and the substrate structure.
  • the active region includes a first support portion and a second support portion, both ends of the connection portion are respectively connected to the substrate through the first support portion and the second support portion, and the isolation structure is formed on the first support portion and the second support portion. Between the two supporting parts.
  • the isolation structure runs through the active area along the width direction of the active area, and the height of the isolation structure is 70%-80% of the height of the active area.
  • a buried word line structure is formed in the first support portion and the second support portion.
  • the top surface of the isolation structure is higher than the top surface of the buried word line structure.
  • Embodiments of the present disclosure may/at least have the following advantages: a void is formed at the bottom of the semiconductor to reduce the hammering effect of the semiconductor structure.
  • Fig. 1 (a) is a top view of a semiconductor structure
  • Fig. 1 (b) is a partial cross-sectional view of Fig. 1 (a) in the direction of A-A1;
  • Fig. 2 schematically shows the flow process of preparing a semiconductor structure
  • Fig. 3 (a)-Fig. 3 (g) exemplarily show the schematic diagram of forming the first initial groove
  • FIG. 3(a) is a schematic diagram of forming the first mask layer on the substrate
  • FIG. 3(b) is a schematic diagram of a top view of the first mask pattern layer formed on the substrate
  • FIG. 3(c) is a schematic diagram of FIG. 3(b) in B- A partial cross-sectional view in the B1 direction
  • Fig. 3(d) is a top view schematic diagram of depositing the first dielectric layer in the gap between the first mask pattern layer, and the surface of the first dielectric layer covers the second mask pattern layer
  • Fig. 3( e) is a partial cross-sectional view of FIG. 3(d) in the direction of B-B1
  • FIG. 3(f) is a schematic diagram of a top view of removing photoresist by etching downward in the direction perpendicular to the second mask pattern layer, and FIG. 3(g) It is a partial sectional view of Fig. 3(f) in the B-B1 direction;
  • Figure 4(a) is a schematic diagram of the structure of Figure 3(g) after continuing to etch part of the substrate
  • Figure 4(b) is a schematic diagram of the structure of Figure 4(a) after oxidation
  • Figure 4(c) is a schematic diagram of Figure 4(b) ) is a schematic diagram of the structure etched to the first depth
  • FIG. 5(a)-FIG. 5(c) schematically illustrate the formation of voids to remove the oxide layer and the first dielectric layer
  • Figure 5(a) is a schematic diagram of the structure of Figure 4(c) after the void is formed
  • Figure 5(b) shows a schematic diagram of the structure of Figure 5(a) after removing the oxide layer
  • Figure 5(c) shows the schematic diagram of the 5(b) Schematic diagram of the structure after removing the first dielectric layer
  • FIG. 6(a)-FIG. 6(d) exemplarily show a schematic diagram of removing the first mask pattern layer and depositing an isolation layer
  • FIG. 6(a) is a schematic diagram of the structure of Fig. 5(c) after removing the substrate in the first depth range outside the coverage of the first mask pattern layer
  • Fig. 6(b) is Fig. 6(a) after removing the first mask
  • Figure 6(c) is a schematic top view of the semiconductor structure after filling the isolation layer
  • Figure 6(d) is a partial cross-sectional view of Figure 6(c) in the B-B1 direction;
  • FIG. 7 exemplarily shows a schematic diagram of an active region of a semiconductor structure.
  • Fig. 1 (b) is the partial sectional view of Fig. 1 (a) on A-A1 direction, with reference to Fig. 1 (a)-Fig. 1 (b), the semiconductor structure comprises: adjacent first word line 21 and second The tops of the word lines 22 , the first word lines 21 and the second word lines 22 have an insulating layer 24 . Part of the first word line 21 and part of the second word line 22 are buried in the same active region 23 .
  • Each active region 23 has a first source/drain region 231 and two second source/drain regions 232 .
  • the second source/drain region 232 is located at both ends of the active region 23
  • the first source/drain region 231 is located between the two second source/drain regions 232 .
  • the first word line 21 buried in the active region 23, the second source/drain region 232 close to the first word line 21, and the first source/drain region 231 are used to form a first transistor, and the buried active region 23
  • the second word line 22 inside, the second source/drain region 232 close to the second word line 22 and the first source/drain region 231 are used to form the second transistor.
  • the first word line 21 is used as the gate of the first transistor
  • the second word line 22 buried in the active region 23 is used as the gate of the second transistor. It is not difficult to find that the first transistor and the second transistor share a first source/drain region 231 .
  • a first capacitor and a second capacitor respectively electrically connected to the two second source/drain regions 232 will be formed, that is, the first transistor is used to control the first capacitor, and the second transistor is used to control the second capacitor.
  • the first word line 21 is activated, and when it is refreshed repeatedly, it will generate noise or interference to the adjacent second word line 22 .
  • the active region 23 below the first word line 21 forms a conductive channel, and charges move through the conductive channel; There is no isolation structure between the first word line 21 and the second word line 22, and the distance between the two is relatively close. Therefore, some charges may migrate from the active region 23 below the first word line 21 to the second word line.
  • the active region 23 below the 22 makes the second transistor open, which causes the problem of charge loss or leakage of the second capacitor.
  • the second capacitor before the second capacitor is activated or refreshed, if the activation frequency of the first word line 21 is too high, the second capacitor will become fragile, which will cause the data (Data) of the second capacitor to be wrong.
  • the phenomenon is called the Row Hammer Effect.
  • FIG. 2 shows a schematic flow chart of preparing a semiconductor structure according to an embodiment of the present application.
  • Step S1 forming a first mask pattern layer on the substrate corresponding to the active region
  • Step S2 depositing a first dielectric layer in the first mask pattern layer
  • Step S3 etching the first dielectric layer to form a first trench
  • Step S4 etching the substrate along the first trench
  • Step S5 etching the substrate to form voids in the substrate.
  • first mask pattern layers 2 arranged at intervals are formed on the substrate 1 .
  • the first mask pattern layer 2 is used to define an active area on the substrate, and the first mask pattern layer 2 can be formed in any existing manner.
  • Figure 3(a) is a schematic diagram of forming the first mask layer on the substrate, referring to Figure 3(a), in one embodiment, the formation process of the first mask pattern layer 2 includes: depositing the first mask layer on the substrate 1 20.
  • the first mask layer 20 may be polysilicon.
  • FIG. 3(b) is A schematic top view of the first mask pattern layer formed on the substrate
  • FIG. 3( c ) is a partial cross-sectional view along the direction B-B1 of FIG. 3( b ).
  • Steps S2 and S3, in conjunction with FIG. 3 and FIG. 4(a), are the process of forming the first trench 5 in one embodiment, schematically showing the deposition of the first dielectric layer 3 between the first mask pattern layers 2 , and etching the first dielectric layer 3 to form the first trench 5 .
  • the first trench 5 exposes part of the sidewall of the substrate 1 and the first mask pattern layer 2 .
  • FIG. 3( c ) is a schematic diagram of depositing the first dielectric layer 3 between the first mask pattern layers 2 .
  • the second mask pattern layer 4 can be a photoresist, and the second mask pattern layer 4 can be spaced along the second direction
  • the arranged structures, the gaps between the structures expose part of the first mask pattern layer 2 .
  • the arrangement direction of the second mask pattern layer 4 may have a certain angle with the arrangement direction of the first mask pattern layer 2, for example, an angle of 90°C.
  • the second mask pattern layer 4 exposes the middle part of the first mask pattern layer 2 . Specifically refer to Fig. 3 (d) and Fig. 3 (e), wherein Fig.
  • FIG. 3 (d) deposits the first dielectric layer 3 in the space between the first mask pattern layer 2, and the surface of the first dielectric layer 3 covers the second
  • FIG. 3(e) is a partial cross-sectional view of FIG. 3(d) along the direction B-B1.
  • FIG. 3(f) is a schematic diagram of a top view after the photoresist is removed by etching downwards in the direction perpendicular to the second mask pattern layer 4
  • FIG. 3(g) is a partial cross-sectional view of FIG. 3(f) in the B-B1 direction.
  • 4(a) is a schematic diagram of the structure of FIG. 3(g) after continuing to etch part of the substrate.
  • etching the first dielectric layer 3 to form the first trench 5 includes: depositing a second mask layer on the surface of the first mask pattern layer 2; patterning the second mask layer to form the second mask pattern layer 4, the second mask pattern layer 4 exposes the target area on the first mask pattern layer 2; the first dielectric layer 3 is etched along the first mask pattern layer 2 to form an initial first layer that exposes the sidewall of the target area A trench 51 , the first initial trench 51 is, for example, several rectangular holes; the etched part of the substrate 6 extends the initial first trench 51 to form the first trench 5 .
  • the initial first trench 51 extends along the substrate 1 to a second depth L, and the ratio of the second depth L to the first depth H is in the range of 0.2-0.5.
  • the target area defines an area of bit line contact locations. Referring to FIG. 1( a ) and FIG. 3 , the target area on the first mask pattern layer 2 is the area where the bit line passes through the contact.
  • the second mask layer and the second mask pattern layer 4 are photoresist layers made of polyurethane (PR).
  • PR polyurethane
  • the process of patterning the second mask layer and forming the second mask pattern layer 4 is: coating photoresist on the first dielectric layer 3 and the first mask pattern layer 2, and forming the second mask layer 4 after exposure and development.
  • Mask pattern layer 4 is a photoresist layer made of polyurethane (PR).
  • the first dielectric layer 3 is formed by ALD (Atomic Layer Deposition, atomic layer deposition), and the reaction gas is NH3 or N2 or H2 mixed reaction gas.
  • the reaction gas is NH3 or N2 or H2 mixed reaction gas.
  • nitrogen ions in the plasma react with silane adsorbed on the substrate 1 to form the first dielectric layer 3 .
  • the material of the first dielectric layer 3 is a hard mask layer SiN.
  • the second mask pattern layer 4 is removed after the first trench 5 is formed.
  • the second mask pattern layer 4 is a photoresist layer, and the photoresist layer is removed by dry or wet etching.
  • Step S4 etching the substrate along the first trench.
  • the substrate 1 is etched to a first depth H along the first trench 5 to expose the substrate 1 under the first mask pattern layer 2 .
  • FIG. 4(a)-FIG. 4(c) exemplarily show a schematic diagram of oxidation and formation of the first depth H; wherein, FIG. 4(a) is the structure of FIG. 3(g) after continuing to etch part of the substrate Schematic diagram, FIG. 4(b) is a schematic diagram of the structure of FIG. 4(a) after oxidation, and FIG. 4(c) is a schematic diagram of the structure of FIG. 4(b) etched to the first depth H.
  • an oxidation step is also included, and the oxidation step includes: first mask pattern layer 2, the exposed part
  • the substrate 6 and the first dielectric layer 3 are subjected to oxidation treatment, forming a first oxide layer 2A on the surface of the first mask pattern layer 2, forming a second oxide layer 6A on the surface of the substrate, and forming a third oxide layer 3A on the surface of the first dielectric layer .
  • the material of the first oxide layer 2A and the second oxide layer 6A includes silicon dioxide
  • the material of the third oxide layer 3A includes nitrogen-containing silicon oxide.
  • the material of the first mask pattern layer 2 is polysilicon Poly
  • the material of the first dielectric layer 3 is silicon nitride Si3N4
  • the material of the substrate 1 is single crystal silicon
  • polysilicon Poly is oxidized to form silicon oxide SiO2
  • the substrate is oxidized to form silicon oxide SiO2.
  • Silicon SiO2, silicon nitride Si3N4 is oxidized to form silicon oxynitride.
  • the exposed surface of the first mask pattern layer 2 is oxidized to form a silicon oxide SiO2 layer 2A
  • the surface of the first dielectric layer 3 and the surface of the first trench 5 are oxidized to form a silicon oxynitride SiOxNy layer 3A
  • the etched Part of the surface of the substrate 6 and the surface of the first trench 5 are oxidized to form a silicon oxide SiO2 layer 6A, and both inside and outside of the first trench 5 are oxidized.
  • the energy intensity of the oxidizing plasma (plasma) is 600W-2000W, the temperature is 800°C-1000°C, and the oxidizing gas is oxygen.
  • the etching gas for material Si, polysilicon Poly or silicon oxide SiO2 is one or a combination of SF6, CF4, Cl2, CHF3, O2, Ar.
  • part of the substrate 6 , the substrate 1 , the first oxide layer 2A and the second oxide layer 6A are dry-etched using these gases.
  • the second trench 52 is formed by further etching down to the first depth H along the first trench 5 .
  • the etching height of part of the substrate 6 is 20% ⁇ 30% of the first depth H.
  • the second trench 52 is formed from the first trench 5 to the first depth H .
  • Step S5 etching the substrate to form voids in the substrate.
  • the substrate 1 under the first mask pattern layer 2 is etched to form voids 8 in the substrate.
  • the gap 8 is formed as shown in FIG. 5( a ).
  • Figure 5(a)- Figure 5(c) exemplarily shows a schematic view of the formation of voids to remove the oxide layer and the first dielectric layer; wherein, Figure 5(a) is a schematic structural view of Figure 4(c) after the formation of voids, Figure 5 (b) shows a schematic view of the structure of FIG. 5(a) after removing the oxide layer, and FIG. 5(c) shows a schematic view of the structure of FIG. 5(b) after removing the first dielectric layer.
  • the step of forming the gap 8 includes: using the first oxide layer 2A, the second oxide layer 6A and the third oxide layer 3A as an etching mask, in a direction parallel to the substrate 1,
  • the substrate 1 exposed under the first mask layer 2 is etched at an oblique angle to form a void 8 under the first mask layer 2 .
  • the material Si of the substrate 1 is etched at an off angle without etching the materials silicon oxynitride SiOxNy and silicon oxide SiO2, and the material Si of the substrate 1 is etched and penetrated to a first depth H.
  • the part above the second depth L will not be etched, and the height of the gap 8 is the first depth H minus the second depth L, Exemplarily, the height of the void 8 is 70%-80% of H.
  • the sidewalls of the first trench 5 are all oxidized, and the sidewalls of the first trench 5 will not be etched.
  • etching masks can also be used to form the voids 8 by etching, for example, a deposition process is used to deposit and form an etching mask.
  • the semiconductor structure is in an undercut structure, and the undercut structure can be used to form a buried word line.
  • the gap 8 is formed between a group of adjacent buried word lines, so as to block charge migration between adjacent word lines, thereby reducing noise or interference inside the semiconductor structure, thereby improving the accuracy of data stored in the semiconductor.
  • HF liquid, H3PO4 liquid and water are used for cleaning, and the silicon oxynitride SiOxNy layer outside the first dielectric layer 3 is washed away, the first dielectric layer 3 is removed, and the first mask pattern layer 2 is retained.
  • an etching process is used to remove the first dielectric layer 3 .
  • HF liquid, H3PO4 liquid and water are used for cleaning to remove the silicon oxide SiO2 layer.
  • the void 8 after forming the void 8, it further includes: as shown in FIG. 5(c), removing the first dielectric layer 3; using the first mask pattern layer 2 as an etching mask, etching the substrate 1 to In the first depth H, the first mask pattern layer 2 is removed to form the active region 7 .
  • the substrate within the range of the first depth H outside the coverage of the first mask pattern layer 2 is removed, that is, the first mask pattern layer 2 is used as a mask to The excess Si is etched away; as shown in FIG. 6( b ), the first mask pattern layer 2 is removed to form an active region 7 whose height is the first depth H.
  • Figure 6(a)- Figure 6(d) exemplarily shows a schematic diagram of removing the first mask pattern layer and depositing an isolation layer; wherein, Figure 6(a) is Figure 5(c) removing the first mask pattern layer
  • Figure 6(b) is the schematic diagram of the structure after removing the first mask pattern layer in Figure 6(a)
  • Figure 6(c) is the semiconductor structure after filling the isolation layer
  • FIG. 6(d) is a partial cross-sectional view of FIG. 6(c) along the direction B-B1.
  • an isolation layer 9 is filled between the active regions 7 .
  • the material of the isolation layer 9 is an insulating material, such as silicon oxide, silicon oxycarbide, or silicon nitride.
  • the isolation layer 9 is partially formed in the void 8 .
  • the isolation layer 9 when the isolation layer 9 does not fill the void 8 , there is an air gap in the void 8 .
  • the space 8 is filled with an isolation layer 9, which avoids the mutual interference of two word lines on the same active region 7, and weakens the influence of the row hammering effect.
  • the step of forming the isolation layer 9 between the active regions 7 and the gap 8 includes depositing silicon oxide SiO2 by LPCVD (Low Pressure Chemical Vapor Deposition) at a reaction temperature of 600°C ⁇ 700°C, air pressure 0.1Torr ⁇ 1Torr.
  • LPCVD Low Pressure Chemical Vapor Deposition
  • FIG. 7 exemplarily shows the structure of the active region, where the isolation layer is not shown.
  • the active region 7 includes a connection portion 7 - 1 connected to a bit line, and an isolation structure 91 is formed between the connection portion 7 - 1 and the substrate 1 .
  • the isolation structure 91 is formed between the first support part 7-3 and the second support part 7-2, and plays a role of isolation, thereby blocking charge migration, so as to reduce noise or interference inside the semiconductor structure.
  • the active area includes a first support portion 7-3 and a second support portion 7-2, and the two ends of the connection portion 7-1 pass through the first support portion 7-3 and the second support portion respectively.
  • the supporting part 7-2 is connected to the base 1, and the isolation structure 91 is formed between the first supporting part 7-3 and the second supporting part 7-2.
  • the isolation structure 91 runs through the active area along the width direction of the active area 7 , and the height of the isolation structure is 70%-80% of the height of the active area.
  • the isolation structure 91 has an air gap therein.
  • the filling material in the isolation structure 91 may be silicon oxide, silicon oxycarbide, or silicon nitride. When the filling material does not fill the isolation structure 91 , there is an air gap in the isolation structure 91 .
  • a buried word line structure is formed in the first supporting portion 7-3 and the second supporting portion 7-2.
  • the isolation structure 91 is formed between the buried word lines to block the migration of charges between the word lines, thereby improving the accuracy of data stored in the semiconductor.
  • the top surface of the isolation structure 91 is higher than the top surface of the buried word line structure. Therefore, the migration of charges between the word lines is further blocked, and the accuracy of data stored in the semiconductor is improved.
  • the material of the active region 7 is the same as that of the substrate, both being Si.

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Abstract

本申请实施例公开了一种半导体结构及其制造方法，半导体结构的制造方法包括：在基底上形成间隔排布的第一掩膜图案层；在第一掩膜图案层内沉积第一介质层；刻蚀第一介质层形成第一沟槽，第一沟槽暴露基底以及第一掩膜图案层的部分侧壁；沿第一沟槽刻蚀基底至第一深度，暴露出第一掩膜图案层下方的基底；对第一掩膜图案层下方的基底进行刻蚀处理，以在基底中形成空隙。通过在半导体底部形成空隙，缓解半导体结构的锤击效应。

Description

一种半导体结构及其制造方法
交叉引用
本申请基于申请号为202111069551.X、申请日为2021年09月13日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体结构及其制造方法。
背景技术
存储器矩阵中的一个行(Row)被激活，当其被反复刷新(refresh)时，会对邻近的行产生噪声或干扰。在邻近的单元(Cell)被激活或被刷新之前，若行的激活频率过多，邻近的单元会变的脆弱，出现电荷损失(Charge Loss)或漏电(Leakage)的问题。进而造成邻近行内的一个或多个单元的数据(Data)发生错误,这种现象被称为所谓的行锤击效应(Row Hammer Effect)。
如何破除干扰电荷的通路，减轻行锤击效应，避免不同行之间的相互干扰，是本领域亟待解决的技术问题。
发明内容
本申请的目的是提供一种半导体结构及其制造方法，制备的半导体底部形成空隙，缓解半导体结构的锤击效应。
根据一些实施例，本申请的第一方面提供一种半导体结构制造方 法，包括：在基底上形成间隔排布的第一掩膜图案层；在第一掩膜图案层之间沉积第一介质层；刻蚀第一介质层形成第一沟槽，第一沟槽暴露基底以及第一掩膜图案层的部分侧壁；沿第一沟槽刻蚀基底至第一深度，暴露出第一掩膜图案层下方的基底；对第一掩膜图案层下方的基底进行刻蚀处理，以在基底中形成空隙。
在一个实施例中，刻蚀第一介质层形成第一沟槽包括：在第一掩膜图案层表面沉积第二掩膜层；图形化第二掩膜层，形成第二掩膜图案层，第二掩膜图案层暴露出第一掩模图案层上的目标区域；沿第一掩膜图案层刻蚀第一介质层，形成暴露目标区域侧壁的初始第一沟槽；刻蚀部分基底延伸初始第一沟槽，形成第一沟槽。
在一个实施例中，初始第一沟槽沿基底延伸至第二深度，第二深度与第一深度的比值范围为0.2-0.5。
在一个实施例中，目标区域定义位线接触形成的区域。
在一个实施例中，在沿第一沟槽刻蚀基底前，还包括：对第一掩膜图案层、暴露的基底以及第一介质层进行氧化处理，在第一掩膜图案层表面形成第一氧化层，在基底表面形成第二氧化层，在第一介质层表面形成第三氧化层。
在一个实施例中，第一氧化层和第二氧化层的材质包括二氧化硅，第三氧化层的材质包括含氮硅氧化物。
在一个实施例中，形成空隙的步骤，包括：以第一氧化层、第二氧化层和第三氧化层为刻蚀掩膜，在平行于衬底的方向上，以偏斜角度对第一掩膜层下方暴露的基底进行刻蚀，在第一掩膜层下方形成空 隙。
在一个实施例中，形成空隙之后，还包括：去除第一介质层；以第一掩膜图案层为刻蚀掩膜，将基底刻蚀至第一深度；去除第一掩膜图案层，形成有源区。
在一个实施例中，在形成有源区后，还包括：在有源区之间填充隔离层。
在一个实施例中，隔离层部分形成在空隙中。
根据一些实施例，本申请第二方面提供了一种半导体结构，包括基底上形成彼此间隔的若干有源区；有源区包括连接至位线的连接部，连接部与基底之间形成有隔离结构。
在一个实施例中，有源区包括第一支撑部和第二支撑部，连接部的两端分别通过第一支撑部和第二支撑部连接至基底，隔离结构形成在第一支撑部和第二支撑部之间。
在一个实施例中，隔离结构沿有源区的宽度方向贯穿有源区，隔离结构的高度为有源区高度的70％～80％。
在一个实施例中，隔离结构中具有气隙。
在一个实施例中，第一支撑部和第二支撑部内形成有埋入式字线结构。
在一个实施例中，隔离结构的顶表面高于埋入式字线结构的顶表面。
本公开实施例可以/至少具有以下优点，半导体底部形成空隙，减轻半导体结构行锤击效应。
附图说明
图1(a)是一种半导体结构的俯视图；图1(b)为图1(a)在A-A1方向上的局部剖视图；
图2示例性示出了制备半导体结构的流程；
图3(a)-图3(g)示例性示出了形成第一初始沟槽的示意图；
其中，图3(a)为基底上形成第一掩膜层示意图，图3(b)为基底上形成第一掩膜图案层俯视图示意图，图3(c)为图3(b)在B-B1方向上的局部剖视图，图3(d)为在第一掩膜图案层之间的空隙内沉积第一介质层，第一介质层表面覆盖第二掩膜图案层的俯视图示意图，图3(e)为图3(d)在B-B1方向上的局部剖视图，图3(f)为垂直第二掩膜图案层的方向向下刻蚀，去除光阻的俯视图示意图，图3(g)为图3(f)在B-B1方向上的局部剖视图；
图4(a)-图4(c)示例性示出了氧化及形成第一深度示意图；
其中，图4(a)为图3(g)继续刻蚀部分基底后的结构示意图，图4(b)为图4(a)氧化后的结构示意图，图4(c)为图4(b)刻蚀至第一深度后的结构示意图；
图5(a)-图5(c)示例性示出了形成空隙去除氧化层和第一介质层示意图；
其中，图5(a)为图4(c)形成空隙后的结构示意图，图5(b)示出了图5(a)去除氧化层后的结构示意图，图5(c)示出了图5(b)去除第一介质层后结构示意图；
图6(a)-图6(d)示例性示出了去除第一掩膜图案层及沉积隔离层示意图；
其中，图6(a)为图5(c)去除第一掩膜图案层覆盖之外第一深度范围内基底后的结构示意图，图6(b)为图6(a)去除第一掩膜图案层后的结构示意图，图6(c)为填充隔离层后的半导体结构俯视图示意图，图6(d)为图6(c)在B-B1方向上的局部剖视图；
图7示例性示出半导体结构有源区示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本申请进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。
在本申请的描述中，需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
图1(b)为图1(a)在A-A1方向上的局部剖视图，参考图1(a)-图1(b)，半导体结构包括：相邻近的第一字线21和第二字线22，第一字线21和第二字线22的顶部具有绝缘层24。部分第一字线21和部分第二字线22埋在同一有源区23内。每一有源区23内具有一个第一源/漏区231和两个第二源/漏区232。第二源/漏区232位于有源区23的两端，第一源/漏区231位于两个第二源/漏区232之间。埋入有源区23内的第一字线21、与第一字线21靠近的第二源/漏区 232以及第一源/漏区231用于构成第一晶体管，埋入有源区23内的第二字线22、与第二字线22靠近的第二源/漏区232以及第一源/漏区231用于构成第二晶体管，值得说明的是，埋入有源区23内的第一字线21作为第一晶体管的栅极，埋入有源区23内的第二字线22作为第二晶体管的栅极。不难发现，第一晶体管和第二晶体管共用一个第一源/漏区231。后续将形成分别与两个第二源/漏区232电连接的第一电容和第二电容，即第一晶体管用于控制第一电容，第二晶体管用于控制第二电容。
第一字线21被激活，当其被反复刷新时，会对邻近的第二字线22产生噪声或干扰。具体地，参考图1(b)，当第一字线21被刷新时，第一字线21下方的有源区23形成导电通道，电荷通过导电通道进行移动；由于埋入有源区23内的第一字线21与第二字线22之间没有隔离结构，且二者的距离较近，因此，可能有部分电荷从第一字线21下方的有源区23迁移至第二字线22下方的有源区23，从而使得第二晶体管打开，进而造成第二电容出现电荷损失(Charge Loss)或漏电(Leakage)的问题。换而言之，在第二电容被激活或被刷新之前，若第一字线21激活频率过多，第二电容会变的脆弱，进而造成第二电容的数据(Data)发生错误，这种现象被称行锤击效应(Row Hammer Effect)。
图2示出了本申请实施例的制备半导体结构的流程示意图。
提供一种半导体结构制造方法，结合图2，包括以下步骤：
步骤S1，于基底上对应有源区的位置形成第一掩膜图案层；
步骤S2，于所述第一掩膜图案层内沉积第一介质层；
步骤S3，刻蚀第一介质层形成第一沟槽；
步骤S4，沿第一沟槽刻蚀基底；
步骤S5，刻蚀基底，在基底中形成空隙。
在一个实施例的步骤S1中，于基底1上形成间隔排布的第一掩膜图案层2。第一掩膜图案层2用于在基底上定义有源区，可以采用现有的任何方式形成第一掩膜图案层2。
图3(a)为基底上形成第一掩膜层示意图,参考图3(a)，在一个实施例中，第一掩膜图案层2形成流程包括：在基底1上沉积第一掩膜层20，第一掩膜层20可以为多晶硅，通过刻蚀第一掩膜层20，形成如图3(b)和图3(c)的第一掩膜图案层2，图3(b)为基底上形成第一掩膜图案层俯视图示意图，图3(c)为图3(b)在B-B1方向上的局部剖视图。
步骤S2、S3，结合图3和图4(a)，为一个实施例中形成第一沟槽5的流程，示意性示出了在第一掩膜图案层2之间沉积第一介质层3，及刻蚀第一介质层3形成第一沟槽5。第一沟槽5暴露基底1以及第一掩膜图案层2的部分侧壁。图3(c)为在第一掩膜图案层2之间沉积第一介质层3的示意图。
在第一介质层3以及第一掩膜图案层2上形成第二掩膜图案层4，第二掩膜图案层4可以是光阻，第二掩膜图案层4可以为沿第二方向间隔排布的结构，该结构之间的间隙暴露出部分第一掩膜图案层2。在一个实施例中，第二掩膜图案层4的排布方向可以与第一掩膜图案 层2的排布方向具有一定的夹角，例如90℃夹角。在另一个实施例中，第二掩膜图案层4暴露出所述第一掩膜图案层2的中间部分。具体参见图3(d)和图3(e)，其中图3(d)为在第一掩膜图案层2之间的空隙内沉积第一介质层3，第一介质层3表面覆盖第二掩膜图案层4的俯视图示意图，图3(e)为图3(d)在B-B1方向上的局部剖视图。
在一个实施例中，结合图3(f)、图3(g)和图4(a)，在形成第二掩膜图案层4后，向下刻蚀形成第一沟槽5，其中，图3(f)为垂直第二掩膜图案层4的方向向下刻蚀，去除光阻后的俯视图示意图，图3(g)为图3(f)在B-B1方向上的局部剖视图，图4(a)为图3(g)继续刻蚀部分基底后的结构示意图。
在一个实施例中，刻蚀第一介质层3形成第一沟槽5包括：在第一掩膜图案层2表面沉积第二掩膜层；图形化第二掩膜层，形成第二掩膜图案层4，第二掩膜图案层4暴露出第一掩模图案层2上的目标区域；沿第一掩膜图案层2刻蚀第一介质层3，形成暴露目标区域侧壁的初始第一沟槽51，第一初始沟槽51例如为若干长方形的孔；刻蚀部分基底6延伸初始第一沟槽51，形成第一沟槽5。
在一个实施例中，初始第一沟槽51沿基底1延伸至第二深度L，第二深度L与第一深度H的比值范围为0.2-0.5。
在一个实施例中，目标区域定义位线接触位置的区域。参考图1(a)和图3，第一掩模图案层2上的目标区域是位线穿过接触的区域。
示例性地，第二掩膜层、第二掩膜图案层4为光刻胶层，材质为聚氨酯(PR)。示例性地，图形化第二掩膜层，形成第二掩膜图案层4的过程为：在第一介质层3以及第一掩膜图案层2上涂上光刻胶，曝光和显影后形成第二掩膜图案层4。
在一个实施例中，第一介质层3采用ALD(Atomic Layer Deposition，原子层沉积)的沉积方法形成，反应气体为NH3或N2或H2混合反应气体。示例性地，反应气体被电离为等离子体后，等离子体中的氮离子与吸附在基底1上硅烷发生反应沉积为第一介质层3。示例性地，第一介质层3材质为硬掩模层SiN。
在一个实施例中，结合图4(a)，形成第一沟槽5后去除第二掩膜图案层4。示例性地，第二掩膜图案层4为光刻胶层，采用干法或湿法刻蚀去除光刻胶层。
步骤S4，沿第一沟槽刻蚀基底。具体地，沿第一沟槽5刻蚀基底1至第一深度H，以暴露出第一掩膜图案层2下方的基底1。参考图4，图4(a)-图4(c)示例性示出了氧化及形成第一深度H示意图；其中，图4(a)为图3(g)继续刻蚀部分基底后的结构示意图，图4(b)为图4(a)氧化后的结构示意图，图4(c)为图4(b)刻蚀至第一深度H后的结构示意图。
在一些实施例中，结合图4(b)，在步骤S4沿第一沟槽5刻蚀基底1之前，还包括氧化步骤，氧化的步骤包括：对第一掩膜图案层2、暴露的部分基底6以及第一介质层3进行氧化处理，在第一掩膜图案层2表面形成第一氧化层2A，在基底表面形成第二氧化层6A， 在第一介质层表面形成第三氧化层3A。
在一个实施例中，第一氧化层2A和第二氧化层6A的材质包括二氧化硅，第三氧化层3A的材质包括含氮硅氧化物。示例性地，第一掩膜图案层2材质为多晶硅Poly，第一介质层3材质为氮化硅Si3N4，所述基底1材质为单晶硅，多晶硅Poly氧化形成氧化硅SiO2，基底氧化形成氧化硅SiO2，氮化硅Si3N4氧化形成氮氧化硅。结合图4(b)，第一掩膜图案层2露出的表面氧化形成氧化硅SiO2层2A，第一介质层3表面及第一沟槽5表面氧化形成氮氧化硅SiOxNy层3A，刻蚀的部分基底6表面及第一沟槽5表面氧化形成氧化硅SiO2层6A，第一沟槽5的内外均氧化。
在一个实施例中，氧化的等离子体(plasma)能量强度为600W～2000W,温度为800℃～1000℃，氧化气体为氧气。
在一个实施例中，材质Si、多晶硅Poly或氧化硅SiO2刻蚀用气体采用SF6、CF4、Cl2、CHF3、O2、Ar之一或组合。示例性地，部分基底6、基底1、第一氧化层2A和第二氧化层6A采用这些气体进行干法刻蚀。
在一个实施例中，结合图4(c)，沿第一沟槽5继续向下刻蚀至第一深度H形成第二沟槽52。
在一些实施例中，部分基底6的刻蚀高度即第二深度L，为第一深度H的20％～30％。相对应的，在步骤S4中，沿第一沟槽5继续向下刻蚀第一深度H的70％～80％，此时，第一沟槽5至第一深度H形成第二沟槽52。
步骤S5，刻蚀基底，在基底中形成空隙。具体地，对第一掩膜图案层2下方的基底1进行刻蚀处理，以在基底中形成空隙8。示例性地，空隙8形成后如图5(a)所示。
图5(a)-图5(c)示例性示出了形成空隙去除氧化层和第一介质层示意图；其中，图5(a)为图4(c)形成空隙后的结构示意图，图5(b)示出了图5(a)去除氧化层后的结构示意图，图5(c)示出了图5(b)去除第一介质层后结构示意图。
在一些实施例中，形成空隙8的步骤，包括：以第一氧化层2A、第二氧化层6A和第三氧化层3A为刻蚀掩膜，在平行于衬底1的方向上，以偏斜角度对第一掩膜层2下方暴露的基底1进行刻蚀，在第一掩膜层2下方形成空隙8。示例性地，偏斜角度刻蚀基底1材料Si而不刻蚀材料氮氧化硅SiOxNy和氧化硅SiO2，基底1材料Si刻蚀穿透至第一深度H。由于不刻蚀第一氧化层2A、第二氧化层6A和第三氧化层3A，因此第二深度L以上的部分不会被刻蚀，空隙8的高度为第一深度H减去第二深度L，示例性地，空隙8的高度为H的70％-80％。此外，第一沟槽5侧壁均被氧化，第一沟槽5侧壁也不会被刻蚀。
需要进行说明的是，除了以第一氧化层2A、第二氧化层6A和第三氧化层3A为刻蚀掩膜，还可以通过其它形式形成刻蚀掩膜，以刻蚀形成空隙8，例如不采用氧化工艺，采用沉积工艺沉积形成刻蚀掩膜。
参考图5(a)，空隙8形成后，半导体结构呈倒凹结构，倒凹结 构可以用于形成埋入式字线。间隙8形成在一组相邻的埋入式字线之间，从而能够阻挡相邻字线之间电荷的迁移，进而降低半导体结构内部的噪声或干扰，从而提高半导体存储的数据的准确性。
在一些实施例中，形成空隙8之后，结合图5，包括：如图5(b)所示，去除第一介质层3形成的氧化层3A，去除部分基底6形成的氧化层6A。
在一个实施例中，采用HF液体,H3PO4液体加水进行清洗，洗去第一介质层3外面的氮氧化硅SiOxNy层，去除第一介质层3，保留第一掩膜图案层2。示例性地，采用刻蚀工艺去除第一介质层3。
在一个实施例中，采用HF液体,H3PO4液体加水进行清洗，去除氧化硅SiO2层。
在一些实施例中，形成空隙8之后，还包括：如图5(c)所示，去除第一介质层3；以第一掩膜图案层2为刻蚀掩膜，将基底1刻蚀至第一深度H，去除第一掩膜图案层2，形成有源区7。示例性地，如图6(a)所示，去除第一掩膜图案层2覆盖之外的第一深度H范围内的基底，即以所述第一掩膜图案层2为掩膜，向下刻蚀掉多余的Si；如图6(b)所示，去除第一掩膜图案层2，形成有源区7,有源区7的高度为第一深度H。需要进行说明的是，形成空隙8后，在有源区7埋入的字线中间会有空隙8进行隔离。
图6(a)-图6(d)示例性地示出了去除第一掩膜图案层及沉积隔离层示意图；其中，图6(a)为图5(c)去除第一掩膜图案层覆盖之外第一深度范围内基底后的结构示意图，图6(b)为图6(a) 去除第一掩膜图案层后的结构示意图，图6(c)为填充隔离层后的半导体结构俯视图示意图，图6(d)为为图6(c)在B-B1方向上的局部剖视图。
在一个实施例中，参考图6(c)和图(d)，在形成半导体结构有源区7之后，在有源区7之间填充隔离层9。隔离层9的材料为绝缘材料，比如可以为氧化硅、碳氧化硅或氮化硅等。
在一个实施例中，隔离层9部分形成在空隙8中。
在一个实施例中，隔离层9未填满空隙8时，空隙8中具有气隙。空隙8中填充有隔离层9，避免了同一个有源区7上两个字线的互相干扰，减弱了行锤击效应的影响。
在一个实施例中，在有源区7之间及空隙8形成隔离层9的步骤，包括，采用LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积)方式沉积氧化硅SiO2，反应温度600℃～700℃，气压0.1Torr～1Torr。
图7示例性地示出有源区结构，其中未示出隔离层。
结合图7，半导体结构基底1上形成彼此间隔的若干有源区7。有源区7包括连接至位线的连接部7-1，所述连接部7-1与所述基底1之间形成隔离结构91。隔离结构91形成在第一支撑部7-3和第二支撑部7-2之间，起到隔离的作用，进而阻挡电荷的迁移，以降低半导体结构内部的噪声或干扰。
在一个实施例中，参考图7，有源区包括第一支撑部7-3和第二支撑部7-2，连接部7-1的两端分别通过第一支撑部7-3和第二支撑 部7-2连接至基底1，隔离结构91形成在第一支撑部7-3和第二支撑部7-2之间。
在一个实施例中，隔离结构91沿有源区7的宽度方向贯穿有源区，隔离结构的高度为有源区高度的70％～80％。
在一个实施例中，隔离结构91中具有气隙。示例性地，隔离结构91中的填充材料可以为氧化硅、碳氧化硅或氮化硅等。填充材料未填满隔离结构91时，隔离结构91中具有气隙。
在一个实施例中，第一支撑部7-3和第二支撑部7-2内形成有埋入式字线结构。隔离结构91形成在埋入式字线之间，阻挡字线间电荷的迁移，从而提高半导体存储的数据的准确。
在一个实施例中，隔离结构91的顶表面高于埋入式字线结构的顶表面。从而进一步阻挡字线间电荷的迁移，提升半导体存储的数据的准确性。
在一个实施例中，有源区7的材料与基底相同，均为Si。
应当理解的是，本申请的上述具体实施方式仅仅用于示例性说明或解释本申请的原理，而不构成对本申请的限制。因此，在不偏离本申请的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。此外，本申请所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (16)

  1. 一种半导体结构制造方法，包括：
    在基底上形成间隔排布的第一掩膜图案层；
    在所述第一掩膜图案层之间沉积第一介质层；
    刻蚀所述第一介质层形成第一沟槽，所述第一沟槽暴露所述基底以及所述第一掩膜图案层的部分侧壁；
    沿所述第一沟槽刻蚀所述基底至第一深度，暴露出所述第一掩膜图案层下方的所述基底；
    对所述第一掩膜图案层下方的所述基底进行刻蚀处理，以在所述基底中形成空隙。
  2. 根据权利要求1所述的半导体结构制造方法，其中，刻蚀所述第一介质层形成第一沟槽包括：
    在所述第一掩膜图案层表面沉积第二掩膜层；
    图形化所述第二掩膜层，形成第二掩膜图案层，所述第二掩膜图案层暴露出所述第一掩模图案层上的目标区域；
    沿所述第一掩膜图案层刻蚀所述第一介质层，形成暴露所述目标区域侧壁的初始第一沟槽；
    刻蚀部分所述基底延伸所述初始第一沟槽，形成所述第一沟槽。
  3. 根据权利要求2所述的半导体结构制造方法，其中，所述初始第一沟槽沿所述基底延伸至第二深度，所述第二深度与所述第一深度的比值范围为0.2-0.5。
  4. 根据权利要求2所述的半导体结构制造方法，其中，所述目标区域定义位线接触形成的区域。
  5. 根据权利要求1所述的半导体结构制造方法，其中，在沿所述第一沟槽刻蚀所述基底前，还包括：
    对所述第一掩膜图案层、暴露的所述基底以及所述第一介质层进行氧化处理，在所述第一掩膜图案层表面形成第一氧化层，在所述基底表面形成第二氧化层，在所述第一介质层表面形成第三氧化层。
  6. 根据权利要求5所述的半导体结构制造方法，其中，所述第一氧化层和所述第二氧化层的材质包括二氧化硅，所述第三氧化层的材质包括含氮硅氧化物。
  7. 根据权利要求5所述的半导体结构制造方法，其中，形成所述空隙的步骤，包括：
    以所述第一氧化层、所述第二氧化层和所述第三氧化层为刻蚀掩膜，在平行于所述衬底的方向上，以偏斜角度对所述第一掩膜层下方暴露的所述基底进行刻蚀，在所述第一掩膜层下方形成所述空隙。
  8. 根据权利要求1所述的半导体结构制造方法，其中，形成所述空隙之后，还包括：
    去除所述第一介质层；
    以所述第一掩膜图案层为刻蚀掩膜，将所述基底刻蚀至所述第一深度；
    去除所述第一掩膜图案层，形成有源区。
  9. 根据权利要求8所述的半导体结构制造方法，其中，在形成所述有源区后，还包括：
    在所述有源区之间填充隔离层。
  10. 根据权利要求9所述的半导体结构制造方法，其中，所述隔离层部分形成在所述空隙中。
  11. 一种半导体结构，包括基底上形成彼此间隔的若干有源区；
    所述有源区包括连接至位线的连接部，所述连接部与所述基底之间形成有隔离结构。
  12. 根据权利要求11所述的半导体结构，其中，所述有源区包括第一支撑部和第二支撑部，所述连接部的两端分别通过所述第一支撑部和所述第二支撑部连接至所述基底，所述隔离结构形成在所述第一支撑部和所述第二支撑部之间。
  13. 根据权利要求12所述的半导体结构，其中，所述隔离结构沿所述有源区的宽度方向贯穿所述有源区，所述隔离结构的高度为第一深度的70％～80％。
  14. 根据权利要求13所述的半导体结构，其中，所述隔离结构中具有气隙。
  15. 根据权利要求12所述的半导体结构，其中，所述第一支撑部和所述第二支撑部内形成有埋入式字线结构。
  16. 根据权利要求15所述的半导体结构，其中，所述隔离结构的顶表面高于所述埋入式字线结构的顶表面。
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