KR100968420B1 - 텅스텐/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐오염 제거방법 - Google Patents
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Abstract
본 발명은 반도체기판상에 게이트전극 형성을 위한 폴리실리콘과, WN 및 W을 순차적으로 증착하고, 이위에 하드마스크를 형성하는 단계와, 상기 하드마스크 및 게이트전극층을 소정의 게이트 패턴으로 패터닝하는 단계, 상기 패터닝시 식각으로 인하여 받은 게이트 엣지 손상을 복구시켜 주기 위하여 측벽이 드러난 W과 폴리실리콘 및 기판을 선택산화하여 게이트 폴리실리콘 아래 모서리 부분에 게이트 버즈비크를 형성시키는 단계, 상기 선택산화시 W으로 오염된 기판 표면을 황산계열 또는 불산계열 화학용액 또는 황산계열 및 불산계열 화학용액의 조합을 이용하여 제거하는 단계, 후속 공정에서의 W의 이상산화를 방지하기 위하여 상기 패터닝된 게이트구조가 형성된 기판 전면에 게이트 실링 질화막을 형성하는 단계, 상기 패터닝된 게이트 구조를 감싸도록 저온 플라즈마 인핸스드 실리콘질화막을 형성하는 단계, 및 상기 저온 플라즈마 인핸스드 실리콘질화막상에 내산화성이 우수한 저온 화학기상증착법에 의한 실리콘질화막을 형성하는 단계를 포함하여 구성되는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법을 제공한다. 본 발명은 후속 고온의 LPCVD법에 의한 게이트 실링 질화막 증착전 공정에 의하여 발생되는 W 아웃개싱을 막은 후, 게이트 실링 질화막을 증착하여 실리콘 표면에 오염되는 W을 근본적으로 차단하여 W 오염에 의하여 유발되는 게이트 산화막의 열화와 접합누설을 제거함으로써 DRAM 반도체소자의 데이터 보존 능력을 극대화하고 리프레쉬 시간을 향상시킨다.
W, 텅스텐, 게이트 실링 질화막, 플라즈마 인핸스드 실리콘 질화막
Description
도1은 W/폴리실리콘 선택산화후 후세정에 의한 W오염 제거방법에 따른 W오염도를 나타낸 그래프,
도2는 종래 기술에 의한 W/폴리실리콘 선택산화후 실링 질화막이 증착된 상태를 나타낸 단면도,
도3a 및 도3b는 본 발명에 의한 텅스텐/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법을 나타낸 도면,
도4는 본 발명을 적용하기 전과 후의 W 프로파일을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 필드산화막 2 : 게이트 폴리실리콘
3 : 게이트 텅스텐 4 : 하드마스크
5 : PE-SiN 6 : 선택산화막(버즈비크)
7 : 게이트 실링 질화막
본 발명은 저저항 게이트전극인 W/WN/폴리실리콘 전극을 채용하는 0.13㎛ 이하의 기가급 DRAM 반도체소자 특성에서 가장 중요한 특성인 리프레쉬 시간(Refresh time)을 향상시키는 방법에 관한 것으로, 특히 W/WN/폴리실리콘 전극을 사용하는 제품에서 GIDL특성을 확보하기 위하여 반드시 필요한 선택적 산화공정후 후속공정에서 W의 이상산화를 방지하기 위하여 증착되는 게이트 실링 질화막 증착공정 직전에 열이력에 의해 발생하는 W의 아웃개싱(outgassing)을 근본적으로 차단하여 W 오염에 의하여 유발되는 게이트 산화막의 열화와 접합누설을 감소시켜 리프레쉬 특성을 향상시키는 방법에 관한 것이다.
종래의 저저항 게이트전극인 W/WN/폴리실리콘 게이트전극을 채용하는 DRAM 반도체소자의 데이타 보존시간(retention time) 특성 저하의 문제점은 설명하면 다음과 같다. W/WN/폴리실리콘(도2의 참조부호4/3/2)을 사용하는 제품에서 GIDL특성을 확보하기 위하여 반드시 필요한 게이트 버즈비크(도2의 참조부호 6)를 형성하기 위하여 W/Si의 선택적 산화공정을 실시하는데 이 선택적 산화 공정 진행시 W과 H2O의 반응으로 WH2O4라는 W기체가 발생하고 이 W기체에 의하여 선택산화 장비와 웨이퍼의 표면을 오염시켜 이에 의해 게이트 엣지부나 실리콘기판에 W오염을 야기하여 게이트 채널이나 셀 접합영역에 트랩 사이트나 WSix와 같은 결함등이 생성되어 이 들을 통한 접합누설이 커져 반도체소자의 리프레쉬 특성을 저하시키는 결과를 가져온다. 현재 0.13㎛ 이하 제품에서의 게이트 이후 공정 절차에서는 이 선택적 산화공정 전후에 W 오염을 제거하기 위하여 황산계 화학용액이나 불산계열 용액으로 후세정 처리를 하여 W을 녹여내는 방법으로 W 오염수치를 2자리수 정도 낮추고 있으나, 오염되지 않은 경우에 비하여 여전히 2자리수 정도 높은 수치를 유지하고 있다(도1 참조). 또한, 후속공정에서 W의 이상산화를 방지하기 위하여 증착되는 게이트 실링 질화막(도2의 참조부호7) 증착공정중에서도 증착전 열이력에 의하여 추가 오염이 진행되고 있으나, 후속 질화막이 바로 증착되므로 오염된 W이 그대로 표면에 잔존하게 되어 후속 고온 열공정시 W에 의한 채널이나 접합에서의 문제를 야기시킬 수 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 저저항 게이트전극인 W/WN/폴리실리콘 게이트 식각후 선택 산화 공정 실시 직후에 화학기상증착법(LPCVD)에 의한 게이트 실링 질화막을 증착하기전 오염된 W원소를 황산계열 및 불산계열 화학용액으로 제거한 후, W 아웃개싱(outgassing)이 일어나지 않는 저온의 플라즈마 인핸스드(plasma enhanced) 실리콘질화막(PE-SiN)을 증착하여 패터닝된 W/폴리실리콘 게이트를 감싸서 후속 고온의 LPCVD법에 의한 게이트 실링 질화막 증착전 공정에 의하여 발생되는 W 아웃개싱을 이 플라즈마 인핸스드 실리콘질화막으로 막은 다음, 게이트 실링 질화막을 증착하여 실리콘 표면에 오염 되는 W을 근본적으로 차단하는 방법을 제공하느데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 게이트전극 형성을 위한 폴리실리콘과, WN 및 W을 순차적으로 증착하고, 이위에 하드마스크를 형성하는 단계와, 상기 하드마스크 및 게이트전극층을 소정의 게이트 패턴으로 패터닝하는 단계, 상기 패터닝시 식각으로 인하여 받은 게이트 엣지 손상을 복구시켜 주기 위하여 측벽이 드러난 W과 폴리실리콘 및 기판을 선택산화하여 게이트 폴리실리콘 아래 모서리 부분에 게이트 버즈비크를 형성시키는 단계, 상기 선택산화시 W으로 오염된 기판 표면을 황산계열 또는 불산계열 화학용액 또는 황산계열 및 불산계열 화학용액의 조합을 이용하여 제거하는 단계, 후속 공정에서의 W의 이상산화를 방지하기 위하여 상기 패터닝된 게이트구조가 형성된 기판 전면에 게이트 실링 질화막을 형성하는 단계, 상기 패터닝된 게이트 구조를 감싸도록 저온 플라즈마 인핸스드 실리콘질화막을 형성하는 단계, 및 상기 저온 플라즈마 인핸스드 실리콘질화막상에 내산화성이 우수한 저온 화학기상증착법에 의한 실리콘질화막을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 및 도3b를 참조하여 본 발명에 의한 텅스텐/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법을 설명하면 다음과 같다.
먼저, 반도체기판상에 게이트 폴리실리콘(2)/WN/W(3)을 순차적으로 증착한 후, 하드마스크로 사용되는 PE 또는 LP 실리콘질화막(SiN)(4)과 반사방지층(ARC)인 SiON막을 증착한 다음, 워드라인을 형성하기 위하여 포토레지스트를 도포하고 패터닝을 실시하고, ARC SiON과 하드마스크 질화막을 먼저 식각한 다음, 포토레지스트를 스트립하고 후세정을 실시한 후, ARC층과 하드마스크를 배리어로 하여 W/WN/폴리실리콘층들을 순차적으로 식각하여 워드라인을 형성한다. 참조부호 1은 필드산화막을 나타낸다.
이어서 식각으로 인하여 받은 게이트 엣지 손상을 복구시켜 주기 위하여 측벽이 드러난 W과 폴리실리콘 및 기판을 선택적으로 산화하여 게이트 폴리실리콘 아래 모서리 부분에 게이트 버즈비크(6)를 형성시킨다. 이때, 선택 산화공정은 습식 증기(wet vapor) 발생장치가 장착된 RTP(Rapid thermal process)방식의 장비에서 실시하며, 습식 증기(H2O)와 H2가스의 적절한 혼합비율로 챔버안으로 넣어 W은 산화되지 않고 게이트 폴리실리콘과 기판만 선택 산화를 실시한다. 이 선택산화공정은 800~1000℃의 온도범위에서 H2O:H2의 혼합가스 비율을 0.01~1.0의 범위에서 1초~600초의 시간동안 1~100Å 두께로 실시하는 것이 바람직하다.
선택산화후에 후속 공정에서의 W 이상산화를 방지하기 위하여 게이트 실링 질화막을 저합 화학기상증착(LPCVD)법으로 30~500Å 두께로 증착한다. 이때, 실링 질화막을 증착하기 전에, 선택산화시 습식 증기(H2O)와 W의 반응으로 발생된 W 증기에 의하여 W으로 오염된 기판 표면을 황산계열 또는 불산계열 화학용액으로 제거한다. 황산계열 화학용액으로서 H2Si4:H2O의 비율을 1:4로 혼합한 용액 또는 H2SO4:H2O2를 50:1로 혼합한 용액을 사용할 수 있다. 불산계열 화학용액으로는 희석된 불산(HF)용액 또는 BOE(buffered oxide echant)용액을 사용할 수 있다. 또한, 황산계열과 불산계열의 화학용액을 조합하여 사용하는 것도 가능하다. 상기 게이트 실링 질화막은 PE-SiN/LP-SiN의 이중구조로 형성할 수도 있다.
이어서 저온 플라즈마 인핸스드 실리콘질화막(5)을 200~550℃에서 30~500Å 두께로 증착하여 패터닝된 게이트 구조를 감싸도록 하여 후속공정에서의 W 아웃개싱을 차단한 다음, 도3b에 나타낸 바와 같이 내산화성이 우수한 화학기상증착법(LPCVD)에 의한 실리콘질화막(7)을 증착하여 후속 공정에서의 W 이상산화를 방지한다. 상기 저온 플라즈마 인핸스드 실리콘질화막(5)은 10-1Torr 이하의 진공분위기에서 증착하는 것이 바람직하다. LPC SAC 공정여유도를 개선하기 위하여 상기 저온 플라즈마 인핸스드 실리콘질화막 증착시의 스텝커버리지를 10%~60%의 좋지 않은 스텝커버리지를 이용하여 증착할 수 있다.
본 발명에 의한 플라즈마 인핸스드 실리콘질화막을 추가 증착하면 플라즈마 인핸스드 실리콘질화막의 좋지 않은 스텝 커버리지를 이용하여 게이트 식각시 손실된 하드마스크 플라즈마 인핸스드 실리콘질화막의 두께를 보상해 줄 수 있어 후속 LPC SAC공정의 공정여유도를 증대시킬 수 있다.
도4에 본 발명을 적용하기 전과 후의 W 프로파일을 나타내었다. 본 발명을 적용할 경우 W오염도가 1/4수준으로 감소함을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 후속 고온의 LPCVD법에 의한 게이트 실링 질화막 증착전 공정에 의하여 발생되는 W 아웃개싱을 막은 후, 게이트 실링 질화막을 증착하여 실리콘 표면에 오염되는 W을 근본적으로 차단하여 W 오염에 의하여 유발되는 게이트 산화막의 열화와 접합누설을 제거함으로써 DRAM 반도체소자의 데이터 보존 능력을 극대화하고 리프레쉬 시간을 향상시켜 소자 특성 및 수율을 증대시킴으로써 원가절감과 이익 극대화에 기여할 수 있다.
또한, 본 발명에 의한 플라즈마 인핸스드 실리콘질화막을 추가 증착하면 플라즈마 인핸스드 실리콘질화막의 좋지 않은 스텝 커버리지를 이용하여 게이트 식각시 손실된 하드마스크 플라즈마 인핸스드 실리콘질화막의 두께를 보상해 줄 수 있어 후속 LPC SAC공정의 공정여유도를 증대시킬 수 있다.
Claims (10)
- 반도체기판상에 게이트전극 형성을 위한 폴리실리콘과, WN 및 W을 순차적으로 증착하고, 이위에 하드마스크를 형성하는 단계,상기 하드마스크 및 게이트전극층을 소정의 게이트 패턴으로 패터닝하는 단계,상기 패터닝시 식각으로 인하여 받은 게이트 엣지 손상을 복구시켜 주기 위하여 측벽이 드러난 W과 폴리실리콘 및 기판을 선택산화하여 게이트 폴리실리콘 아래 모서리 부분에 게이트 버즈비크를 형성시키는 단계,상기 선택산화시 W으로 오염된 기판 표면을 황산계열 또는 불산계열 화학용액 또는 황산계열 및 불산계열 화학용액의 조합을 이용하여 제거하는 단계,후속 공정에서의 W의 이상산화를 방지하기 위하여 상기 패터닝된 게이트구조가 형성된 기판 전면에 게이트 실링 질화막을 형성하는 단계,상기 패터닝된 게이트 구조를 감싸도록 저온 플라즈마 인핸스드 실리콘질화막을 형성하는 단계, 및상기 저온 플라즈마 인핸스드 실리콘질화막상에 저온 화학기상증착법을 이용하여 실리콘질화막을 형성하는 단계를 포함하여 구성되는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
- 제1항에 있어서,상기 선택산화 공정은 습식 증기 발생장치가 장착된 RTP방식의 장비를 이용하여 실시하며, 습식 증기(H2O)와 H2가스의 혼합비를 조절하여 W은 산화되지 않고 게이트 폴리실리콘과 기판만 선택 산화되도록 실시하는 것을 특징으로 하는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
- 제2항에 있어서,상기 선택산화 공정은 800~1000℃의 온도범위에서 H2O:H2의 혼합가스 비율을 0.01~1.0의 범위에서 1초~600초의 시간동안 1~100Å 타겟으로 실시하는 것을 특징으로 하는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
- 제1항에 있어서,상기 게이트 실링 질화막은 저합 화학기상증착(LPCVD)법으로 30~500Å 두께로 증착하는 것을 특징으로 하는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
- 제1항에 있어서,상기 게이트 실링 질화막을 PE-SiN/LP-SiN의 이중구조로 형성하는 것을 특징으로 하는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
- 제1항에 있어서,상기 황산계열 화학용액으로서 H2Si4:H2O의 비율을 1:4로 혼합한 용액 또는 H2SO4:H2O2를 50:1로 혼합한 용액을 사용하는 것을 특징으로 하는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
- 제1항에 있어서,상기 불산계열 화학용액으로는 희석된 불산(HF)용액 또는 BOE(buffered oxide echant)용액을 사용하는 것을 특징으로 하는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
- 제1항에 있어서,상기 저온 플라즈마 인핸스드 실리콘질화막을 200~550℃에서 30~500Å 두께 로 증착하여 형성하는 것을 특징으로 하는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
- 제1항에 있어서,상기 저온 플라즈마 인핸스드 실리콘질화막은 10-1Torr 이하의 진공분위기에서 증착하는 것을 특징으로 하는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
- 제1항에 있어서,상기 저온 플라즈마 인핸스드 실리콘질화막 증착시 스텝커버리지가 10%~60%가 되도록 하여 증착하는 것을 특징으로 하는 W/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐 오염 제거방법.
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