KR20010063263A - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극 형성방법을 개시하며, 개시된 본 발명의 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막, 실리콘막 및 희생막을 차례로 형성하는 단계; 상기 희생막 및 실리콘막을 식각해서, 상기 실리콘막과 희생막의 적층 구조로된 전극 패턴을 형성하는 단계; 상기 전극 패턴의 양 측벽에 스페이서를 형성하는 단계; 상기 실리콘막을 노출시키는 홈이 형성되도록, 상기 희생막을 제거하는 단계; 상기 전극 패턴을 형성하기 위한 식각시에 인가된 상기 전극 패턴 에지의 데미지 및 게이트 산화막의 데미지가 회복되도록, 재산화 공정을 수행하는 단계; 상기 홈의 내벽에 확산방지막을 형성하고, 상기 홈이 매립되도록, 상기 확산방지막 상에 텅스텐막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 상세하게는, 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극을 형성하는 방법에 관한 것이다.
일반적으로, 모스팻(MOSFET)의 게이트 전극은 폴리실리콘으로 형성되어져 왔다. 그런데, 상기 폴리실리콘 재질의 게이트 전극은 기존의 반도체 소자에서는 안정된 구동이 가능하였지만, 고집적 소자에 적용할 경우에는 미세 선폭에 기인된 낮은 저항의 구현에 어려움을 갖게 되었다.
따라서, 고집적 소자에 적용 가능한 게이트 전극용 물질에 대한 다각적인 연구가 진행되고 있으며, 한 예로서, 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극이 제안되었다. 상기 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극은 미세 선폭에 따른 낮은 저항의 구현이 가능하며, 추후, 고집적 소자의 제조에 많이 이용될 것으로 기대된다.
도 1a 내지 도 1c는 종래 기술에 따른 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하면, 소자 형성 영역이 한정된 반도체 기판(1) 상에 게이트 산화막(2), 폴리실리콘막(3), 확산방지막(4) 및 텅스텐막(5)이 차례로 형성되고, 공지된 식각 공정을 통해 상기 막들(5, 4, 3, 2)이 패터닝되는 것에 의해 소자 형성 영역에 게이트 전극(10)이 형성된다.
도 1b를 참조하면, 게이트 전극(10)을 형성하기 위한 식각 공정에 기인된 데미지(damage), 예를들어, 게이트 전극(10) 및 게이트 산화막(2)에 인가된 데미지가회복되고, 그리고, 후속에서 수행될 저도핑 드레인(Lightly Doped Drain : 이하, LDD) 이온주입에 의한 데미지가 방지되도록, 상기 게이트(10)가 형성된 반도체 기판(1)은 재산화 공정, 즉, 산화 분위기에서 열처리된다. 이때, 상기 열처리는 텅스텐막(5)이 산화되는 것이 방지되도록, 실리콘만을 산화시키는 선택적 산화 공정으로 수행되며, 상기 산화 공정의 결과, 반도체 기판(1)의 표면과 게이트 산화막(2) 및 폴리실리콘막(3)의 측벽에 산화막(11)이 형성된다.
도 1c를 참조하면, 상기 결과물의 상부에 화학기상증착법(Chemical Vapor Deposition : 이하, CVD)으로 절연막이 증착되고, 그런다음, 상기 절연막이 건식 식각되는 것에 의해 스페이서(12)가 형성되고, 이 결과로, 스페이서(12)를 갖는 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극(10)이 완성된다.
그러나, 종래 기술에 따른 게이트 전극 형성방법은, 재산화 공정이 실리콘만을 산화시키는 선택적 산화 공정으로 수행될지라도, 텅스텐막이 노출된 상태로 수행되는 것에 의해, 도 1b에 도시된 바와 같이, 상기 텅스텐막(5)의 표면 일부분(A)이 함께 산화되는 현상이 발생되며, 이에 따라, 게이트 전극(10)에 결함이 발생됨으로써, 결과적으로는, 게이트 전극(10)의 특성 및 신뢰성이 저하되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 텅스텐막의 형성 이전에 재산화 공정을 수행함으로써, 상기 재산화 공정에 기인된 게이트 전극의 특성 및 신뢰성의 저하를 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 게이트 산화막
23 : 폴리실리콘막 24 : 희생막
30 : 전극 패턴 31 : 저농도 불순물 영역
32 : 스페이서 33 : 소오스/드레인 영역
34 : 절연막 35 : 홈
36 : 확산방지막 37 : 텅스텐막
40 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막, 실리콘막 및 희생막을 차례로 형성하는 단계; 상기 희생막 및 실리콘막을 식각해서, 상기 실리콘막과 희생막의 적층 구조로된 전극 패턴을 형성하는 단계; 상기 전극 패턴의 양 측벽에 스페이서를 형성하는 단계; 상기 실리콘막을 노출시키는 홈이 형성되도록, 상기 희생막을 제거하는 단계; 상기 전극 패턴을 형성하기 위한 식각시에 인가된 상기 전극 패턴 에지의 데미지 및 게이트 산화막의 데미지가 회복되도록, 재산화 공정을 수행하는 단계; 상기 홈의 내벽에 확산방지막을 형성하고, 상기 홈이 매립되도록, 상기 확산방지막 상에 텅스텐막을 형성하는 단계를 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막, 실리콘막 및 희생막을 차례로 형성하는 단계; 상기 희생막 및 실리콘막을 식각해서, 상기 실리콘막과 희생막의 적층 구조로된 전극 패턴을 형성하는 단계; 상기 전극 패턴의 양 측벽에 스페이서를 형성하는 단계; 상기 결과물 상에 절연막을 증착하는 단계; 상기 전극 패턴의 희생막이 노출되도록, 상기 절연막을 연마하는 단계; 상기 실리콘막을 노출시키는 홈이 형성되도록, 상기 희생막을 제거하는 단계; 상기 전극 패턴을 형성하기 위한 식각시에 인가된 상기 전극 패턴 에지의 데미지 및 게이트 산화막의 데미지가 회복되도록, 재산화 공정을 수행하는 단계; 상기 재산화 공정에 의해 상기 실리콘막의표면에 형성된 산화막을 제거하는 단계; 상기 절연막 및 상기 홈의 내벽에 확산방지막을 형성하고, 상기 홈이 매립되도록, 상기 확산방지막 상에 텅스텐막을 형성하는 단계; 및 상기 홈 내에만 텅스텐막이 잔류되도록, 상기 텅스텐막 및 확산방지막을 연마하는 단계를 포함한다.
본 발명에 따르면, 재산화 공정이 수행된 후에 텅스텐막이 형성되기 때문에, 상기 텅스텐막의 표면이 재산화 공정에 의해 산화되는 것을 방지할 수 있으며, 이에 따라, 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극의 특성 및 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 게이트 산화막(22)과 도핑된 폴리실리콘막(23) 및 희생막(24)이 차례로 형성되고, 그런다음, 공지된 건식 식각 공정을 통해 상기 희생막(24) 및 도핑된 폴리실리콘막(23)이 패터닝되어, 상기 도핑된 폴리실리콘막(22)과 희생막(24)의 적층 구조로된 전극 패턴(30)이 형성된다. 여기서, 상기 도핑된 폴리실리콘막(23)은 500 내지 1,000Å 두께로 형성되며, 상기 도핑된 폴리실리콘막(23) 대신에 도핑된 비정질실리콘막을 형성하는 것도 가능하다. 또한, 상기 희생막(24)은 주변 물질에 대해 영향이 적고, 아울러, 제거가 용이한 텅스텐막이 이용됨이 바람직하며, 1,000 내지 1,500Å 두께로 형성된다.
도 2b를 참조하면, 전극 패턴(30)을 마스크로 하는 이온주입 공정을 통해 상기 전극 패턴(30) 양측의 반도체 기판 부분에 저농도 불순물 영역(31)이 형성된다.
도 2c를 참조하면, 상기 결과물 상에 CVD 공정으로 산화막 또는 질화막으로 이루어진 절연막이 증착되고, 상기 절연막이 에치백되는 것에 의해 전극 패턴(30)의 양 측벽에 스페이서(32)가 형성된다. 그런다음, 상기 스페이서(32)를 갖는 전극 패턴(30)을 마스크로 하는 이온주입 공정을 통해 상기 전극 패턴(30) 양측의 상기 반도체 기판 부분에 LDD 구조를 갖는 소오스/드레인 영역(33)이 형성된다.
도 2d를 참조하면, 상기 결과물 상에 CVD 공정을 통해 전극 패턴(30)을 완전히 덮을 수 있을 정도의 두께, 예를들어, 3,000 내지 5,000Å 두께로 절연막(34)이 증착되고, 그런다음, 상기 절연막(34)은 전극 패턴(30)의 희생막(24)이 노출되도록, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마된다. 이어서, 반도체 기판(21)이 과산화수소(H2O2)를 함유한 화학용액, 예를들어, 황산 용액(H2SO4)과 과산화수소(H2O2)의 혼합 용액, 또는, 암모니아(NH4OH)와 과산화수소(H2O2) 및 물(H2O)의 혼합 용액에 침적되는 것에 의해 상기 희생막이 제거되고, 이 결과로, 폴리실리콘막(23)을 노출시키는 홈(35)이 형성된다.
도 2e를 참조하면, 전극 패턴(30)을 형성하기 위한 식각 공정시에 상기 전극 패턴(30)의 에지(edge) 및 게이트 산화막(22)에 인가된 데미지가 회복되도록, 재산화 공정이 수행된다. 상기 재산화 공정은 상기 결과물을 N2O 또는 O2분위기에서 800 내지 1,000℃로 열처리하는 것을 통해 수행되며, 노출된 폴리실리콘막(23)의표면에 100 내지 200Å 두께의 산화막(도시안됨)이 형성될 때 까지의 시간 동안 수행된다.
여기서, 상기 전극 패턴(30)의 에지 및 게이트 산화막에 인가된 데미지의 회복은 N2O 또는 O2가스가 상기 폴리실리콘막(23)과 스페이서(32)의 계면을 통해 상기 전극 패턴(30)의 에지 및 그 하부의 게이트 산화막 부분(B)으로 확산되어, 이 부분을 산화시키는 것에 의해 이루어진다. 또한, 재산화 공정의 결과, 노출된 폴리실리콘막(23)의 표면에는 산화막(도시안됨)이 형성된다.
도 2f를 참조하면, HF 또는 BOE 용액을 이용한 습식 식각 공정을 통해 폴리실리콘막(23)의 표면에 형성된 산화막이 제거되고, 그런다음, 절연막(34) 및 홈(35)의 내벽에 50 내지 150Å 두께로 확산방지막(36)이 형성되고, 상기 홈(35)이 완전히 매립될 정도의 두께, 예를들어, 3,000 내지 5,000Å 두께로 상기 확산방지막(36) 상에 텅스텐막(37)이 형성된다. 그리고나서, 상기 텅스텐막(37)이 홈(35) 내에만 잔류되도록, 상기 텅스텐막(37) 및 확산방지막(36)은 CMP 공정을 통해 연마되고, 이 결과로, 폴리실리콘막(23)과 텅스텐막(37)의 적층 구조로 이루어진 게이트 전극(40)이 완성된다.
본 발명에 따르면, 재산화 공정이 텅스텐막의 형성 이전에 수행되기 때문에, 상기 재산화 공정에 의해 텅스텐막의 일부분이 산화되는 것을 방지할 수 있으며, 이에 따라, 게이트 전극의 특성 저하를 방지할 수 있다.
이상에서와 같이, 본 발명은 재산화 공정에 기인하여 텅스텐막에 결함이 발생되는 것을 방지할 수 있기 때문에 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극의 특성 및 신뢰성을 향상시킬 수 있으며, 이에 따라, 고속 소자의 제조에 매우 유리하게 적용시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (13)
- 반도체 기판 상에 게이트 산화막, 실리콘막 및 희생막을 차례로 형성하는 단계;상기 희생막 및 실리콘막을 식각해서, 상기 실리콘막과 희생막의 적층 구조로된 전극 패턴을 형성하는 단계;상기 전극 패턴의 양 측벽에 스페이서를 형성하는 단계;상기 실리콘막을 노출시키는 홈이 형성되도록, 상기 희생막을 제거하는 단계;상기 전극 패턴을 형성하기 위한 식각시에 인가된 상기 전극 패턴 에지의 데미지 및 게이트 산화막의 데미지가 회복되도록, 재산화 공정을 수행하는 단계;상기 홈의 내벽에 확산방지막을 형성하고, 상기 홈이 매립되도록, 상기 확산방지막 상에 텅스텐막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 실리콘막은, 도핑된 폴리실리콘막 또는 도핑된 비정질실리콘막 중에서 선택되는 하나인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 희생막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 스페이서를 형성하는 단계와 상기 희생막을 제거하는 단계 사이에,상기 스페이서가 형성된 반도체 기판의 전면 상에 절연막을 증착하는 단계; 및 전극 패턴의 희생막이 노출되도록, 상기 절연막을 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 희생막을 제거하는 단계는, 상기 전극 패턴 및 스페이서가 형성된 반도체 기판을 황산 용액(H2SO4)과 과산화수소(H2O2)의 혼합 용액, 또는, 암모니아(NH4OH)와 과산화수소(H2O2) 및 물(H2O)의 혼합 용액에 침적시켜 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 재산화 공정 단계와 확산방지막을 형성하는 단계 사이에, 상기 재산화 공정의 결과로 상기 실리콘막의 표면에 형성된 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 6 항에 있어서, 상기 산화막을 제거하는 단계는, HF 또는 BOE 용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극형성방법.
- 제 4 항에 있어서, 상기 확산방지막 및 텅스텐막을 형성하는 단계는,상기 홈의 내벽 및 절연막 상에 확산방지막을 형성하는 단계; 상기 홈이 완전히 매립되도록, 상기 확산방지막 상에 텅스텐막을 형성하는 단계; 및 상기 홈 내에만 텅스텐막이 잔류되도록, 상기 텅스텐막 및 확산방지막을 연마하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 반도체 기판 상에 게이트 산화막, 실리콘막 및 희생막을 차례로 형성하는 단계;상기 희생막 및 실리콘막을 식각해서, 상기 실리콘막과 희생막의 적층 구조로된 전극 패턴을 형성하는 단계;상기 전극 패턴의 양 측벽에 스페이서를 형성하는 단계;상기 결과물 상에 절연막을 증착하는 단계;상기 전극 패턴의 희생막이 노출되도록, 상기 절연막을 연마하는 단계;상기 실리콘막을 노출시키는 홈이 형성되도록, 상기 희생막을 제거하는 단계;상기 전극 패턴을 형성하기 위한 식각시에 인가된 상기 전극 패턴 에지의 데미지 및 게이트 산화막의 데미지가 회복되도록, 재산화 공정을 수행하는 단계;상기 재산화 공정에 의해 상기 실리콘막의 표면에 형성된 산화막을 제거하는단계;상기 절연막 및 상기 홈의 내벽에 확산방지막을 형성하고, 상기 홈이 매립되도록, 상기 확산방지막 상에 텅스텐막을 형성하는 단계; 및상기 홈 내에만 텅스텐막이 잔류되도록, 상기 텅스텐막 및 확산방지막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 9 항에 있어서, 상기 실리콘막은도핑된 폴리실리콘막 또는 도핑된 비정질실리콘막 중에서 선택되는 하나인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 9 항에 있어서, 상기 희생막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 9 항에 있어서, 상기 희생막을 제거하는 단계는, 상기 전극 패턴 및 스페이서가 형성된 반도체 기판을 황산 용액(H2SO4)과 과산화수소(H2O2)의 혼합 용액, 또는, 암모니아(NH4OH)와 과산화수소(H2O2) 및 물(H2O)의 혼합 용액에 침적시켜 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 9 항에 있어서, 상기 실리콘막의 표면에 형성된 산화막을 제거하는 단계는, HF 또는 BOE 용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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