KR100956594B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 선택적 산화공정을 배제함과 동시에 게이트의 저항을 현저하게 낮출 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 상부에는 게이트 산화막, 폴리실리콘막과 텅스텐실리사이드막의 폴리사이드 구조 및 하드마스크가 순차적으로 적층되고, 게이트 산화막 표면 및 폴리사이드 구조 측벽에 재산화막이 형성되고, 폴리사이드 구조 및 하드마스크 측벽에 스페이서가 형성되어 있으며, 내부에는 접합영역이 형성되어 있는 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 기판 표면을 평탄화함과 동시에 하드마스크의 표면을 노출시키는 단계; 노출된 하드마스크를 선택적으로 제거하여 폴리사이드 구조의 상부 표면을 노출시키는 홈을 형성하는 단계; 홈의 일부를 매립하도록 폴리사이드 구조 상부에만 텅스텐막을 형성하여 텅스텐막/폴리사이드 구조로 이루어진 게이트를 형성하는 단계; 및 홈을 완전히 매립하도록 게이트 상부에만 SAC 배리어를 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
게이트, 텅스텐, 폴리사이드, 다마신, CMP, 재산화
Description
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 필드산화막
22 : 게이트 산화막 23 : 폴리실리콘막
24 : 텅스텐실리사이드막 25 : 제 1 질화막
25A : 하드마스크 26 : 재산화막
27 : 스페이서 28 : 접합영역
29 : 층간절연막 30 : 홈
31 : 텅스텐막 32 : 제 2 질화막
32A : SAC 배리어 200 : 폴리사이드 구조
300 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 텅스텐막/폴리사이드 구조의 게이트를 구비한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 동작속도를 확보하기 위하여, 최근에는 폴리실리콘막과 금속실리사이드, 예컨대 텅스텐실리사이드(WSix)막이 적층된 폴리사이드 구조의 게이트 대신, 고온에서의 열안정성이 우수하고 폴리사이드 게이트 보다 낮은 비저항을 갖는 금속/폴리실리콘, 예컨대 텅스텐(W)/폴리실리콘 구조의 게이트를 형성하고 있다.
한편, 게이트 형성을 위한 식각공정 후에는 게이트 산화막의 손상을 복구하기 위하여 게이트 재산화(gate reoxidation) 공정을 수행하는데, 텅스텐/폴리실리콘 구조의 게이트에서는 텅스텐의 산화로 인한 부피팽창 등을 방지하기 위하여 게이트 재산화 공정을 선택적 산화공정으로 수행하여야 한다. 그러나, 이러한 선택적 산화공정이 전체공정 및 소자특성에 미치는 영향에 대해서는 아직까지 정확하게 밝혀지지 않았기 때문에, 텅스텐/폴리실리콘 구조의 적용은 공정상의 큰 제약성을 가질 뿐만 아니라 양산적용시 신규장비투자에 대한 부담이 매우 커지기 때문에 기술 및 비용 측면에서도 큰 제약성을 가지게 된다. 따라서, 현재로서는 기존의 폴리사이드 구조의 게이트를 적용하면서 게이트의 저항을 최대한 낮추는 방향으로 연구가 진행되고 있다.
이러한 폴리사이드 구조의 게이트를 적용한 종래의 반도체 소자의 제조방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명한다.
먼저, 도 1a에 도시된 바와 같이, 필드산화막(11)이 형성된 반도체 기판(10) 상에 게이트 산화막(12)을 형성하고, 게이트 산화막(12) 상부에 게이트 물질로서 도핑된 폴리실리콘막(13)과 텅스텐실리사이드막(14)을 순차적으로 증착한 다음, 텅스텐실리사이드막(14) 상부에 하드마스크 물질로서 질화막(15)을 증착한다. 여기서, 게이트의 저항을 낮추기 위하여 텅스텐실리사이드막(13)의 증착시 증착조건을 적절하게 튜닝(tuning)한다. 그 다음, 도 1b에 도시된 바와 같이, 게이트의 형태로 질화막(15)을 식각하여 하드마스크(15A)를 형성하고, 하드마스크(15A)를 이용하여 텅스텐실리사이드막(14) 및 폴리실리콘막(13)을 식각하여 폴리사이드 구조의 게이트(100)를 형성한다. 그 후, 도 1c에 도시된 바와 같이, 식각시 손상된 게이트 산화막(12)을 복구하기 위하여 게이트 재산화공정을 수행하여 게이트 산화막(12) 표면 및 게이트(100) 측벽에 재산화막(16)을 형성한다. 그 다음, 기판(10)으로 LDD(Lightly Doped Drain)이온을 주입하여 LDD 영역을 형성하고, 게이트(100) 및 하드마스크(15A) 측벽에 스페이서(17)를 형성한 후, 다시 기판(10)으로 고농도 불순물이온을 주입하여 LDD 구조의 소오스/드레인 접합영역(18)을 형성한다.
그러나, 상술한 폴리사이드 구조의 게이트에서는 텅스텐실리사이드막 자체의 물성적 한계로 인하여 증착조건을 튜닝하는 것만으로 일정 수준이하로 게이트 저항을 구현하는 것은 불가능하다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 선택적 산화공정을 배제함과 동시에 게이트의 저항을 현저하게 낮출 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에는 게이트 산화막, 폴리실리콘막과 텅스텐실리사이드막의 폴리사이드 구조 및 하드마스크가 순차적으로 적층되고, 게이트 산화막 표면 및 폴리사이드 구조 측벽에 재산화막이 형성되고, 폴리사이드 구조 및 하드마스크 측벽에 스페이서가 형성되어 있으며, 내부에는 접합영역이 형성되어 있는 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 기판 표면을 평탄화함과 동시에 하드마스크의 표면을 노출시키는 단계; 노출된 하드마스크를 선택적으로 제거하여 폴리사이드 구조의 상부 표면을 노출시키는 홈을 형성하는 단계; 홈의 일부를 매립하도록 폴리사이드 구조 상부에만 텅스텐막을 형성하여 텅스텐막/폴리사이드 구조로 이루어진 게이트를 형성하는 단계; 및 홈을 완전히 매립하도록 게이트 상부에만 SAC 배리어를 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 폴리실리콘막의 두께는 500 내지 1000Å이고, 텅스텐실리사이드막의 두께는 1000 내지 1500Å이며, 텅스텐막의 두께는 100 내지 500Å이다.
또한, 폴리실리콘막은 저압화학기상증착에 의해 형성하고, 텅스텐실리사이드막은 화학기상증착에 의해 400 내지 500℃의 온도와 0.5 내지 1Torr의 작동압력에서 1 내지 4sccm의 WF6 개스와 300 내지 400sccm의 SiH4 개스를 이용하여 형성하며, 텅스텐막은 선택적 텅스텐 증착공정에 의해 형성하는데, 바람직하게 선택적 텅스텐 증착공정은 저압화학기상증착에 의해 250 내지 400℃의 온도와 100 내지 200mTorr의 작동압력에서 SiH4/WF5의 혼합비를 0.5 내지 1.0으로 조절하면서 50 내지 150㎚/분의 증착속도로 수행한다.
또한, 재산화막은 750 내지 850℃의 온도에서의 건식산화공정에 의해 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 다마신 공정을 적용한 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, 필드산화막(21)이 형성된 반도체 기판(20) 상에 30 내지 60Å의 두께로 게이트 산화막(22)을 형성하고, 게이트 산화막(22) 상부에 하부 게이트 물질로서의 도핑된 폴리실리콘막(23)과 텅스텐실리사이드막(24)을 순차적으로 증착한다. 여기서, 도핑된 폴리실리콘막(23)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)에 의해 500 내지 1000Å의 두께로 증 착하고, 텅스텐실리사이드막(24)은 CVD에 의해 400 내지 500℃의 온도와 0.5 내지 1Torr의 작동압력(working pressure)에서 1 내지 4sccm의 WF6 개스와 300 내지 400sccm의 SiH4 개스를 이용하여 1000 내지 1500Å의 두께로 증착한다. 그 다음, 텅스텐실리사이드막(24) 상부에 하드마스크 물질로서 제 1 질화막(25)을 1500 내지 200Å의 두께로 증착한다. 그 다음, 도 2b에 도시된 바와 같이, 게이트의 형태로 제 1 질화막(25)을 식각하여 하드마스크(25A)를 형성하고, 하드마스크(25A)를 이용하여 텅스텐실리사이드막(24) 및 폴리실리콘막(23)을 식각하여 폴리사이드 구조(200)를 형성한다.
도 2c에 도시된 바와 같이, 식각시 손상된 게이트 산화막(22)을 복구하기 위하여 게이트 재산화공정을 수행하여 게이트 산화막(22) 표면 및 폴리사이드 구조(200) 측벽에 30 내지 50Å의 두께로 재산화막(26)을 형성한다. 여기서, 재산화공정은 750 내지 850℃의 온도에서 건식산화공정으로 수행한다. 그 다음, 기판(20)으로 LDD 이온을 주입하여 LDD 영역을 형성하고, 폴리사이드 구조(200) 및 하드마스크(25A) 측벽에 스페이서(27)를 형성한 후, 다시 기판(20)으로 고농도 불순물이온을 주입하여 LDD 구조의 소오스/드레인 접합영역(28)을 형성한다. 여기서, 스페이서(27)는 후속 하드마스크(25A) 제거 및 SAC(Self Align Contact) 공정에 대한 식각선택비 확보를 위하여 내부산화막과 외부질화막의 이중막으로 형성하는데, 바람직하게 내부산화막은 100 내지 200Å의 두께로 형성하고, 외부질화막은 80 내지 150Å의 두께로 형성한다.
도 2d에 도시된 바와 같이, 기판 전면 상에 4000 내지 6000Å의 두께로 층간절연막(29)을 형성한다. 바람직하게, 층간절연막(29)은 HDP(High Density Plasma) 산화막 또는 BPSG(Boron Phosphorous Silicate Glass)막으로 형성한다. 그 다음, 화학기계연마(Chemical Mechanical Polishing; CMP)에 의해 층간절연막(29)을 식각하여 하드마스크(25A)의 표면을 노출시킴과 동시에 기판 표면을 평탄화한다. 그 후, 도 2e에 도시된 바와 같이, 노출된 하드마스크(25A)를 건식 또는 습식식각에 의해 선택적으로 제거하여 폴리사이드 구조(200)의 상부 표면을 노출시키는 홈(groove; 30)을 형성한다.
도 2f에 도시된 바와 같이, 선택적 텅스텐 증착공정에 의해 홈(30)의 일부를 매립하도록 폴리사이드 구조(200) 상부에만 100 내지 500Å의 두께로 텅스텐막(31)을 형성하여 텅스텐막(31)/폴리사이드 구조(200)로 이루어진 게이트(300)를 형성한다. 여기서, 선택적 텅스텐 증착공정은 WF6 개스와 SiH4 개스를 이용하는 LPCVD에 의해, 250 내지 400℃의 온도와 100 내지 200mTorr의 작동압력에서 SiH4/WF5의 혼합비를 0.5 내지 1.0으로 조절하면서 50 내지 150㎚/분의 증착속도로 수행한다. 그 다음, 홈(30)을 완전히 매립하도록 기판 전면 상에 SAC 배리어 물질로서 제 2 질화막(32)을 2000 내지 3000Å의 두께로 형성하고, 도 2g에 도시된 바와 같이, 층간절연막(29)이 노출되도록 CMP에 의해 제 2 질화막(32)을 식각하여 SAC 배리어(32A)를 형성한다. 여기서, CMP는 인산(H3PO4)을 함유한 슬러리(slurry)를 이용하여 수행한다.
상기 실시예에 의하면, 게이트를 폴리사이드 구조와 텅스텐막의 적층막으로 형성함에 따라 종래의 폴리사이드 구조의 게이트에 비해 게이트의 저항을 현저하게 낮출 수 있으므로 동작속도 등의 소자특성을 향상시킬 수 있게 된다. 또한, 폴리사이드 구조를 먼저 형성하고 선택적 텅스텐 증착을 이용한 다마신(damascene) 공정에 의해 게이트 재산화공정 후 텅스텐막을 형성하기 때문에 텅스텐막 적용에 따른 선택적 산화공정은 요구되지 않으므로 텅스텐막 적용에 따른 공정상의 제약성 등을 배제할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 폴리사이드 구조와 텅스텐막의 적층구조로 게이트를 형성하여 게이트의 저항을 현저하게 감소시킬 수 있을 뿐만 아니라 다마신 공정에 의해 텅스텐막을 형성하는 것에 의해 선택적 산화공정을 배제할 수 있으므로 소자의 특성 및 신뢰성을 향상시킬 수 있다.
Claims (9)
- 상부에는 게이트 산화막, 폴리실리콘막과 텅스텐실리사이드막의 폴리사이드 구조 및 하드마스크가 순차적으로 적층되고, 상기 게이트 산화막 표면 및 폴리사이드 구조 측벽에 재산화막이 형성되고, 상기 폴리사이드 구조 및 하드마스크 측벽에 스페이서가 형성되어 있으며, 내부에는 접합영역이 형성되어 있는 반도체 기판을 준비하는 단계;상기 기판 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 상기 기판 표면을 평탄화함과 동시에 상기 하드마스크의 표면을 노출시키는 단계;상기 노출된 하드마스크를 선택적으로 제거하여 상기 폴리사이드 구조의 상부 표면을 노출시키는 홈을 형성하는 단계;상기 홈의 일부를 매립하도록 폴리사이드 구조 상부에만 텅스텐막을 형성하여 텅스텐막/폴리사이드 구조로 이루어진 게이트를 형성하는 단계;상기 홈을 완전히 매립하도록 기판 전면 상부에 SAC 배리어를 증착하는 단계;및상기 SAC 배리어에 화학적 기계적 연마 공정을 진행하여 층간절연막을 노출시키는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘막의 두께는 500 내지 1000Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 텅스텐실리사이드막의 두께는 1000 내지 1500Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 텅스텐막의 두께는 100 내지 500Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 폴리실리콘막은 저압화학기상증착에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 텅스텐실리사이드막은 화학기상증착에 의해 400 내지 500℃의 온도와 0.5 내지 1Torr의 작동압력에서 1 내지 4sccm의 WF6 개스와 300 내지 400sccm의 SiH4 개스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 텅스텐막은 선택적 텅스텐 증착공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 선택적 텅스텐 증착공정은 저압화학기상증착에 의해 250 내지 400℃의 온도와 100 내지 200mTorr의 작동압력에서 SiH4/WF5의 혼합비를 0.5 내지 1.0으로 조절하면서 50 내지 150㎚/분의 증착속도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 재산화막은 750 내지 850℃의 온도에서의 건식산화공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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