KR20040034107A - 반도체 소자의 게이트 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 31
- 229910052721 tungsten Inorganic materials 0.000 claims description 31
- 239000010937 tungsten Substances 0.000 claims description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 13
- 238000010405 reoxidation reaction Methods 0.000 claims description 10
- 238000005137 deposition process Methods 0.000 claims description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 239000002002 slurry Substances 0.000 claims description 3
- 235000011007 phosphoric acid Nutrition 0.000 claims 2
- 230000010354 integration Effects 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 다마신 공정으로 텅스텐/폴리실리콘 구조의 게이트를 형성하는데 있어서 별도의 리세스공정을 수행하는 것 없이 SAC용 배리어막을 형성함과 동시에 고집적화에 대응하는 최적의 면저항을 용이하게 확보할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명에서는 제 1 게이트 패턴은 폴리실리콘막으로 형성하고, 하드마스크에 의해 제 1 게이트 패턴 상에 형성된 홀에만 매립되도록 선택적 텅스텐 증착공정으로 텅스텐막을 증착하여 제 2 게이트 패턴을 형성하되, 홀의 상부가 소정 두께만큼 남도록 제 2 게이트 패턴을 형성한 후, 홀의 상부가 완전히 매립되도록 제 2 게이트 패턴 상에 SAC용 배리어막을 형성한다. 바람직하게, 선택적 텅스텐 증착공정은 WF6 및 SiH4 개스를 이용한 LPCVD 방식으로 50 내지 150㎚/분의 증착속도가 되도록 250 내지 400℃의 증착온도와, 100 내지 200mTorr의 작동압력하에서 SiH4/WF6의 혼합비를 0.5 내지 1.0으로 조절하여 수행한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다마신(damascene) 공정을 적용한 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 동작속도를 확보하기 위하여, 최근에는 폴리실리콘막과 금속실리사이드, 예컨대 텅스텐실리사이드(WSix)막이 적층된 폴리사이드 구조의 게이트 대신, 고온에서의 열안정성이 우수하고 폴리사이드 게이트 보다 낮은 비저항을 갖는 금속/폴리실리콘, 바람직하게는 텅스텐(W)/폴리실리콘 구조의 게이트를 형성하고 있다.
게이트 형성을 위한 식각공정 후 일반적으로 게이트 산화막의 손상을 복구하기 위하여 산화분위기에서 재산화공정을 수행하는데, 폴리사이드 구조의 게이트에서는 텅스텐실리사이드 표면에 조밀한 SiO2막이 형성되기 때문에 재산화공정에 의한 저항증가가 야기되지 않는다. 반면, 텅스텐/폴리실리콘 구조의 게이트에서는 텅스텐막의 산화로 인한 부피팽창에 의해 게이트 필링(peeling) 현상 등이 야기되어 급격한 저항증가가 야기되므로, 재산화공정으로서 텅스텐막의 산화를 막으면서 폴리실리콘만을 선택적으로 산화시키는 선택적산화(selective oxidation) 공정을 적용하고 있다. 그러나, 이 선택적 산화공정이 전체공정 및 소자특성에 미치는 영향을 정확하게 파악하지 못하고 있기 때문에 텅스텐/폴리실리콘 구조의 게이트 공정개발에 있어 제약적인 요소로 작용한다.
따라서, 선택적 산화공정의 문제를 해결하기 위하여 텅스텐/폴리실리콘 구조의 게이트를 다마신 공정으로 형성하는 방법이 제안되었는데, 이 방법을 도 1a 내지 도 1f를 참조하여 설명한다.
도 1a를 참조하면, 필드산화막(2)이 형성된 반도체 기판(1) 상에 게이트 산화막(3)을 형성하고, 게이트 산화막(3) 상에 제 1 게이트 물질막으로서 폴리실리콘막을 형성한다. 그 다음, 폴리실리콘막 상에 질화막의 하드마스크(5)를 형성하고, 하드마스크(5)를 이용하여 폴리실리콘막을 식각하여 제 1 게이트 패턴(4)을 형성한다. 그 다음, 상기 폴리실리콘막의 식각시 손상된 게이트 산화막(3)을 복구하기 위하여 재산화공정을 수행하여 게이트 산화막(3) 표면 및 제 1 게이트 패턴(4) 측벽에 재산화막(6)을 형성한다. 그 후, 기판(1)으로 LDD(Lightly Doped Drain)이온을 주입하여 LDD 영역을 형성하고, 제 1 게이트 패턴(4) 및 하드마스크(5) 측벽에 절연막의 스페이서(7)를 형성한 다음, 다시 기판(1)으로 고농도 불순물이온을 주입하여 LDD 구조의 접합영역(8)을 형성한다.
도 1b를 참조하면, 기판 전면 상에 층간절연막(9)을 형성하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정으로 층간절연막(9)을 전면식각하여 기판 표면을 평탄화함과 동시에 하드마스크(5)의 표면을 노출시킨다. 그 다음, 노출된 하드마스크(5)를 건식식각 또는 습식식각으로 선택적으로 제거하여 제 1 게이트 패턴(4)의 표면을 노출시키는 홀(10)을 형성한다.
도 1c를 참조하면, 홀(10)에 매립되도록 층간절연막(9) 상에 제 2 게이트 물질막으로서 텅스텐막(11)을 증착한다. 그 다음, 도 1d에 도시된 바와 같이, 층간절연막(9)의 표면이 노출되도록 CMP 공정으로 텅스텐막(11)을 전면식각하여 제 2게이트 패턴(11A)을 형성하여, 폴리실리콘막의 제 1 게이트 패턴(4) 및 텅스텐막의 제 2 게이트 패턴(11A)으로 이루어진 게이트를 형성한다.
도 1e를 참조하면, 건식식각 또는 습식식각으로 제 2 게이트 패턴(11A)의 표면을 소정 두께만큼 리세스(recess)시켜 트렌치(12)를 형성한다. 그 후, 도 1f에 도시된 바와 같이, 트렌치(12)에 매립되도록 층간절연막(9) 상에 질화막을 증착하고 CMP 공정으로 층간절연막(9)이 노출되도록 질화막을 전면식각하여 제 2 게이트 패턴(11A) 상에 자기정렬콘택(Self Aligned Contact; SAC)용 배리어막(13)을 형성한다.
상술한 바와 같이, 종래의 다마신 공정에 의한 게이트 형성공정에서는 후속 배선공정시 콘택에 대한 오정렬을 방지하면서 SAC를 가능케하기 위하여 제 2 게이트 패턴(11A) 상에 리세스 공정 등을 통하여 별도의 배리어막(13)을 형성한다. 그러나, 상기 리세스 공정을 셋업(set-up) 하는데 있어서 웨이퍼간 또는 런(run)간 공정 균일도가 매우 높은 수준으로 유지되도록 공정조건을 설정하기가 어렵다. 또한, 제 2 게이트 패턴(11A) 형성을 위한 텅스텐막(11)의 CMP 공정시 중앙부분에서의 텅스텐막 손실로 인하여 제 2 게이트 패턴(11A) 표면에 디싱(dishing) 현상이 발생하고, 이러한 디싱에 의해 배리어막(13) 형성을 위한 리세스 공정 후 텅스텐막의 두께가 상대적으로 얇게 되어 게이트의 면저항을 증가시킴으로써, 고집적화에 대응하는 최적의 면저항을 확보하기가 어렵다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 다마신 공정으로 텅스텐/폴리실리콘 구조의 게이트를 형성하는데 있어서 별도의 리세스공정을 수행하는 것 없이 SAC용 배리어막을 형성함과 동시에 고집적화에 대응하는 최적의 면저항을 용이하게 확보할 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 다마신 공정을 적용한 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다마신 공정을 적용한 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
※도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
23 : 게이트 산화막 24 : 제 1 게이트 패턴
25 : 하드마스크 26 : 재산화막
27 : 스페이서 28 : 접합영역
29 : 층간절연막 30 : 홀
31 : 제 2 게이트 패턴 32 : 질화막
32A : 배리어막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에는 게이트 산화막, 폴리실리콘막의 제 1 게이트 패턴 및 하드마스크가 순차적으로 적층되고, 게이트 산화막 표면 및 제 1 게이트 패턴 측벽에 재산화막이 형성되고, 제 1 게이트 패턴 및 하드마스크 측벽에 절연막의 스페이서가 형성되어 있으며, 내부에는 접합영역이 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 전면식각하여 기판 표면을 평탄화함과 동시에 하드마스크의 표면을 노출시키는 단계; 노출된 하드마스크를 제거하여 제 1 게이트 패턴의 표면을 노출시키는 홀을 형성하는 단계; 홀의 상부를 소정 두께만큼 남기면서 홀에만 매립되도록 선택적 텅스텐 증착공정으로 제 1 게이트 패턴 상에 텅스텐막을 증착하여 제 2 게이트 패턴을 형성하는 단계; 홀의 상부가 완전히 매립되도록 제 2 게이트 패턴 상에 SAC용 배리어막을 형성하는 단계; 홀의 상부가 완전히 매립되도록 제 2 게이트 패턴 및 층간절연막 상에 질화막을 증착하는 단계; 및 질화막을 CMP 공정으로 전면식각하는 단계를 포함하는 반도체 소자의 게이트 형성방법에 의해 달성될 수 있다.
여기서, 제 1 게이트 패턴은 500 내지 1500Å의 두께로 형성하고, 제 2 게이트 패턴은 500 내지 1000Å의 두께로 형성한다.
바람직하게, 선택적 텅스텐 증착공정은 WF6 및 SiH4 개스를 이용한 LPCVD 방식으로 50 내지 150㎚/분의 증착속도가 되도록 250 내지 400℃의 증착온도와, 100 내지 200mTorr의 작동압력하에서 SiH4/WF6의 혼합비를 0.5 내지 1.0으로 조절하여 수행한다.
또한, 배리어막은 1500 내지 2000Å 두께의 질화막으로 형성하고, 질화막의 CMP 공정은 인산(H3PO4)을 함유한 슬러리를 사용하여 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다마신 공정을 적용한 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 필드산화막(22)이 형성된 반도체 기판(21) 상에 30 내지 60Å의 두께로 게이트 산화막(23)을 형성하고, 게이트 산화막(23) 상에 제 1 게이트 물질막으로서 폴리실리콘막을 형성한다. 여기서, 폴리실리콘막은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방식으로 500 내지 1500Å의 두께로 형성하고, 폴리실리콘막의 도핑은 도펀트(dopant)의 이온주입공정 또는 인시튜(in-situ) 증착법을 이용하여 수행한다. 그 다음, 폴리실리콘막 상에 질화막의 하드마스크(25)를 형성하고, 하드마스크(25)를 이용하여 폴리실리콘막을 식각하여 제 1 게이트 패턴(24)을 형성한다. 여기서, 하드마스크(25)는 1500 내지 2000Å의 두께로 형성한다. 그 다음, 상기 폴리실리콘막의 식각시 손상된 게이트 산화막(23)을 복구하기 위하여 재산화공정을 수행하여 게이트 산화막(23) 표면 및 제 1 게이트 패턴(24) 측벽에 재산화막(26)을 형성한다. 바람직하게, 재산화공정은 750 내지 850℃의 온도에서 건식으로 수행하여 재산화막(26)의 두께가 30 내지 50Å이 되도록 한다. 그 후, 기판(21)으로 LDD 이온을 주입하여 LDD 영역을 형성하고, 제 1 게이트 패턴(24) 및 하드마스크(25) 측벽에 절연막의 스페이서(27)를 형성한 다음, 다시 기판(21)으로 고농도 불순물이온을 주입하여 LDD 구조의 접합영역(28)을 형성한다. 여기서, 스페이서(27)는 이후 하드마스크(25) 제거공정 및 SAC 형성공정에 대한 선택비를 부여하기 위하여 내부 산화막의 제 1 스페이서와 외부 질화막의 제 2 스페이서의 적층구조로 형성하며, 바람직하게 제 1 스페이서는 100 내지 200Å의 두께로 형성하고, 제 2 스페이서는 80 내지 150Å의 두께로 형성한다.
도 2b를 참조하면, 기판 전면 상에 4000 내지 6000Å의 두께로 층간절연막(29)을 형성하고, CMP 공정으로 층간절연막(29)을 전면식각하여 기판 표면을 평탄화함과 동시에 하드마스크(25)의 표면을 노출시킨다. 여기서, 층간절연막(29)은 고밀도플라즈마(High Density Plasma; HDP) 산화막이나 BPSG(Boron Phosphorus Silicate Glass)막으로 형성한다. 그 다음, 노출된 하드마스크(25)를 건식식각 또는 습식식각으로 선택적으로 제거하여 제 1 게이트 패턴(24)의 표면을노출시키는 홀(30)을 형성한다.
도 2c를 참조하면, 홀(30)에만 매립되도록 선택적 텅스텐 증착공정으로 제 1 게이트 패턴(24) 상에 제 2 게이트 물질막으로서 텅스텐막을 증착하여 제 2 게이트 패턴(31)을 형성한다. 이때, 제 2 게이트 패턴(31)을 500 내지 1000Å의 두께로 형성하여 홀(30)이 완전히 매립되지 않고 홀(30)의 상부가 소정 두께만큼 남도록 한다. 바람직하게, 선택적 텅스텐 증착공정은 WF6 및 SiH4 개스를 이용한 LPCVD 방식으로 수행하되, 증착속도가 50 내지 150㎚/분이 되도록 250 내지 400℃의 증착온도 및 100 내지 200mTorr의 작동압력 하에서 SiH4/WF6의 혼합비를 0.5 내지 1.0으로 조절하여 수행한다.
도 2d를 참조하면, 홀(30)의 상부가 완전히 매립되도록 제 2 게이트 패턴(31) 및 층간절연막(29) 상에 1500 내지 2000Å의 두께로 질화막(32)을 증착하고, 도 2e에 도시된 바와 같이, CMP 공정으로 층간절연막(29)이 노출되도록 질화막(32)을 전면식각하여 제 2 게이트 패턴(31A) 상에 SAC용 배리어막(13)을 형성한다. 여기서, 질화막(32)의 CMP 공정은 인산(H3PO4)을 함유한 슬러리(slurry)를 사용하여 수행한다.
상기 실시예에 의하면, 다마신 공정에 의한 게이트 형성시 제 2 게이트 패턴인 텅스텐막을 선택적 텅스텐 증착방식으로 형성함으로써 텅스텐막의 CMP 공정 및 SAC 배리어막 형성을 위한 별도의 리세스 공정 등을 배제할 수 있게 된다. 이에 따라, 비교적 공정이 단순해지므로 제조비용 측면에서 큰 절감효과를 얻을 수 있을 뿐만 아니라, 제 2 게이트 패턴인 텅스텐막의 우수한 모폴로지(morphology) 및 최적의 낮은 면저항을 확보할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 다마신 공정을 적용한 텅스텐/폴리실리콘 구조의 게이트 형성시 텅스텐막을 선택적 텅스텐 증착방식으로 형성함으로써, 별도의 리세스 공정없이 SAC를 가능케함과 동시에 최적의 게이트 면저항을 용이하게 확보할 수 있으므로 공정이 단순해질 뿐만 아니라 고집적화에 대응하는 안정적인 게이트를 얻을 수 있게 된다.
Claims (9)
- 다마신 공정을 적용한 반도체 소자의 게이트 형성방법으로서,상부에는 게이트 산화막, 폴리실리콘막의 제 1 게이트 패턴 및 하드마스크가 순차적으로 적층되고, 상기 게이트 산화막 표면 및 제 1 게이트 패턴 측벽에 재산화막이 형성되고, 상기 제 1 게이트 패턴 및 하드마스크 측벽에 절연막의 스페이서가 형성되어 있으며, 내부에는 접합영역이 형성된 반도체 기판을 준비하는 단계;상기 기판 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막을 전면식각하여 상기 기판 표면을 평탄화함과 동시에 상기 하드마스크의 표면을 노출시키는 단계;상기 노출된 하드마스크를 제거하여 상기 제 1 게이트 패턴의 표면을 노출시키는 홀을 형성하는 단계;상기 홀의 상부를 소정 두께만큼 남기면서 상기 홀에만 매립되도록 선택적 텅스텐 증착공정으로 상기 제 1 게이트 패턴 상에 텅스텐막을 증착하여 제 2 게이트 패턴을 형성하는 단계; 및상기 홀의 상부가 완전히 매립되도록 상기 제 2 게이트 패턴 상에 SAC용 배리어막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 제 1 게이트 패턴은 500 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 게이트 패턴은 500 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 3 항에 있어서,선택적 텅스텐 증착공정은 WF6 및 SiH4 개스를 이용한 LPCVD 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서,상기 선택적 텅스텐 증착공정은 50 내지 150㎚/분의 증착속도로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 5 항에 있어서,상기 선택적 텅스텐 증착공정은 250 내지 400℃의 증착온도와, 100 내지 200mTorr의 작동압력하에서 SiH4/WF6의 혼합비를 0.5 내지 1.0으로 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 배리어막은 1500 내지 2000Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 7 항에 있어서,상기 배리어막을 형성하는 단계는상기 홀의 상부가 완전히 매립되도록 상기 제 2 게이트 패턴 및 층간절연막 상에 질화막을 증착하는 단계; 및상기 질화막을 CMP 공정으로 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 8 항에 있어서,상기 CMP 공정은 인산(H3PO4)을 함유한 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020064172A KR20040034107A (ko) | 2002-10-21 | 2002-10-21 | 반도체 소자의 게이트 형성방법 |
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| KR (1) | KR20040034107A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7825472B2 (en) | 2007-07-20 | 2010-11-02 | Samsung Electronics Co., Ltd. | Semiconductor device having a plurality of stacked transistors and method of fabricating the same |
| KR101128710B1 (ko) * | 2005-07-13 | 2012-03-23 | 매그나칩 반도체 유한회사 | 시모스 이미지센서의 실리사이드 형성방법 |
-
2002
- 2002-10-21 KR KR1020020064172A patent/KR20040034107A/ko not_active Application Discontinuation
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| US7927932B2 (en) | 2007-07-20 | 2011-04-19 | Samsung Electronics Co., Ltd. | Semiconductor device having a plurality of stacked transistors and method of fabricating the same |
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