KR101805182B1 - 전도성 플러그를 구비하는 반도체 소자 및 그 제조 방법 - Google Patents

전도성 플러그를 구비하는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

일 실시 예에 따르는 반도체 소자의 제조 방법이 개시된다. 먼저, 소자 분리 영역에 의해 절연되며 일 방향을 따라 연장되어 배열되는 활성 영역을 기판 상에 형성한다. 상기 기판 상에 전도성 박막층을 형성한다. 상기 활성 영역이 연장되어 배열되는 상기 일 방향과 사선 방향인 제1 방향을 따라 상기 전도성 박막층을 선택적으로 식각하여 비트 라인 트렌치 패턴을 형성한다. 상기 비트 라인 트렌치 패턴 내에 격리 절연층 및 비트 라인 전도층을 포함하는 비트 라인을 형성한다. 상기 전도성 박막층을 상기 제1 방향에 수직인 제2 방향을 따라 선택적으로 식각하여 상기 도전성 박막층을 서로 분리하는 플러그 트렌치 패턴을 형성한다. 상기 플러그 트렌치 패턴의 내부를 절연성 물질로 채워서, 상기 활성 영역의 일부분 상에 전도성 플러그 패턴을 정의한다.

Description

전도성 플러그를 구비하는 반도체 소자 및 그 제조 방법{Semiconductor device with conductive plug and method of manufacturing the same}
본 출원은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 전도성 플러그를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자 중 비교적 잘 알려져 있는 디램(DRAM) 소자는 복수의 트랜지스터와 캐패시터로 구성된다. 일반적으로, 상기 트렌지스터는 기판의 활성 영역에 형성되고, 상기 캐패시터는 상기 트랜지스터의 상부에 배치되도록 형성된다. 상기 트랜지스터와 상기 캐패시터의 전기적 연결을 위해서, 상기 트랜지스터의 소스 영역 상에 상기 캐패시터의 스토리지 노드 전극과의 전기적 연결을 위한 전도성 플러그가 배치될 수 있다. 또한, 상기 트랜지스터의 드레인 영역 상에는 비트 라인과의 전기적 연결을 위한 컨택층이 배치될 수 있다.
최근에는, 반도체 소자 크기의 축소화 추세에 따라, 소자 선폭의 임계 치수(Critical Dimension)의 크기가 지속적으로 감소되고 있다. 이에 따라, 상기 활성 영역의 일부분 상에 배치되는 전도성 플러그의 형성 공정에 대한 공정 난이도도 증가되고 있다. 구체적인 일 예로서, 리소그래피 공정 시에 하부층과 충분한 오버 레이 마진을 확보하는 공정 측면, 층간 절연막을 식각할 때 활성 영역과 충분한 컨택 영역을 확보하는 공정 측면, 상기 컨택 영역 내부에 전도층을 온전히 매립하여 컨택 플러그 내부에 보이드(void) 나 심(seam)이 발생하지 않도록 하는 공정 측면 등에 있어서 공정 신뢰성을 담보하는데 어려움이 예상되고 있다. 상기 예시한 공정 상의 어려움과 더불어, 상기 소자 선폭의 감소에 따라 컨택 플러그 자체의 전기적 저항이 증가하고 있으며, 이는 셀 소자의 정상적 동작을 위한 회로 구성에도 부담을 줄 것으로 예측된다.
또한, 최근에는 반도체 소자의 집적도를 증가시키기 위하여, 디램 소자에서 트랜지스터 소자들이 구현되는 활성 영역들의 배치 형태를 6F2 셀 레이아웃으로 형성하고 있다. 상기 6F2 셀 레이아웃은 활성 영역의 장축 배열을 워드 라인 또는 비트 라인에 대해 사선 방향으로 교차되도록 구성될 수 있다. 상기 6F2 셀 레이아웃은, 활성 영역의 장축 배열이 워드 라인 또는 비트 라인과 평행하도록 배치되는 종래의 8F2 셀 레이아웃보다 셀 내부에서 이웃하는 전도성 라인 사이의 간격이 축소되어, 상술한 공정 마진 확보의 어려움이 증가하고 있다.
본 출원이 이루고자 하는 기술적 과제는, 활성 영역 내에서 플러그 제조시 공정 마진을 확보할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 출원이 이루고자 하는 다른 기술적 과제는 활성 영역 내에 배치되는 플러그의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 출원이 이루고자 하는 또다른 기술적 과제는 상술한 방법에 의해 제조됨으로써, 개선된 전기적 특성을 가지는 플러그를 구비하는 반도체 소자를 제공하는 것이다.
상기의 기술적 과제를 이루기 위한 본 출원의 일 실시 예에 따른 반도체 소자의 제조 방법이 개시된다. 상기 반도체 소자의 제조 방법에 있어서, 먼저, 소자 분리 영역에 의해 절연되며 일 방향을 따라 연장되어 배열되는 활성 영역을 기판 상에 형성한다. 상기 기판 상에 전도성 박막층을 형성한다. 상기 활성 영역이 연장되어 배열되는 상기 일 방향과 사선 방향인 제1 방향을 따라 상기 전도성 박막층을 선택적으로 식각하여 비트 라인 트렌치 패턴을 형성한다. 상기 비트 라인 트렌치 패턴 내에 격리 절연층 및 비트 라인 전도층을 포함하는 비트 라인을 형성한다. 상기 전도성 박막층을 상기 제1 방향에 수직인 제2 방향을 따라 선택적으로 식각하여 상기 도전성 박막층을 서로 분리하는 플러그 트렌치 패턴을 형성한다. 상기 플러그 트렌치 패턴의 내부를 절연성 물질로 채워서, 상기 활성 영역의 일부분 상에 전도성 플러그 패턴을 정의한다.
상기의 기술적 과제를 이루기 위한 본 출원의 다른 실시 예에 따른 반도체 소자의 제조 방법이 개시된다. 상기 반도체 소자의 제조 방법에 있어서, 소자 분리 영역에 의해 절연되며 일 방향을 따라 연장되어 배열되는 활성 영역을 기판 상에 형성한다. 상기 기판 상에 도핑된 실리콘층 및 금속층을 포함하는 다층 구조의 전도성 박막층을 형성한다. 상기 활성 영역이 연장되어 배열되는 상기 일 방향과 사선 방향인 제1 방향을 따라 상기 전도성 박막층을 선택적으로 식각하여 상기 활성 영역의 중앙부를 가로지르는 제1 트렌치 라인 패턴을 형성한다. 상기 제1 트렌치 라인 패턴 내부에 상기 전도성 박막층과의 절연을 위한 격리 절연층을 포함하는 전도성 라인 패턴을 형성한다. 상기 전도성 박막층을 상기 제1 방향에 수직인 제2 방향을 따라 선택적으로 식각하여 상기 도전성 박막층을 상기 제2 방향에 대하여 서로 분리하는 제2 트렌치 라인 패턴을 형성한다. 상기 제2 트렌치 라인 패턴의 내부를 절연성 물질로 채워서, 상기 활성 영역의 외곽부 상에 정의되는 전도성 플러그 패턴을 형성한다.
상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 소자가 개시된다. 상기 반도체 소자는 기판 상에서 일 방향으로 연장되어 배열되며 소자 분리 영역에 의해 절연되는 활성 영역을 구비한다. 상기 반도체 소자는 상기 활성 영역이 배열되는 상기 일 방향에 대해 사선 방향인 제1 방향을 따라 상기 활성 영역을 가로지르는 비트 라인을 포함한다. 또한, 상기 반도체 소자는 상기 비트 라인의 격리 절연층에 의해서 상기 제1 방향에 대하여 서로 절연되며 적어도 상기 활성 영역의 일부분 상에 배치되는 전도성 플러그 패턴을 포함한다. 이때, 상기 전도성 플러그 패턴은 상기 제1 방향과 수직인 제2 방향을 따라 상기 기판 상에 배열되는 플러그 절연 패턴에 의하여 상기 제2 방향에 대해 서로 절연된다.
본 출원의 일 실시 예에 따르면, 전도성 박막층을 형성하고, 상기 전도성 박막층을 제1 방향 및 제2 방향으로 식각하여 전도성 플러그 패턴을 형성한다. 이에 대비하여, 종래의 경우에는, 먼저, 층간 절연막을 형성하고, 상기 층간 절연막을 식각하여 컨택 패턴을 형성한다. 그리고, 상기 컨택 패턴의 내부를 전도층으로 채움으로써 전도성 플러그 패턴을 형성한다. 본 출원의 일 실시 예에 따르는 제조 방법에 의하면, 상술한 종래의 방법에 비하여, 상기 전도성 플러그 패턴의 내부에 보이드(void)나 심(seam)이 형성되는 것을 방지할 수 있다. 또한, 상기 전도성 플러그 패턴의 상단부의 폭보다 하단부의 폭이 넓도록 형성할 수 있어 하부의 활성 영역과의 전기적 접촉 영역을 충분하게 확보할 수 있다.
그리고, 일 실시 예에 따르면, 상기 전도성 플러그 패턴을 도핑된 실리콘층 상에 금속층이 적층되는 다층 구조로 형성할 수 있어, 종래의 도핑된 실리콘층의 단층 구조보다 전기 전도도와 같은 전기적 특성을 개선할 수 있다. 구체적인 실시 예에서, 도핑된 실리콘층 상에 금속층을 증착하여 적층 구조의 전도성 박막층을 형성한 후에, 상기 전도성 박막층을 패터닝하여 전도성 플러그 패턴을 형성할 수 있다. 이때, 상기 전도성 박막층을 패터닝하기 전에, 상기 도핑된 실리콘층과 상기 금속층 간에 오믹 컨택을 위한 충분한 열처리를 진행할 수 있다. 상술한 방법은 비교예로서, 컨택 패턴의 내부에 도핑된 실리콘층과 금속층의 적층 구조를 형성하고 열처리하는 경우에 비해 상기 열처리 공정의 효율을 증가시킬 수 있어, 결과적으로 상기 전도성 플러그 패턴의 전기전도 특성을 향상시킬 수 있다. 상술한 전도성 플러그 패턴은 6F2 셀 레이아웃 상에서 비트 라인과 격리되며 활성 영역의 양쪽 외곽부에 배치되도록 형성될 수 있다. 이로서, 상기 전도성 플러그 패턴은 디램 소자의 활성 영역과 스토리지 노드 전극을 전기적으로 연결하는 스토리지 노드 컨택 플러그로서 기능할 수 있다.
또한, 본 출원의 실시 예에 따르면, 자기 정렬 컨택(self-aligned contact, SAC) 방법을 이용하는 식각 방법, 컨택 패턴 내부에 전도성 박막층을 채우는 공정 등과 같은 공정 윈도우(process window)가 부족한 종래의 공정 기술을 채용하지 않는다. 따라서, 제조 공정을 종래에 비해 상대적으로 단순화하거나 용이하게 진행할 수 있다. 이에 따라, 디램 소자의 전도성 플러그 패턴을 활성 영역 상에 설계할 때, 종래에 비해 상대적으로 큰 공정 마진을 확보할 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 순서도이다.
도 2 내지 도 10은 본 출원의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다” 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, 활성 영역은 기판에서 트랜지스터 소자의 소스 및 드레인이 형성되는 영역이다. 상기 활성 영역은 각각 장축 및 단축 방향을 가지는 타원형 또는 다각형 형태일 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 순서도이다. 도 1을 참조하면, 먼저, 110 블록에서 소자 분리 영역에 의해 절연되는 활성 영역을 기판 상에 형성한다. 상기 활성 영역은 장축 또는 단축이 기판 상의 일 방향을 따라 연장되도록 배열될 수 있다. 상기 소자 분리 영역은 일 예로서, 공지의 트렌치 소자 분리(Shallow Trench Isolation, STI) 공정에 의해 형성되고, 상기 기판 상에서 상기 활성 영역을 정의할 수 있다.
120 블록에서, 상기 기판 상에 전도성 박막층을 형성한다. 상기 전도성 박막층은 일 예로서, 도핑된 실리콘, 금속 또는 금속질화물을 포함하도록 형성할 수 있다. 상기 전도성 박막층은 일 예로서, 도핑된 실리콘층, 타이타늄층, 타이타늄질화물층, 텅스텐층, 텅스텐질화물층, 탄탈륨증 또는 탄탈륨질화물층에서 선택되는 둘 이상의 박막층의 적층 구조물일 수 있다. 상기 전도성 박막층은 일 예로서, 공지의 증발법, 스퍼터링, 화학기상증착법, 원자층증착법 등을 적용하여 형성할 수 있다.
130 블록에서, 상기 활성 영역이 배열되는 방향과 사선 방향인 제1 방향을 따라 상기 전도성 박막층을 선택적으로 식각하여 제1 트렌치 라인 패턴을 형성한다. 일 예로서, 상기 제1 트렌치 라인 패턴은 반도체 소자의 비트 라인 트렌치 패턴일 수 있다. 일 실시 예로서, 상기 제1 트렌치 라인 패턴은 상기 활성 영역의 중앙부를 가로지르도록 형성될 수 있다.
140 블록에서, 상기 제1 트렌치 라인 패턴 내에 전도성 라인 패턴을 형성한다. 일 예로서, 상기 제1 트렌치 라인 패턴이 비트 라인 트렌치 패턴일 경우, 상기 전도성 라인 패턴은 반도체 소자의 비트 라인일 수 있다. 일 실시 예에 있어서, 먼저, 상기 제1 트렌치 패턴의 측벽 및 바닥면에 격리 절연막을 형성한다. 상기 격리 절연막을 선택적으로 식각하여 상기 활성 영역의 일부분을 노출시키는 컨택 영역을 형성한다. 상기 컨택 영역 및 상기 절연막 상에 타이타늄막 및 타이타늄질화막을 형성한다. 상기 제1 트렌치 패턴의 내부를 텅스텐 막으로 채운다. 상기 텅스텐 막을 식각하여 상기 제1 트렌치 패턴 내부로 리세스한 후에 실링 절연막으로 상기 텅스텐 막의 상부를 채운다. 상기 타이타늄막, 상기 타이타늄질화막 및 상기 텅스텐막은 일 예로서, 공지의 증발법, 스퍼터링, 화학기상증착법, 원자층증착법 등의 공지의 증착법에 의하여 형성될 수 있다.
150 블록에서, 상기 제1 방향에 수직인 제2 방향을 따라 상기 전도성 박막층을 선택적으로 식각하여 제2 트렌치 패턴을 형성한다. 일 실시 예에 있어서, 상기 제2 트렌치 패턴은 상기 제2 방향을 따라 라인 형태로 형성될 수 있다. 상기 제2 트렌치 패턴은 상기 제2 방향에 대하여 상기 전도성 박막층이 서로 절연되도록 분리시킬 수 있다.
160 블록에서, 상기 제2 트렌치 패턴의 내부를 절연성 물질로 채워서, 상기 활성 영역의 일부분 상에 전도성 플러그 패턴을 정의한다. 일 실시 예에 있어서, 상기 전도성 플러그 패턴은 상기 활성 영역의 양쪽 외곽부 상에 위치하도록 형성된다. 또한, 일 실시 예에 있어서, 상기 전도성 플러그 패턴의 상부에는 스토리지 노드 전극이 형성될 수 있으며, 상기 스토리지 노드 전극은 상기 전도성 플러그 패턴을 경유하여 상기 활성 영역의 일부분에 형성되는 트랜지스터의 소스 또는 드레인 영역과 전기적으로 연결될 수 있다.
상술한 일 실시 예의 제조 방법에 따르는 반도체 소자의 제조 방법에 의하면, 전도성 플러그 패턴은 상단부의 폭보다 하단부의 폭이 넓도록 형성될 수 있어 활성 영역과의 전기적 접촉 면적을 증가시킬 수 있다. 또한, 전도성 박막층을 적층하고, 상기 전도성 박막층을 패터닝하여 전도성 플러그 패턴을 형성함으로써, 상기 전도성 플러그 패턴의 내부에 보이드(void) 또는 심(seam)이 형성되는 것을 방지할 수 있다. 비교예로서 종래의 경우, 활성 영역 상에 절연층을 형성하고, 상기 절연층을 식각하여, 상기 활성 영역의 일부분을 노출시키는 절연성 컨택 패턴을 형성하였다. 그리고, 상기 절연성 컨택 패턴의 내부에 전도성 물질층을 증착함으로써 전도성 플러그 패턴을 형성하였다. 이 경우, 선폭 감소화 추세에 따라 협소하게 형성된 절연성 컨택 패턴의 내부에 상기 전도성 물질층이 증착되기 때문에, 상기 전도성 물질층 내부에 상기 보이드 또는 심이 형성될 위험이 있었다.
또한, 본 출원의 일 실시 예에 따르면, 실리콘층과 금속층을 포함하는 적층 구조물을 형성한 후에 상기 적층 구조물을 식각하여 상기 전도성 플러그 패턴을 형성할 수 있다. 따라서, 상기 적층 구조물을 식각하기 전에 상기 실리콘층과 상기 금속층 사이에 오믹 접촉층(ohmic contact)을 형성하기 위한 열처리를 용이하게 진행할 수 있다. 결과적으로, 상기 전도성 플러그 패턴의 전기전도 특성의 향상을 가져올 수 있다. 비교예로서, 상기 절연성 컨택 패턴을 먼저 형성하고, 상기 절연성 컨택 패턴의 내부에 실리콘층과 금속층을 적층하여 전도성 플러그 패턴을 형성하는 경우, 상기 절연성 컨택 패턴 내부에서 상기 실리콘층과 상기 금속층 사이에 오믹 접촉층(ohmic contact)을 형성하기 위한 균일한 열처리가 상대적으로 힘들 수 있다.
이하에서는, 상술한 일 실시 예에 따르는 반도체 소자의 제조 방법을 도면을 이용하여 상술하도록 한다.
도 2 내지 도 10은 본 출원의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 도면이다. 구체적으로, 도 2a 내지 도 10a는 상기 반도체 소자의 제조 방법을 개략적으로 나타내는 평면도이다. 도 2b 내지 도 10b는 도 2a 내지 도 10a에 도시된 평면도의 구조물을 A-A' 라인을 따라 절단한 단면을 나타내는 도면이며, 도 2c 내지 도 10c는 도 2a 내지 도 10a에 도시된 평면도의 구조물을 B-B' 라인을 따라 절단한 단면을 나타내는 도면이다.
도 2a, 2b 및 2c를 참조하면, 소자 분리 영역(220)에 의해 절연되는 활성 영역(230)을 기판(210) 상에 형성한다. 도시된 바와 같이, 활성 영역(230)은 장축 방향이 기판(210) 상의 일 방향을 따라 연장되어 배열될 수 있다. 소자 분리 영역(220)은 일 예로서, 공지의 트렌치 소자 분리(Shallow Trench Isolation, STI) 공정에 의해 형성될 수 있다. 일 실시 예에 있어서, 활성 영역(230)을 정의하도록 기판(210) 내부에 소자 분리 트렌치(222)를 형성하고, 소자 분리 트렌치(222)를 절연막(224)으로 채운다. 상기 절연막(224)은 일 예로서, 산화막, 질화막 또는 산질화막일 수 있다. 몇몇 실시 예들에 있어서는, 소자 분리 트렌치(222)를 절연막(224)으로 채우기 전에, 소자 분리 트렌치(222)의 측면에 라이너(liner) 박막(226)을 추가적으로 형성할 수 있다.
도면을 다시 참조하면, 제2 방향을 따라 활성 영역(230)의 일부분과 교차하는 워드 라인(240)을 형성할 수 있다. 상기 제2 방향은, 도시된 바와 같이, 활성 영역(230)의 장축 방향과 소정의 각으로 경사진 방향일 수 있다. 일 실시 예에 있어서, 워드 라인(240)을 형성하는 방법은 다음과 같다. 먼저, 제2 방향을 따라 기판(210)을 식각하여, 소자 분리 영역(220) 및 활성 영역(230)에 트렌치(232)를 형성한다. 트렌치(232) 내부에 게이트 산화막(미도시)을 형성한다. 그리고, 트렌치(232) 내부를 부분적으로 채우는 게이트 전도층(234)을 형성하고, 게이트 전도층(234)의 상부에 실링 절연층(236)을 형성한다. 실링 절연층(236)은 일 예로서, 산화막, 질화막 또는 산질화막일 수 있다.
도 3a, 3b, 3c를 참조하면, 기판(210) 상에 전도성 박막층(250)을 형성한다. 전도성 박막층(250)은 일 예로서, 도핑된 실리콘, 금속 또는 금속질화물을 포함하도록 형성할 수 있다. 전도성 박막층(250)은 일 예로서, 도핑된 실리콘층 또는 금속층을 포함할 수 있다. 전도성 박막층(250)은 일 예로서, 도핑된 실리콘층과 금속층의 적층구조물일 수 있다. 전도성 박막층(250)의 상기 금속층은 타이타늄층, 타이타늄질화물층, 텅스텐층, 텅스텐질화물층, 탄탈륨층 또는 탄탈륨질화물층에서 선택되는 둘 이상의 박막층일 수 있다. 도시된 일 실시 예를 따르면, 도핑된 실리콘층(252)을 기판(210) 상에 형성한다. 도핑된 실리콘층(252) 상에 타이타늄층(미도시) 및 타이타늄질화물층(미도시)을 형성한다. 상기 타이타늄층 및 타이타늄질화물층 상에 텅스텐층(254)을 형성한다. 기판(210)의 전면에 형성된 도핑된 실리콘층(252), 상기 타이타늄층, 상기 타이타늄질화물층 및 텅스텐층(254)의 적층 구조물에 대하여, 오믹 컨택을 구현하기 위한 열처리를 수행한다. 충분한 열처리를 통하여, 도핑된 실리콘층(252)과 상기 타이타늄층을 반응시켜, 타이타늄실리사이드층의 오믹 컨택층을 형성할 수 있다. 상기 타이타늄층은 또한, 도핑된 실리콘층(252)과 텅스텐층(254) 사이의 접착층 기능을 수행할 수 있으며, 상기 타이타늄질화물층은 텅스텐층(254)과 도핑된 실리콘층(252) 사이에서 확산방지막으로 기능할 수 있다. 전도성 박막층(250)은 일 예로서, 공지의 증발법, 스퍼터링, 화학기상증착법, 원자층증착법 등을 적용하여 증착할 수 있다. 전도성 박막층(250)은 후속하는 공정을 통하여, 활성 영역(230)의 일부분과 접촉하는 플러그 패턴을 구성할 수 있다. 상기 플러그 패턴의 전도층을 상술한 방법에 의하여 적층 구조물로 형성함으로써, 전기전도도와 같은 전기적 특성을 향상시킬 수 있다.
도 4a, 4b 및 4c를 참조하면, 전도성 박막층(250)을 제1 방향을 따라 선택적으로 식각하여 비트 라인 트렌치 패턴(260)을 형성한다. 도시된 바와 같이, 상기 제1 방향은 활성 영역(230)의 장축이 배열되는 방향과 사선 방향이다. 비트 라인 트렌치 패턴(260)은 활성 영역(230)의 중앙부를 가로지르도록 라인 형태로 형성될 수 있다. 비트 라인 트렌치 패턴(260)은 반도체 소자의 비트 라인과 연결될 활성 영역(230)의 일부분을 노출시킬 수 있다.
도 5a, 5b 및 5c를 참조하면, 비트 라인 트렌치 패턴(260)이 형성된 기판(210) 상에 격리 절연막(270)을 형성한다. 격리 절연막(270)은 비트 라인 트렌치 패턴(260) 내의 측벽 및 바닥면 상에 형성될 수 있다. 격리 절연막(270)은 일 예로서, 질화막, 산화막 또는 질화산화막으로 이루어질 수 있다. 격리 절연막(279)은 일 예로서, 약 80Å 내지 약 150Å 의 두께를 가지도록 형성할 수 있다. 일 실시 예에 의하면, 격리 절연막(270)은 약 650℃ 내지 710℃에서 진행되는 화학 기상 증착법에 의하여 증착되는 질화막일 수 있다. 다르게는 격리 절연막(270)은 약 100℃ 내외에서 진행되는 원자층 증착법에 의하여 증착되는 산화막일 수 있다.
도 6a, 6b 및 6c를 참조하면, 비트 라인 컨택 마스크(미도시)를 사용하여 격리 절연막(270)을 선택적으로 식각하여, 활성 영역(230)의 일부분을 노출하는 비트 라인 컨택 영역(274)을 형성한다. 일 실시 예에 의하면, 먼저, 기판(210) 상에 레지스트박막을 도포하고, 상기 비트 라인 컨택 마스크를 사용하여 포토리소그래피 공정을 수행하여 상기 레지스트박막을 패터닝함으로써 레지스트 패턴(272)을 형성한다. 레지스트 패턴(272)은 일 예로서, 홀 타입의 컨택 패턴일 수 있다. 레지스트 패턴(272)을 이용하여, 비트 라인 트렌치 패턴(260) 바닥면의 격리 절연막(270)을 식각함으로써, 활성 영역(230)의 일부분을 노출시킬 수 있다. 결과로서, 비트 라인 컨택 영역(274)을 형성할 수 있다. 상기 격리 절연막(270)의 식각은 플라즈마를 이용하는 비등방성 건식 식각법에 의해 수행될 수 있다.
도 7a, 7b 및 7c를 참조하면, 격리 절연막(270)이 측벽 또는 바닥면에 형성된 비트 라인 트렌치 패턴(260) 내부에 금속층(280)을 형성한다. 상술한 공정에 의해, 비트 라인 트렌치 패턴(260)의 비트 라인 컨택 영역(274)이 형성된 부분에는, 노출된 활성 영역(230)의 일부분 및 격리 절연막(270) 상에 금속층(280)이 형성될 수 있다. 동시에, 비트 라인 컨택 영역(274)이 형성되지 않은 부분에는, 격리 절연막(270) 상에 금속층(280)이 형성될 수 있다.
일 실시 예에 있어서, 금속층(280)의 형성 단계는, 먼저, 타이타늄막 및 타이타늄질화막(미도시)을 비트 라인 트렌치 패턴(260)의 측벽 및 바닥면에 형성한다. 상기 타이타늄막 및 상기 타이타늄질화막 상에 텅스텐막을 형성하여, 비트 라인 트렌치 패턴(260)을 채운다. 상기 타이타늄막, 상기 타이타늄질화막 및 상기 텅스텐막은 일 예로서, 화학기상증착법, 스퍼터링법, 원자층증착법, 증발법 등의 공지의 증착법에 의하여 형성될 수 있다. 추가적으로, 상기 형성된 텅스텐막에 대하여 평탄화 공정을 진행하여, 비트 라인 트렌치 패턴(260) 외부의 상기 텅스텐막을 제거할 수 있다.
도 8a, 8b 및 8c를 참조하면, 상기 텅스텐 막을 식각하여 비트 라인 트렌치 패턴(260) 내부로 리세스한 후에 실링 절연막(282)으로 상기 텅스텐 막의 상부를 채운다. 상기 리세스 공정은 일 예로서, 공지의 에치백 식각 공정을 적용할 수 있다. 상기 실링 절연막(282)는 일 예로서, 질화막, 산화막 또는 질화산화막으로 이루어질 수 있다. 상기 실링 절연막(282)은 일 예로서, 격리 절연막(270)과 실질적으로 동일한 물질로 제조될 수 있다.
도 9a, 9b 및 9c를 참조하면, 제1 방향에 수직인 제2 방향을 따라 전도성 박막층(250)을 선택적으로 식각하여 플러그 트렌치 패턴(290)을 형성한다. 일 실시 예에 있어서, 플러그 트렌치 패턴(290)은 상기 제2 방향을 따라 라인 형태로 형성될 수 있다. 플러그 트렌치 패턴(290)은 제2 방향에 대하여 전도성 박막층(250)을 서로 절연되도록 분리시킬 수 있다. 도면을 다시 참조하면, 상기 플러그 트렌치 패턴(290)은 전도성 박막층(250)의 구조물이 활성 영역(230)의 양쪽 외곽부 상에 위치하도록 패터닝될 수 있다. 일 실시 예에 있어서, 전도성 박막층(250)의 식각은 플라즈마를 이용하는 비등방성 건식 식각 공정을 적용할 수 있다. 이때, 플러그 트렌치 패턴(290)의 상단부의 컨택폭(C1)이 하단부의 컨택폭(C2)보다 크도록 형성될 수 있다. 이와 같은 플러그 트렌치 패턴(290)의 단면 프로파일은 상기 전도성 박막층(250)의 식각 공정시 반응 가스 종류, 공정 압력, 플라즈마 조건 등과 같은 공정 조건을 조절함으로써 획득할 수 있다.
도 10a, 10b 및 10c를 참조하면, 플러그 트렌치 패턴(290)의 내부를 절연성 물질(295)로 채워서, 활성 영역(230)의 일부분 상에 형성되는 전도성 플러그 패턴(250a)을 정의한다. 일 실시 예에 있어서, 절연성 물질(295)는 일 예로서, 산화물, 질화물 또는 산질화물일 수 있다. 플러그 트렌치 패턴(290)의 내부를 절연성 물질(295)로 채운 후에, 절연성 물질(295) 또는 하부의 실링 절연막(282)를 식각하여 전도성 박막층(250)의 표면을 노출시킨다. 이로서, 인접하는 비트 라인의 격리 절연막(270) 및 절연성 물질(295)에 의해 정의되는 전도성 플러그 패턴(250a)가 형성된다. 전도성 플러그 패턴(250a)은 활성 영역(230)의 양쪽 외곽부 상에 위치하도록 형성될 수 있다. 전도성 플러그 패턴(250a)은 상단부의 폭(W1)보다 하단부의 폭(W2)이 넓을 수 있다. 이러한 전도성 플러그 패턴(250a)의 단면 프로파일은 상술한 바와 같이 플러그 트렌치 패턴(290)을 형성할 때 플러그 트렌치 패턴(290)의 상단부의 컨택 크기(C1)가 하단부의 컨택 크기(C2)보다 크도록 전도성 박막층(250)을 식각하는 것에 기인할 수 있다.
도 11a, 11b 및 11c를 참조하면, 전도성 플러그 패턴(250a)의 상부에 스토리지노드 전극(310)을 형성할 수 있다. 스토리지노드 전극(310)은 전도성 플러그 패턴(250a)과 연결되고, 결과적으로 활성 영역(230)의 일부분에 형성되는 트랜지스터의 소스 또는 드레인 영역과 전기적으로 연결될 수 있다. 도시된 바와 같이, 스토리지노드 전극(310)은 실린더 형태로 형성될 수 있다.
상술한 바와 같이, 본 출원의 일 실시 예에 따르는 반도체 소자의 제조 방법에 의하면, 전도성 박막층을 형성하고, 상기 전도성 박막층을 제1 방향 및 제2 방향으로 식각하여 전도성 플러그 패턴을 형성한다. 이로서, 종래의 방법에 의하여 전도성 플러그 패턴을 형성할 때, 내부에 형성될 수 있는 보이드(void)나 심(seam)을 방지할 수 있다. 또한, 상기 전도성 플러그 패턴의 상단부의 폭보다 하단부의 폭이 넓도록 형성할 수 있어 하부의 활성 영역과의 전기적 접촉 영역을 충분하게 확보할 수 있다.
그리고, 일 실시 예에 따르면, 상기 전도성 플러그 패턴을 도핑된 실리콘층 상에 금속층이 적층되는 다층 구조로서 형성할 수 있어, 종래의 도핑된 실리콘층의 단층 구조보다 전기 전도도와 같은 전기적 특성을 개선할 수 있다. 구체적인 실시 예에서, 도핑된 실리콘층 상에 금속층을 증착하여 적층 구조의 전도성 박막층을 형성한 후에, 상기 전도성 박막층을 패터닝하여 전도성 플러그 패턴을 형성할 수 있다. 아울러, 본 출원의 실시예를 따르면, 상기 전도성 박막층을 패터닝하기 전에, 상기 도핑된 실리콘층과 상기 금속층 간에 오믹 컨택을 위한 충분한 열처리를 진행할 수 있다. 상술한 방법은 비교예로서, 컨택 패턴의 내부에 도핑된 실리콘층과 금속층의 적층 구조를 형성하고 열처리하는 경우에 비해 상기 열처리 공정의 효율을 증가시킬 수 있어, 결과적으로 상기 전도성 플러그 패턴의 전기전도 특성을 향상시킬 수 있다.
상술한 전도성 플러그 패턴은 6F2 셀 레이아웃 상에서 비트 라인과 격리되며 활성 영역의 양쪽 외곽부에 배치되도록 형성될 수 있다. 이로서, 상기 전도성 플러그 패턴은 디램 소자의 활성 영역과 스토리지 노드 전극을 전기적으로 연결하는 스토리지 노드 컨택 플러그에 용이하게 적용시킬 수 있다.
또한, 본 출원의 실시 예에 따르면, 자기 정렬 컨택(self-aligned contact, SAC) 방법을 이용하는 식각 방법, 컨택 패턴 내부에 전도성 박막층을 채우는 공정 등과 같은 공정 윈도우(process window)가 부족한 종래의 공정 기술을 채용하지 않을 수 있다. 따라서, 제조 공정을 종래에 비해 상대적으로 단순화하거나 용이하게 진행할 수 있다. 이에 따라, 디램 소자의 전도성 플러그 패턴을 활성 영역 상에 설계할 때, 종래에 비해 상대적으로 큰 공정 마진을 확보할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
210: 기판, 220: 소자 분리 영역, 222: 소자 분리 트렌치, 224: 절연막, 226: 라이너 박막, 230: 활성 영역, 232: 트렌치, 234: 게이트 전도층, 236: 실링 절연층, 240: 워드 라인,
250: 전도성 박막층, 252: 도핑된 실리콘층, 254: 텅스텐층, 260: 비트 라인 트렌치 패턴, 270: 격리 절연막, 272: 레지스트 패턴, 274: 비트 라인 컨택 영역, 280: 금속층, 282: 실링 절연막, 290: 플러그 트렌치 패턴, 295: 절연성 물질, 310 스토리지노드 전극.

Claims (20)

  1. 소자 분리 영역에 의해 절연되며 일 방향을 따라 연장되어 배열되는 활성 영역을 기판 상에 형성하는 단계;
    상기 기판 상에 전도성 박막층을 형성하는 단계;
    상기 활성 영역이 연장되어 배열되는 상기 일 방향과 사선 방향인 제1 방향을 따라 상기 전도성 박막층을 선택적으로 식각하여 비트 라인 트렌치 패턴을 형성하는 단계;
    상기 비트 라인 트렌치 패턴 내에 격리 절연층 및 비트 라인 전도층을 포함하는 비트 라인을 형성하는 단계;
    상기 전도성 박막층을 상기 제1 방향에 수직인 제2 방향을 따라 선택적으로 식각하여 상기 전도성 박막층을 서로 분리하는 플러그 트렌치 패턴을 형성하는 단계; 및
    상기 플러그 트렌치 패턴의 내부를 절연성 물질로 채워서 상기 활성 영역의 일부분 상에 전도성 플러그 패턴을 정의하는 단계를 포함하는
    반도체 소자의 제조 방법.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제1 항에 있어서,
    상기 기판 상에 상기 전도성 박막층을 형성하기 전에,
    상기 제2 방향을 따라 상기 활성 영역과 교차하는 워드 라인을 상기 기판에 형성하는 단계를 추가적으로 포함하는
    반도체 소자의 제조 방법.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제1 항에 있어서,
    상기 전도성 박막층은
    도핑된 실리콘층, 타이타늄층, 타이타늄질화물층, 텅스텐층, 텅스텐질화물층, 탄탈륨층, 탄탈륨질화막층으로 이루어진 그룹에서 선택되는 적어도 하나 이상을 포함하는 적층 구조물인
    반도체 소자의 제조 방법.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제1 항에 있어서,
    상기 기판 상에 상기 전도성 박막층을 형성하는 단계는
    상기 기판 상에 도핑된 실리콘층을 형성하는 단계;
    상기 도핑된 실리콘층 상에 타이타늄층 및 타이타늄질화물층을 형성하는 단계;
    성가 타이타늄질화물층 상에 텅스텐층을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제1 항에 있어서,
    상기 비트 라인을 형성하는 단계는
    상기 비트 라인 트렌치 패턴의 측벽 및 바닥면에 격리 절연막을 형성하는 단계;
    비트 라인 컨택 마스크를 사용하여 상기 격리 절연막을 선택적으로 식각함으로써 상기 활성 영역의 일부분을 노출시키는 비트 라인 컨택 영역을 형성하는 단계;
    상기 비트 라인 컨택 영역 및 상기 격리 절연막 상에 타이타늄막 및 타이타늄질화막을 형성하는 단계;
    상기 비트 라인 트렌치 패턴 내부를 텅스텐 막으로 채우는 단계;
    상기 텅스텐 막을 식각하여 상기 비트 라인 트렌치 패턴 내부로 리세스한 후에 실링 절연막으로 상기 텅스텐 막의 상부를 채우는 단계를 포함하는
    반도체 소자의 제조 방법.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제5 항에 있어서,
    상기 격리 절연막은 실리콘 산화물막, 실리콘 질화물막 및 실리콘 산질화물막에서 선택되는 적어도 하나를 포함하는
    반도체 소자의 제조 방법.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제1 항에 있어서,
    상기 플러그 트렌치 패턴을 형성하는 단계는
    상기 전도성 박막층의 구조물이 상기 활성 영역의 양쪽 외곽부 상에 위치하도록 상기 전도성 박막층을 패터닝하는 단계를 포함하는
    반도체 소자의 제조 방법.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제1 항에 있어서,
    상기 전도성 플러그 패턴은 상단부의 폭보다 하단부의 폭이 넓도록 형성되는
    반도체 소자의 제조 방법.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제1 항에 있어서,
    상기 전도성 플러그 패턴의 상부에 스토리지 노드 전극을 형성하는 단계를 추가적으로 포함하는
    반도체 소자의 제조 방법.
  10. 소자 분리 영역에 의해 절연되며 일 방향을 따라 연장되어 배열되는 활성 영역을 기판 상에 형성하는 단계;
    상기 기판 상에 도핑된 실리콘층 및 금속층을 포함하는 다층 구조의 전도성 박막층을 형성하는 단계;
    상기 활성 영역이 연장되어 배열되는 상기 일 방향과 사선 방향인 제1 방향을 따라 상기 전도성 박막층을 선택적으로 식각하여 상기 활성 영역의 중앙부를 가로지르는 제1 트렌치 라인 패턴을 형성하는 단계;
    상기 제1 트렌치 라인 패턴 내부에 상기 전도성 박막층과의 절연을 위한 격리 절연층을 포함하는 전도성 라인 패턴을 형성하는 단계;
    상기 전도성 박막층을 상기 제1 방향에 수직인 제2 방향을 따라 선택적으로 식각하여 상기 전도성 박막층을 상기 제2 방향에 대하여 서로 분리하는 제2 트렌치 라인 패턴을 형성하는 단계; 및
    상기 제2 트렌치 라인 패턴의 내부를 절연성 물질로 채워서, 상기 활성 영역의 외곽부 상에 정의되는 전도성 플러그 패턴을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제10 항에 있어서,
    상기 다층 구조의 전도성 박막층을 형성하는 단계는
    상기 기판 상에 도핑된 실리콘층을 형성하는 단계;
    상기 도핑된 실리콘층 상에 타이타늄층 및 타이타늄질화물층을 형성하는 단계;
    성가 타이타늄질화물층 상에 텅스텐층을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제10 항에 있어서,
    상기 격리 절연층을 포함하는 전도성 라인 패턴을 형성하는 단계는
    상기 제1 트렌치 라인 패턴의 측벽 및 바닥면에 격리 절연막을 형성하는 단계;
    상기 제1 트렌치 라인 패턴 내의 상기 격리 절연막을 선택적으로 식각하여 상기 활성 영역의 일부분을 노출시키는 컨택 영역을 노출시키는 단계;
    상기 컨택 영역 및 상기 격리 절연막 상에 타이타늄막 및 타이타늄질화막을 형성하는 단계;
    상기 제1 트렌치 라인 패턴의 내부를 텅스텐 막으로 채우는 단계;
    상기 텅스텐 막을 식각하여 상기 제1 트렌치 라인 패턴의 내부로 리세스한 후에 실링 절연막으로 상기 텅스텐 막의 상부를 채우는 단계를 포함하는
    반도체 소자의 제조 방법.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제10 항에 있어서,
    상기 기판 상에 상기 전도성 박막층을 형성하기 전에,
    상기 제2 방향을 따라 상기 활성 영역과 교차하는 전도성 라인 패턴을 상기 기판 상에 형성하는 단계를 추가적으로 포함하는
    반도체 소자의 제조 방법.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제10 항에 있어서,
    상기 전도성 플러그 패턴은 상단부의 폭보다 하단부의 폭이 넓도록 형성하는
    반도체 소자의 제조 방법.
  15. 기판 상에서 일 방향으로 연장되어 배열되며 소자 분리 영역에 의해 절연되는 활성 영역;
    상기 활성 영역이 배열되는 상기 일 방향에 대해 사선 방향인 제1 방향을 따라 상기 활성 영역을 가로지르는 비트 라인; 및
    상기 비트 라인의 격리 절연층에 의해서 상기 제1 방향에 대하여 서로 절연되며 적어도 상기 활성 영역의 일부분 상에 배치되는 전도성 플러그 패턴을 포함하고,
    상기 전도성 플러그 패턴은 상기 제1 방향과 수직인 제2 방향을 따라 상기 기판 상에 배열되는 플러그 절연 패턴에 의하여 상기 제2 방향에 대해 서로 절연되며,
    상기 비트 라인은 상기 활성 영역을 노출시키는 비트 라인 트렌치 패턴의 내부에 배치되어 상기 활성 영역과 직접 접촉하며,
    상기 격리 절연층은 상기 비트 라인 트렌치 패턴의 측벽에 배치되어 상기 전도성 플러그 패턴과 접촉하도록 배치됨으로써, 상기 격리 절연층에 의해 상기 비트 라인과 상기 전도성 플러그 패턴이 전기적으로 절연되는
    반도체 소자.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제15 항에 있어서,
    상기 전도성 플러그 패턴은 하단 폭이 상단 폭보다 넓은 반도체 소자.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제15 항에 있어서,
    상기 전도성 플러그 패턴은
    도핑된 실리콘층, 타이타늄층, 타이타늄질화물층, 텅스텐층, 텅스텐질화물층, 탄탈륨층, 탄탈륨질화막층으로 이루어진 그룹에서 선택되는 적어도 하나 이상을 포함하는 적층 구조물인
    반도체 소자.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제15 항에 있어서,
    상기 전도성 플러그 패턴은
    상기 기판 상에 순차적으로 배치되는 도핑된 실리콘층, 타이타늄층, 타이타늄질화물층 및 텅스텐층을 포함하는
    반도체 소자.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제15 항에 있어서,
    상기 비트 라인은
    비트 라인 전도층;
    상기 비트 라인 전도층의 측면부와 하면부를 둘러싸는 상기 격리 절연층; 및
    상기 비트 라인 전도층의 상면에 배치되는 실링 절연층을 포함하는
    반도체 소자.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제15 항에 있어서,
    상기 전도성 플러그 패턴은 상기 활성 영역의 양쪽 외곽부 상에 정의되는
    반도체 소자.



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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101851727B1 (ko) * 2011-12-16 2018-06-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101979901B1 (ko) * 2012-12-05 2019-08-28 삼성전자주식회사 반도체 소자의 제조 방법
KR102019375B1 (ko) * 2013-03-05 2019-09-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20140148070A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 제조 방법
KR102057073B1 (ko) * 2013-07-26 2019-12-18 에스케이하이닉스 주식회사 트렌치 내부에 배치되는 비트라인 구조물을 구비하는 반도체 소자, 이를 포함하는 패키지, 모듈 및 시스템
EP3185039B1 (en) * 2015-12-23 2021-09-08 STMicroelectronics (Research & Development) Limited Apparatus and method for range detection and communication
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
CN109256382B (zh) 2017-07-12 2021-06-22 华邦电子股份有限公司 动态随机存取存储器及其制造方法
CN109935588B (zh) 2017-12-18 2020-12-29 联华电子股份有限公司 存储器及其制作方法
CN110875318B (zh) * 2018-09-04 2024-05-21 长鑫存储技术有限公司 存储器及其形成方法
US11107820B2 (en) * 2019-09-13 2021-08-31 Nanya Technology Corporation Semiconductor device and method for fabricating the same
EP4140589A4 (en) * 2021-03-12 2023-05-10 BOE Technology Group Co., Ltd. MICROFLUIDIC SUBSTRATE AND MICROFLUIDIC CHIP AND METHOD OF MANUFACTURE THEREOF

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843716B1 (ko) * 2007-05-18 2008-07-04 삼성전자주식회사 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968420B1 (ko) 2003-06-23 2010-07-07 주식회사 하이닉스반도체 텅스텐/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐오염 제거방법
KR20060135292A (ko) 2005-06-24 2006-12-29 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택 형성 방법
KR101076881B1 (ko) 2008-12-26 2011-10-25 주식회사 하이닉스반도체 반도체 소자의 배선 및 형성 방법
KR20110024494A (ko) 2009-09-02 2011-03-09 주식회사 하이닉스반도체 이중 홀형 스토리지노드콘택홀을 이용한 반도체장치 제조 방법
KR20110078115A (ko) 2009-12-30 2011-07-07 주식회사 하이닉스반도체 다마신 비트라인 제조 방법 및 그를 이용한 반도체장치 제조 방법
KR101186067B1 (ko) * 2010-08-02 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843716B1 (ko) * 2007-05-18 2008-07-04 삼성전자주식회사 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자

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