WO2023130572A1 - 存储器及其形成方法 - Google Patents

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WO2023130572A1
WO2023130572A1 PCT/CN2022/080844 CN2022080844W WO2023130572A1 WO 2023130572 A1 WO2023130572 A1 WO 2023130572A1 CN 2022080844 W CN2022080844 W CN 2022080844W WO 2023130572 A1 WO2023130572 A1 WO 2023130572A1
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layer
bit line
sub
isolation layer
top surface
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PCT/CN2022/080844
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English (en)
French (fr)
Inventor
吴公一
徐亚超
杨校宇
Original Assignee
长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the technical field of semiconductor manufacturing, and in particular to a memory and a method for forming the same.
  • Dynamic random access memory is a semiconductor device commonly used in electronic equipment such as computers. It is composed of a plurality of storage units, and each storage unit usually includes a transistor and a capacitor. The gate of the transistor is electrically connected to the word line, the source is electrically connected to the bit line, and the drain is electrically connected to the capacitor. The word line voltage on the word line can control the opening and closing of the transistor, so that the stored data can be read through the bit line. Data information in the capacitor, or write data information into the capacitor.
  • DRAM Dynamic Random Access Memory
  • a capacitive contact node (Node Contact, NC) is adjacent to a bit line (Bit Line, BL). Due to the limitation of the manufacturing process, a short circuit is likely to occur between the capacitor contact node and the bit line, thereby reducing the yield rate of the memory, and even leading to failure of the memory in severe cases.
  • Some embodiments of the present disclosure provide a memory and a method for forming the same, which are used to solve the problem that the capacitor contact node and the bit line are prone to short circuit, so as to improve the yield of the memory.
  • the present disclosure provides a method for forming a memory, including the following steps: forming a base, the base includes a substrate, the substrate includes a bit line structure, and adjacent to the bit line structure Capacitive contact layer, the bit line structure includes a bit line, a bit line cover layer located on the top surface of the bit line, and a bit line covering the side wall of the bit line and part of the side wall of the bit line cover layer an isolation layer, the capacitive contact layer covers part of the sidewall of the bit line isolation layer;
  • the bit line isolation layer is etched using the stop layer as an etch stop layer to form an air gap in the bit line isolation layer.
  • the specific steps of forming the substrate include:
  • the substrate including a bit line contact area and a capacitor contact area adjacent to the bit line contact area;
  • bit line structure comprising a bit line in contact with the bit line contact region, a bit line capping layer located on the top surface of the bit line, and a bit line capping layer covering the bit line sidewalls of the bitline and the bitline isolation layer of the sidewall of the bitline;
  • the capacitive contact layer in contact with the capacitive contact region on the substrate, covers part of the sidewall of the bit line isolation layer, and the top surface of the capacitive contact layer is located on the bit line below the top surface of the isolation layer.
  • the bit line isolation layer includes a first sub-isolation layer covering the sidewalls of the bit line cap layer and the bit line, a second sub-isolation layer covering the first sub-isolation layer.
  • the isolation layer, and the third sub-isolation layer covering the second sub-isolation layer; the specific steps of forming a stop layer covering at least the sidewall of the bit line isolation layer include:
  • a stopper layer is formed covering the sidewall of the first sub-isolation layer, the top surface of the second sub-isolation layer, the top surface and the sidewall of the third sub-isolation layer.
  • the specific steps of forming a stop layer covering the sidewall of the first sub-isolation layer, the top surface of the second sub-isolation layer, the top surface and the sidewall of the third sub-isolation layer include :
  • the barrier layer and the stop layer covering the top surface of the bit line capping layer, the top surface of the first sub-isolation layer, and the top surface of the capacitor contact layer are removed.
  • the specific steps of forming a capacitive transfer layer covering the top surface of the capacitive contact layer include:
  • the specific steps of etching the conductive material layer include:
  • the specific steps of forming an air gap in the bit line isolation layer include:
  • the second sub-isolation layer is etched along the opening by using the stop layer as an etching stop layer to form an air gap between the first sub-isolation layer and the third sub-isolation layer.
  • an etch selectivity ratio between the stop layer and the second sub-isolation layer is greater than 100.
  • the stop layer has a thickness of 0.1 nm ⁇ 10 nm.
  • the present disclosure also provides a memory, including:
  • a base includes a substrate, the substrate includes a bit line structure, and a capacitive contact layer adjacent to the bit line structure, the bit line structure includes a bit line, a top surface of the bit line a bit line cover layer, and a bit line isolation layer covering the side walls of the bit line and part of the side walls of the bit line cover layer, and the capacitor contact layer covers part of the side walls of the bit line isolation layer;
  • the air gap is located between the stopper layer and the bit line isolation layer and extends to the inside of the bit line isolation layer.
  • the bit line isolation layer includes a first sub-isolation layer covering the sidewalls of the bit line cap layer and the bit line, a second sub-isolation layer covering the first sub-isolation layer.
  • An isolation layer, and a third sub-isolation layer covering the second sub-isolation layer, the top surface of the second sub-isolation layer and the top surface of the third sub-isolation layer are lower than the first sub-isolation layer the top surface;
  • the stop layer is continuously distributed between the capacitive transfer layer and the third sub-isolation layer, between the air gap and the capacitive transfer layer, and between the capacitive transfer layer and the first between sub-layers.
  • the air gap includes:
  • the second part communicates with the first part, is located above the second sub-isolation layer, and is distributed between the first sub-isolation layer and the third sub-isolation layer, and the width of the first part is larger than that of the first sub-isolation layer. The width of the second part.
  • an etch selectivity ratio between the stop layer and the second sub-isolation layer is greater than 100.
  • the barrier layer is located between the stop layer and the capacitive transfer layer.
  • the stop layer has a thickness of 0.1 nm ⁇ 10 nm.
  • Some embodiments of the present disclosure provide a memory and a method for forming the same, by forming a stopper layer covering at least the sidewall of the bit line isolation layer, and using the stopper layer as the process of etching the bit line isolation layer to form an air gap.
  • the etch cut-off layer defines the lateral boundary during the etching process, avoiding excessive lateral etching, thereby reducing the probability of short circuit between the capacitance transfer layer and the bit line, and helping to improve the yield of the memory .
  • 2A-2J are schematic cross-sectional schematic diagrams of main processes in the process of forming a memory according to a specific embodiment of the present disclosure
  • FIG. 1 is a flow chart of the method for forming a memory in a specific embodiment of the present disclosure.
  • Figures 2A-2J are main processes in the process of forming a memory in a specific embodiment of the present disclosure. Sectional schematic. As shown in Fig. 1 and Fig. 2A-Fig. 2J, the forming method of the memory includes the following steps:
  • Step S11 forming a base, the base includes a substrate 20, the substrate 20 includes a bit line structure, and a capacitive contact layer 27 adjacent to the bit line structure, the bit line structure includes a bit line, located on The bit line cover layer 24 on the top surface of the bit line, and the bit line isolation layer covering the side walls of the bit line 23 and part of the side walls of the bit line cover layer 24, and the capacitor contact layer 27 covers all Part of the sidewall of the bit line isolation layer is shown in FIG. 2C.
  • the substrate 20 may be, but not limited to, a silicon substrate.
  • the substrate 20 is an example of a silicon substrate for description.
  • the substrate 20 may be a semiconductor substrate such as gallium nitride, gallium arsenide, gallium carbide, silicon carbide, or SOI.
  • the specific steps of forming the substrate include:
  • a substrate 20 is provided, and the substrate 20 includes a bit line contact area and a capacitor contact area adjacent to the bit line contact area;
  • bit line structure is formed on the substrate 20, the bit line structure includes a bit line in contact with the bit line contact area, a bit line capping layer 24 located on the top surface of the bit line, and a bit line covering the bit line the sidewall of the capping layer 24 and the bitline isolation layer of the sidewall of the bitline;
  • a capacitive contact layer 27 is formed on the substrate 20 in contact with the capacitive contact region, the capacitive contact layer 27 covers part of the sidewall of the bit line isolation layer, and the top surface of the capacitive contact layer 27 is located under the top surface of the bit line isolation layer.
  • the substrate 20 has a plurality of active regions arranged in an array, and each of the active regions includes a bit line contact region and a capacitor contact region, for example, the capacitor contact region is located in the opposite sides of the bitline contact area.
  • the specific steps of forming a bit line structure on the substrate 20 include: first, forming a bit line electrically contacting the bit line contact region, the bit line including a bit line contact layer contacting the bit line contact region 21.
  • the diffusion barrier layer 22 located on the top surface of the bit line contact layer 21 ie, the surface of the bit line contact layer 21 facing away from the substrate 20
  • the diffusion barrier layer 22 located on the top surface ie the surface of the bit line contact layer 21
  • the diffusion barrier layer 22 faces away from the bit line conductive layer 23 on the surface of the substrate 20 ).
  • the bit line capping layer 24 covering the top surface of the bit line is formed.
  • a bit line isolation layer covering the side walls of the bit line capping layer 24 and the side walls of the bit lines is formed.
  • the bit line isolation layer can be a single-layer structure or a multi-layer structure.
  • the material of the bit line contact layer 21 can be doped polysilicon
  • the material of the diffusion barrier layer 22 can be but not limited to TiN
  • the material of the bit line conductive layer 23 can be a metal material (such as metal tungsten).
  • the material of the bit line capping layer 24 may be a nitride material (such as silicon nitride).
  • a capacitive contact material 26 is deposited to fill the gaps between adjacent bit line structures and cover the top surfaces of the bit line structures, as shown in FIG. 2A .
  • the capacitive contact material 26 is etched back to form a capacitive contact layer 27 in electrical contact with the capacitive contact region, and the top surface of the capacitive contact layer 27 is located below the top surface of the bit line structure, as shown in FIG. 2B.
  • the top surface of the bit line isolation layer is flush with the top surface of the bit line capping layer.
  • the top surface mentioned in this specific embodiment refers to the surface away from the substrate 20 , and the multiple in this specific embodiment refers to two or more.
  • Step S12 forming a stop layer 28 covering at least the sidewall of the bit line isolation layer, as shown in FIG. 2F .
  • the bit line isolation layer includes a first sub-isolation layer 251 covering the sidewalls of the bit line cap layer 24 and the sidewalls of the bit line, and a sub-isolation layer 251 covering the first sub-isolation layer 251.
  • the second sub-isolation layer 252, and the third sub-isolation layer 253 covering the second sub-isolation layer 252; the specific steps of forming the stop layer 28 covering at least the sidewall of the bit line isolation layer include:
  • the stop layer 28 is formed covering the sidewall of the first sub-isolation layer 251 , the top surface of the second sub-isolation layer 252 , the top surface and the sidewall of the third sub-isolation layer 253 .
  • a dry etching process may be used to remove part of the third sub-isolation layer 253, part of the second sub-isolation layer 252 and part of the capacitive contact layer 27, so that the third sub-isolation layer
  • the top surfaces of the layer 253 and the second sub-isolation layer 252 are all located below the top surface of the first sub-isolation layer 251, and the height of the capacitive contact layer 27 is reduced, for example, the capacitive contact layer 27
  • the top surface of the bit line conductive layer 23 is located below the top surface of the bit line conductive layer 23, as shown in FIG. 2C.
  • an insulating material may be deposited on the substrate by atomic layer deposition to form the stop layer 28 covering the surface of the bit line structure and the surface of the capacitive contact layer 27 , as shown in FIG. 2D .
  • Forming the stop layer 28 by atomic layer deposition helps to increase the density of the stop layer 28 , thereby further improving the etching blocking effect of the stop layer 28 .
  • the stop layer 28 is formed to cover the sidewall of the first sub-isolation layer 251, the top surface of the second sub-isolation layer 252, the top surface and the sidewall of the third sub-isolation layer 253.
  • the specific steps include:
  • the material of the barrier layer 29 can be an insulating material such as a nitride material (such as silicon nitride). wire structure; on the other hand, the barrier layer 29 can also prevent the outward diffusion of conductive particles in the capacitive transfer layer.
  • the barrier layer 29 may have a thickness of 1nm-4nm, so as to ensure the isolation and barrier performance while not occupying too much space of the capacitance transfer layer, so as to ensure the stability of the electrical properties of the capacitance transfer layer.
  • Step S13 forming a capacitive transfer layer 31 covering the top surface of the capacitive contact layer 27 , as shown in FIG. 2H .
  • the specific steps of forming the capacitive transfer layer 31 covering the top surface of the capacitive contact layer 27 include:
  • the specific steps of etching the conductive material layer 30 include:
  • Etching the conductive material layer 30, the first sub-isolation layer 251, the second sub-isolation layer 252, the third sub-isolation layer 253, the stop layer 28 and the barrier layer 29 to form exposed The openings of the first sub-isolation layer 251 , the second sub-isolation layer 252 , the third sub-isolation layer 253 , the stop layer 28 , the barrier layer 29 and the bit line cover layer 24 32.
  • a conductive material such as metal tungsten is deposited on the top surface of the capacitive contact layer 27, the surface of the barrier layer 29, and the top surface of the bit line structure to form the conductive material layer 30.
  • the conductive material layer 30 may be etched by a dry etching process, and at the same time, the bit line isolation layer is opened to form an opening 32 as shown in FIG. 2H .
  • the opening 32 isolates the conductive material layer 30 to form a plurality of capacitor transfer layers 31 , and the capacitor transfer layers 31 are in electrical contact with the capacitor contact layer 27 .
  • the second sub-isolation layer 252 is exposed, so as to facilitate subsequent removal of the second sub-isolation layer 252 .
  • Step S14 using the stop layer 28 as an etch stop layer to etch the bit line isolation layer to form an air gap 33 in the bit line isolation layer, as shown in FIG. 2I .
  • the specific steps of forming an air gap in the bit line isolation layer include:
  • the second sub-isolation layer 252 is etched along the opening 32 by using the stop layer 28 as an etching stop layer to form a The air gap 33.
  • a part of the second sub-isolation layer 252 may be etched away along the opening 32 by using a wet etching process, so that the first sub-isolation layer 251 and the The air gap 33 is formed between the third sub-isolation layers 253 .
  • the amount of lateral etching on the upper part of the bit line isolation layer will be greater than the lateral etching amount on the lower part of the bit line isolation layer, so that the formed
  • the width of the top of the air gap 33 is greater than the width of the bottom of the air gap.
  • the stop layer 28 acts as an etch stop layer, which can avoid too much etching in the lateral direction (that is, the direction parallel to the top surface of the substrate 20), thereby reducing the contact between the capacitance transfer layer 31 and the The probability of a short circuit between the bit lines.
  • the material of the stop layer 28 should correspond to the etchant used in the process of etching the second sub-isolation layer 252 (such as HF used in the wet etching process or NF used in the dry etching process). 3 ) It has strong resistance to avoid damaging the stop layer 28 during the process of etching the bit line isolation layer and forming the air gap 33.
  • the etching between the stop layer 28 and the second sub-isolation layer 252 is selectively The ratio is greater than 100.
  • the material of the first sub-isolation layer 251 and the third sub-isolation layer 253 is a nitride material (such as silicon nitride), and the material of the second sub-isolation layer 252 is an oxide material (such as silicon dioxide), the material of the stop layer 28 may be a carbonitride material (such as SiCN or SiBCN).
  • the stop layer 28 has a thickness of 0.1 nm ⁇ 10 nm. In an example, the thickness of the stop layer 28 is 1 nm ⁇ 4 nm, such as 1 nm, 2 nm, 3 nm, or 4 nm.
  • an isolation material is filled into the opening 32 to form a capacitive isolation layer 34 at least filling the opening 32 for electrically isolating the adjacent capacitive transfer layer 31 .
  • FIG. 3 is a schematic cross-sectional view of the memory in a specific embodiment of the present disclosure
  • FIG. 4 is an enlarged schematic diagram of the dotted circle in FIG. 3 .
  • the memory provided in this specific embodiment can be formed by using the method for forming a memory as shown in FIG. 1 and FIG. 2A-FIG. 2J. As shown in Figures 2A-2J, Figure 3 and Figure 4, the memory includes:
  • a base the base includes a substrate 20, the substrate 20 includes a bit line structure, and a capacitance contact layer 27 adjacent to the bit line structure, the bit line structure includes a bit line, and is located on the bit line
  • a stop layer 28 covering at least the sidewall of the bit line isolation layer
  • Capacitive transfer layer 31 covering the top surface of the capacitive contact layer 27;
  • the air gap 33 is located between the stop layer 28 and the bit line isolation layer and extends to the inside of the bit line isolation layer.
  • the bit line isolation layer includes a first sub-isolation layer 251 covering the sidewalls of the bit line cap layer 24 and the sidewalls of the bit line, and a sub-isolation layer 251 covering the first sub-isolation layer 251.
  • the second sub-isolation layer 252, and the third sub-isolation layer 253 covering the second sub-isolation layer 252, the top surface of the second sub-isolation layer 252 and the top surface of the third sub-isolation layer 253 are all low on the top surface of the first sub-isolation layer 251;
  • the stop layer 28 is continuously distributed between the capacitance transfer layer 31 and the third sub-isolation layer 253, between the air gap 33 and the capacitance transfer layer 31, and the capacitance transfer layer 31 and the first sub-isolation layer 251.
  • the air gap 33 includes:
  • the first part 331 is located above the third sub-isolation layer 253 and distributed between the stop layer 28 and the first sub-isolation layer 251;
  • the second part 332 communicates with the first part 331, is located above the second sub-isolation layer 252, and is distributed between the first sub-isolation layer 251 and the third sub-isolation layer 253, and the first part 331
  • the width is greater than the width of the second portion 332 .
  • the etch selectivity ratio between the stop layer 28 and the second sub-isolation layer 252 is greater than 100.
  • the barrier layer 29 is located between the stop layer 28 and the capacitive transfer layer 31 .
  • the stop layer has a thickness of 0.1 nm ⁇ 10 nm.
  • the memory and its forming method provided in this specific embodiment form a stop layer covering at least the sidewall of the bit line isolation layer, and use the stop layer as an etch layer during the process of etching the bit line isolation layer to form an air gap.
  • the etch stop layer limits the lateral boundaries during the etching process, avoiding excessive lateral etching, thereby reducing the probability of short circuits between the capacitance transfer layer and the bit line, and helping to improve the yield of the memory.

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Abstract

存储器的形成方法包括如下步骤：形成位线结构和电容接触层，位线结构包括位线、位线盖层和位线隔离层，电容接触层覆盖位线隔离层的部分侧壁；形成覆盖位线隔离层侧壁的停止层；形成覆盖电容接触层顶面的电容转接层；以停止层作为截止层刻蚀位线隔离层，于位线隔离层中形成空气隙。本公开降低了电容转接层与位线之间发生短路的概率。

Description

存储器及其形成方法
相关申请引用说明
本申请要求于2022年01月07日递交的中国专利申请号202210016780.3、申请名为“存储器及其形成方法”的优先权，其全部内容以引用的形式附录于此。
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种存储器及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
在动态随机存储器等存储器结构中，电容接触节点(Node Contact，NC)与位线(Bit Line，BL)相邻。由于制成工艺的限制，导致电容接触节点与位线之间易发生短路，从而降低了存储器的良率，严重时甚至导致存储器的失效。
因此，如何降低电容接触节点与位线之间发生短路的概率，从而改善存储器的良率，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供的存储器及其形成方法，用于解决电容接触节点与位线易发生短路的问题，以改善存储器的良率。
根据一些实施例，本公开提供了一种存储器的形成方法，包括如下步骤：形成基底，所述基底包括衬底，所述衬底上包括位线结构、以及与所述位线结构相邻的电容接触层，所述位线结构包括位线、位于所述位线顶面的位线盖层、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层覆盖所述位线隔离层的部分侧壁；
形成至少覆盖所述位线隔离层的侧壁的停止层；
形成覆盖所述电容接触层的顶面的电容转接层；
以所述停止层作为刻蚀截止层刻蚀所述位线隔离层，于所述位线隔离层中 形成空气隙。
在一些实施例中，形成基底的具体步骤包括：
提供衬底，所述衬底内包括位线接触区和与所述位线接触区相邻的电容接触区；
于所述衬底上形成位线结构，所述位线结构包括与所述位线接触区接触的位线、位于所述位线顶面的位线盖层、以及覆盖所述位线盖层的侧壁和所述位线的侧壁的位线隔离层；
于所述衬底上形成与所述电容接触区接触的电容接触层，所述电容接触层覆盖所述位线隔离层的部分侧壁，且所述电容接触层的顶面位于所述位线隔离层的顶面之下。
在一些实施例中，所述位线隔离层包括覆盖所述位线盖层的侧壁和所述位线的侧壁的第一子隔离层、覆盖所述第一子隔离层的第二子隔离层、以及覆盖所述第二子隔离层的第三子隔离层；形成至少覆盖所述位线隔离层的侧壁的停止层的具体步骤包括：
刻蚀部分的所述第三子隔离层、部分所述第二子隔离层和部分所述电容接触层，暴露所述第一子隔离层并降低所述电容接触层的高度；
形成覆盖所述第一子隔离层的侧壁、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁的停止层。
在一些实施例中，形成覆盖所述第一子隔离层的侧壁、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁的停止层的具体步骤包括：
形成覆盖所述位线盖层的顶面、所述第一子隔离层的侧壁和顶面、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁、以及所述电容接触层的顶面的停止层；
形成覆盖于所述停止层表面的阻挡层；
去除覆盖于所述位线盖层的顶面、所述第一子隔离层的顶面、以及所述电容接触层的顶面的所述阻挡层和所述停止层。
在一些实施例中，形成覆盖所述电容接触层的顶面的电容转接层的具体步骤包括：
形成覆盖所述电容接触层的顶面、所述阻挡层的表面、以及所述位线结构 顶面的导电材料层；
刻蚀所述导电材料层，形成至少暴露所述第二子隔离层的开口，所述开口将所述导电材料层分隔为多个所述电容转接层。
在一些实施例中，刻蚀所述导电材料层的具体步骤包括：
刻蚀所述导电材料层、所述第一子隔离层、所述第二子隔离层、所述第三子隔离层、所述停止层和所述阻挡层，形成暴露所述第一子隔离层、所述第二子隔离层、所述第三子隔离层、所述停止层、所述阻挡层和所述位线盖层的所述开口。
在一些实施例中，于所述位线隔离层中形成空气隙的具体步骤包括：
以所述停止层作为刻蚀截止层、并沿所述开口刻蚀所述第二子隔离层，形成位于所述第一子隔离层和所述第三子隔离层之间的空气隙。
在一些实施例中，所述停止层与所述第二子隔离层之间的刻蚀选择比大于100。
在一些实施例中，所述停止层的厚度为0.1nm～10nm。
根据另一些实施例，本公开还提供了一种存储器，包括：
基底，所述基底包括衬底，所述衬底上包括位线结构、以及与所述位线结构相邻的电容接触层，所述位线结构包括位线、位于所述位线顶面的位线盖层、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层覆盖所述位线隔离层的部分侧壁；
停止层，至少覆盖所述位线隔离层的侧壁；
电容转接层，覆盖所述电容接触层的顶面；
空气隙，位于所述停止层和所述位线隔离层之间并延伸至所述位线隔离层内部。
在一些实施例中，所述位线隔离层包括覆盖所述位线盖层的侧壁和所述位线的侧壁的第一子隔离层、覆盖所述第一子隔离层的第二子隔离层、以及覆盖所述第二子隔离层的第三子隔离层，所述第二子隔离层的顶面和所述第三子隔离层的顶面均低于所述第一子隔离层的顶面；
所述停止层连续分布于所述电容转接层与所述第三子隔离层之间、所述空气隙与所述电容转接层之间、以及所述电容转接层与所述第一子隔离层之间。
在一些实施例中，所述空气隙包括：
第一部分，位于所述第三子隔离层上方、且分布于所述停止层和所述第一子隔离层之间；
第二部分，与所述第一部分连通，位于所述第二子隔离层上方、且分布于所述第一子隔离层和第三子隔离层之间，所述第一部分的宽度大于所述第二部分的宽度。
在一些实施例中，所述停止层与所述第二子隔离层之间的刻蚀选择比大于100。
在一些实施例中，还包括：
阻挡层，位于所述停止层与所述电容转接层之间。
在一些实施例中，所述停止层的厚度为0.1nm～10nm。
本公开一些实施例提供的存储器及其形成方法，通过形成至少覆盖所述位线隔离层的侧壁的停止层，并在刻蚀位线隔离层形成空气隙的过程中以所述停止层作为刻蚀截止层，对刻蚀过程中的横向边界进行了限定，避免了过多的横向蚀刻，从而降低了电容转接层与位线之间发生短路的概率，有助于改善存储器的良率。
附图说明
附图1是本公开具体实施方式中存储器的形成方法流程图；
附图2A-2J是本公开具体实施方式在形成存储器的过程中主要的工艺截面示意图；
附图3是本公开具体实施方式中存储器的截面示意图；
附图4是附图3虚线圈中的放大示意图。
具体实施方式
下面结合附图对本公开提供的存储器及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种存储器的形成方法，附图1是本公开具体实施方式中存储器的形成方法流程图，附图2A-2J是本公开具体实施方式在形成存储器的过程中主要的工艺截面示意图。如图1、图2A-图2J所示，所述存储器的形成方法，包括如下步骤：
步骤S11，形成基底，所述基底包括衬底20，所述衬底20上包括位线结构、以及与所述位线结构相邻的电容接触层27，所述位线结构包括位线、位于所述位线顶面的位线盖层24、以及覆盖于所述位线23的侧壁和部分所述位线盖层24的侧壁的位线隔离层，所述电容接触层27覆盖所述位线隔离层的部分侧壁，如图2C所示。
具体来说，所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底20为硅衬底为例进行说明。在其他示例中，所述衬底20可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。
在一些实施例中，形成基底的具体步骤包括：
提供衬底20，所述衬底20内包括位线接触区和与所述位线接触区相邻的电容接触区；
于所述衬底20上形成位线结构，所述位线结构包括与所述位线接触区接触的位线、位于所述位线顶面的位线盖层24、以及覆盖所述位线盖层24的侧壁和所述位线的侧壁的位线隔离层；
于所述衬底20上形成与所述电容接触区接触的电容接触层27，所述电容接触层27覆盖所述位线隔离层的部分侧壁，且所述电容接触层27的顶面位于所述位线隔离层的顶面之下。
具体来说，所述衬底20内具有呈阵列排布的多个有源区，每一所述有源区中均包括位线接触区和电容接触区，例如所述电容接触区位于所述位线接触区的相对两侧。于所述衬底20上形成位线结构的具体步骤包括：首先，形成与所述位线接触区电接触的位线，所述位线包括与所述位线接触区接触的位线接触层21、位于所述位线接触层21顶面(即所述位线接触层21背离所述衬底20的表面)的扩散阻挡层22、以及位于所述扩散阻挡层22顶面(即所述扩散阻挡层22背离所述衬底20的表面)的位线导电层23。接着，形成覆盖所述位线的顶面的所述位线盖层24。然后，形成覆盖所述位线盖层24的侧壁和所述位线的侧壁的位线隔离层。所述位线隔离层可以为单层结构，也可以为多层结构。其中，所述位线接触层21的材料可以为掺杂多晶硅，所述扩散阻挡层22的材料可以为但不限于TiN，所述位线导电层23的材料可以为金属材料(例如金属钨)。所述位线盖层24的材料可以为氮化物材料(例如氮化硅)。
所述位线结构的数量为多个，且多个所述位线结构之间具有间隙。在形成多个所述位线结构之后，沉积填充满相邻所述位线结构之间的间隙、并且覆盖所述位线结构的顶面的的电容接触材料26，如图2A所示。之后，回刻蚀所述电容接触材料26，形成与所述电容接触区电接触的电容接触层27，所述电容接触层27的顶面位于所述位线结构的顶面之下，如图2B所示。本步骤对所述电容接触材料26进行回刻蚀之后，所述位线隔离层的顶面与所述位线盖层的顶面平齐。本具体实施方式中所述的顶面是指背离所述衬底20的表面，本具体实施方式中的多个是指两个以上。
步骤S12，形成至少覆盖所述位线隔离层的侧壁的停止层28，如图2F所示。
在一些实施例中，所述位线隔离层包括覆盖所述位线盖层24的侧壁和所述位线的侧壁的第一子隔离层251、覆盖所述第一子隔离层251的第二子隔离层252、以及覆盖所述第二子隔离层252的第三子隔离层253；形成至少覆盖所述位线隔离层的侧壁的停止层28的具体步骤包括：
刻蚀部分的所述第三子隔离层253、部分所述第二子隔离层252和部分所述电容接触层27，暴露所述第一子隔离层251并降低所述电容接触层27的高度；
形成覆盖所述第一子隔离层251的侧壁、所述第二子隔离层252的顶面、所述第三子隔离层253的顶面和侧壁的停止层28。
具体来说，可以采用干法刻蚀工艺去除部分的所述第三子隔离层253、部分的所述第二子隔离层252和部分的所述电容接触层27，使得所述第三子隔离层253和所述第二子隔离层252的顶面均位于所述第一子隔离层251的顶面之下，且使得所述电容接触层27的高度降低，例如使得所述电容接触层27的顶面位于所述位线导电层23的顶面之下，如图2C所示。之后，可以采用原子层沉积工艺沉积绝缘材料于所述基底上，形成覆盖所述位线结构表面和所述电容接触层27表面的所述停止层28，如图2D所示。采用原子层沉积工艺形成所述停止层28有助于提高所述停止层28的致密度，从而进一步提高所述停止层28的刻蚀阻挡效果。
在一些实施例中，形成覆盖所述第一子隔离层251的侧壁、所述第二子隔 离层252的顶面、所述第三子隔离层253的顶面和侧壁的停止层28的具体步骤包括：
形成覆盖所述位线盖层24的顶面、所述第一子隔离层251的侧壁和顶面、所述第二子隔离层252的顶面、所述第三子隔离层253的顶面和侧壁、以及所述电容接触层27的顶面的停止层28；
形成覆盖于所述停止层28表面的阻挡层29，如图2E所示；
去除覆盖于所述位线盖层24的顶面、所述第一子隔离层251的顶面、以及所述电容接触层27的顶面的所述阻挡层29和所述停止层28，如图2F所示。
具体来说，所述阻挡层29的材料可以为氮化物材料(例如氮化硅)等绝缘材料，一方面，可以利用所述阻挡层29电性隔离后续形成的电容转接层和所述位线结构；另一方面，所述阻挡层29还能够阻挡所述电容转接层中的导电粒子向外扩散。所述阻挡层29的厚度可以为1nm～4nm，以在确保隔离、阻挡性能的同时，不过多占用的所述电容转接层的空间，确保所述电容转接层电性能的稳定性。
步骤S13，形成覆盖所述电容接触层27的顶面的电容转接层31，如图2H所示。
在一些实施例中，形成覆盖所述电容接触层27的顶面的电容转接层31的具体步骤包括：
形成覆盖所述电容接触层27的顶面、所述阻挡层29的表面、以及所述位线结构顶面的导电材料层30，如图2G所示；
刻蚀所述导电材料层30，形成至少暴露所述第二子隔离层252的开口32，所述开口32将所述导电材料层30分隔为多个所述电容转接层31，如图2H所示。
在一些实施例中，刻蚀所述导电材料层30的具体步骤包括：
刻蚀所述导电材料层30、所述第一子隔离层251、所述第二子隔离层252、所述第三子隔离层253、所述停止层28和所述阻挡层29，形成暴露所述第一子隔离层251、所述第二子隔离层252、所述第三子隔离层253、所述停止层28、所述阻挡层29和所述位线盖层24的所述开口32。
具体来说，沉积金属钨等导电材料于所述电容接触层27的顶面、所述阻 挡层29的表面、以及所述位线结构的顶面，形成所述导电材料层30。之后，可以采用干法刻蚀工艺对所述导电材料层30进行刻蚀，同时打开所述位线隔离层，形成如图2H所示的开口32。所述开口32将所述导电材料层30隔断，形成多个所述电容转接层31，所述电容转接层31与所述电容接触层27电接触。在打开了所述位线隔离层之后，暴露出所述第二子隔离层252，以便于后续去除所述第二子隔离层252。
步骤S14，以所述停止层28作为刻蚀截止层刻蚀所述位线隔离层，于所述位线隔离层中形成空气隙33，如图2I所示。
在一些实施例中，于所述位线隔离层中形成空气隙的具体步骤包括：
以所述停止层28作为刻蚀截止层、并沿所述开口32刻蚀所述第二子隔离层252，形成位于所述第一子隔离层251和所述第三子隔离层253之间的空气隙33。
具体来说，形成所述开口32之后，可以采用湿法刻蚀工艺沿所述开口32刻蚀掉部分的所述第二子隔离层252，从而在所述第一子隔离层251和所述第三子隔离层253之间形成所述空气隙33。在对所述第二子隔离层252进行刻蚀的过程中，由于所述位线隔离层上部(较远离所述衬底20的部分)经受刻蚀的时间比所述位线隔离层下部(较靠近所述衬底20的部分)经受刻蚀的时间长，因此，所述位线隔离层上部的横向刻蚀量会大于所述位线隔离层的下部的横向刻蚀量，使得形成的所述空气隙33顶部的宽度大于所述空气隙底部的宽度。同时，所述停止层28作为刻蚀截止层，能够避免过多的横向(即平行于所述衬底20的顶面的方向)的刻蚀，从而降低了所述电容转接层31与所述位线之间发生短路的概率。
所述停止层28的材料应对刻蚀所述第二子隔离层252的过程中所采用的刻蚀剂(例如湿法刻蚀工艺中所采用的HF或者干法刻蚀工艺中所采用的NF 3)具有较强的抵抗力，以避免在刻蚀所述位线隔离层、形成所述空气隙33的过程中损伤所述停止层28。
为了确保在去除所述第二子隔离层252的过程中不对所述停止层28造成损伤，在一些实施例中，所述停止层28与所述第二子隔离层252之间的刻蚀选择比大于100。
举例来说，所述第一子隔离层251和所述第三子隔离层253的材料均为氮化物材料(例如氮化硅)，所述第二子隔离层252的材料为氧化物材料(例如二氧化硅)，所述停止层28的材料可以为碳氮化合物材料(例如SiCN或者SiBCN)。
在一些实施例中，所述停止层28的厚度为0.1nm～10nm。在一示例中，所述停止层28的厚度为1nm～4nm，例如1nm、2nm、3nm、或者4nm。
在形成所述空气隙33之后，填充隔离材料至所述开口32内，形成至少填充满所述开口32的电容隔离层34，用于电性隔离相邻的所述电容转接层31。
不仅如此，本具体实施方式还提供了一种存储器，附图3是本公开具体实施方式中存储器的截面示意图，附图4是附图3虚线圈中的放大示意图。本具体实施方式提供的所述存储器可以采用如图1、图2A-图2J所示的存储器的形成方法形成。如图2A-2J、图3和图4所示，所述存储器包括：
基底，所述基底包括衬底20，所述衬底20上包括位线结构、以及与所述位线结构相邻的电容接触层27，所述位线结构包括位线、位于所述位线顶面的位线盖层24、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层27覆盖所述位线隔离层的部分侧壁；
停止层28，至少覆盖所述位线隔离层的侧壁；
电容转接层31，覆盖所述电容接触层27的顶面；
空气隙33，位于所述停止层28和所述位线隔离层之间并延伸至所述位线隔离层内部。
在一些实施例中，所述位线隔离层包括覆盖所述位线盖层24的侧壁和所述位线的侧壁的第一子隔离层251、覆盖所述第一子隔离层251的第二子隔离层252、以及覆盖所述第二子隔离层252的第三子隔离层253，所述第二子隔离层252的顶面和所述第三子隔离层253的顶面均低于所述第一子隔离层251的顶面；
所述停止层28连续分布于所述电容转接层31与所述第三子隔离层253之间、所述空气隙33与所述电容转接层31之间、以及所述电容转接层31与所述第一子隔离层251之间。
在一些实施例中，所述空气隙33包括：
第一部分331，位于所述第三子隔离层253上方、且分布于所述停止层28和所述第一子隔离层251之间；
第二部分332，与所述第一部分331连通，位于所述第二子隔离层252上方、且分布于所述第一子隔离层251和第三子隔离层253之间，所述第一部分331的宽度大于所述第二部分332的宽度。
在一些实施例中，所述停止层28与所述第二子隔离层252之间的刻蚀选择比大于100。
在一些实施例中，还包括：
阻挡层29，位于所述停止层28与所述电容转接层31之间。
在一些实施例中，所述停止层的厚度为0.1nm～10nm。
本具体实施方式提供的存储器及其形成方法，通过形成至少覆盖所述位线隔离层的侧壁的停止层，并在刻蚀位线隔离层形成空气隙的过程中以所述停止层作为刻蚀截止层，对刻蚀过程中的横向边界进行了限定，避免了过多的横向蚀刻，从而降低了电容转接层与位线之间发生短路的概率，有助于改善存储器的良率。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (15)

  1. 一种存储器的形成方法，包括如下步骤：
    形成基底，所述基底包括衬底，所述衬底上包括位线结构、以及与所述位线结构相邻的电容接触层，所述位线结构包括位线、位于所述位线顶面的位线盖层、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层覆盖所述位线隔离层的部分侧壁；
    形成至少覆盖所述位线隔离层的侧壁的停止层；
    形成覆盖所述电容接触层的顶面的电容转接层；
    以所述停止层作为刻蚀截止层刻蚀所述位线隔离层，于所述位线隔离层中形成空气隙。
  2. 根据权利要求1所述的存储器的形成方法，其中，形成基底的具体步骤包括：
    提供衬底，所述衬底内包括位线接触区和与所述位线接触区相邻的电容接触区；
    于所述衬底上形成位线结构，所述位线结构包括与所述位线接触区接触的位线、位于所述位线顶面的位线盖层、以及覆盖所述位线盖层的侧壁和所述位线的侧壁的位线隔离层；
    于所述衬底上形成与所述电容接触区接触的电容接触层，所述电容接触层覆盖所述位线隔离层的部分侧壁，且所述电容接触层的顶面位于所述位线隔离层的顶面之下。
  3. 根据权利要求1所述的存储器的形成方法，其中，所述位线隔离层包括覆盖所述位线盖层的侧壁和所述位线的侧壁的第一子隔离层、覆盖所述第一子隔离层的第二子隔离层、以及覆盖所述第二子隔离层的第三子隔离层；
    形成至少覆盖所述位线隔离层的侧壁的停止层的具体步骤包括：
    刻蚀部分的所述第三子隔离层、部分所述第二子隔离层和部分所述电容接触层，暴露所述第一子隔离层并降低所述电容接触层的高度；
    形成覆盖所述第一子隔离层的侧壁、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁的停止层。
  4. 根据权利要求3所述的存储器的形成方法，其中，形成覆盖所述第一子隔离层的侧壁、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁的停止层的具体步骤包括：
    形成覆盖所述位线盖层的顶面、所述第一子隔离层的侧壁和顶面、所述第二子隔离层的顶面、所述第三子隔离层的顶面和侧壁、以及所述电容接触层的顶面的停止层；
    形成覆盖于所述停止层表面的阻挡层；
    去除覆盖于所述位线盖层的顶面、所述第一子隔离层的顶面、以及所述电容接触层的顶面的所述阻挡层和所述停止层。
  5. 根据权利要求4所述的存储器的形成方法，其中，形成覆盖所述电容接触层的顶面的电容转接层的具体步骤包括：
    形成覆盖所述电容接触层的顶面、所述阻挡层的表面、以及所述位线结构顶面的导电材料层；
    刻蚀所述导电材料层，形成至少暴露所述第二子隔离层的开口，所述开口将所述导电材料层分隔为多个所述电容转接层。
  6. 根据权利要求5所述的存储器的形成方法，其中，刻蚀所述导电材料层的具体步骤包括：
    刻蚀所述导电材料层、所述第一子隔离层、所述第二子隔离层、所述第三子隔离层、所述停止层和所述阻挡层，形成暴露所述第一子隔离层、所述第二子隔离层、所述第三子隔离层、所述停止层、所述阻挡层和所述位线盖层的所述开口。
  7. 根据权利要求5所述的存储器的形成方法，其中，于所述位线隔离层中形成空气隙的具体步骤包括：
    以所述停止层作为刻蚀截止层、并沿所述开口刻蚀所述第二子隔离层，形成位于所述第一子隔离层和所述第三子隔离层之间的空气隙。
  8. 根据权利要求7所述的存储器的形成方法，其中，所述停止层与所述第二子隔离层之间的刻蚀选择比大于100。
  9. 根据权利要求1所述的存储器的形成方法，其中，所述停止层的厚度为 0.1nm～10nm。
  10. 一种存储器，包括：
    基底，所述基底包括衬底，所述衬底上包括位线结构、以及与所述位线结构相邻的电容接触层，所述位线结构包括位线、位于所述位线顶面的位线盖层、以及覆盖于所述位线的侧壁和部分所述位线盖层的侧壁的位线隔离层，所述电容接触层覆盖所述位线隔离层的部分侧壁；
    停止层，至少覆盖所述位线隔离层的侧壁；
    电容转接层，覆盖所述电容接触层的顶面；
    空气隙，位于所述停止层和所述位线隔离层之间并延伸至所述位线隔离层内部。
  11. 根据权利要求10所述的存储器，其中，所述位线隔离层包括覆盖所述位线盖层的侧壁和所述位线的侧壁的第一子隔离层、覆盖所述第一子隔离层的第二子隔离层、以及覆盖所述第二子隔离层的第三子隔离层，所述第二子隔离层的顶面和所述第三子隔离层的顶面均低于所述第一子隔离层的顶面；
    所述停止层连续分布于所述电容转接层与所述第三子隔离层之间、所述空气隙与所述电容转接层之间、以及所述电容转接层与所述第一子隔离层之间。
  12. 根据权利要求11所述的存储器，其中，所述空气隙包括：
    第一部分，位于所述第三子隔离层上方、且分布于所述停止层和所述第一子隔离层之间；
    第二部分，与所述第一部分连通，位于所述第二子隔离层上方、且分布于所述第一子隔离层和第三子隔离层之间，所述第一部分的宽度大于所述第二部分的宽度。
  13. 根据权利要求11所述的存储器，其中，所述停止层与所述第二子隔离层之间的刻蚀选择比大于100。
  14. 根据权利要求10所述的存储器，还包括：
    阻挡层，位于所述停止层与所述电容转接层之间。
  15. 根据权利要求10所述的存储器，其中，所述停止层的厚度为0.1nm～10nm。
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