KR101563490B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 복수개의 하부 전극들, 제1 지지부재 패턴, 유전체막 및 상부 전극을 포함한다. 하부 전극들은 기판 상에 수직한 방향으로 형성되고 상면이 기판의 상면과 평행하며 제1 방향으로 배열되고, 제1 방향과 수직한 제2 방향으로 서로 엇갈리게 배열된다. 제1 지지부재 패턴은 하부 전극 상부 측면 일부에 형성되고, 상면이 하부 전극의 상면보다 높이 위치하여 서로 인접하는 하부 전극들을 연결한다. 유전체막은 하부 전극들 및 제1 지지부재 패턴 상에 형성된다. 유전체막 상에 상부 전극이 형성된다. 지지부재 패턴에 의해 하부 전극의 상면이 식각으로부터 보호되어 대칭 구조의 하부 전극을 형성할 수 있다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 하부 전극을 지지하는 지지부재 패턴을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 디램과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가시키는 것이 요구되고 있다. 제한된 면적 내에서 출분한 셀 정전 용량을 확보하기 위해서, 하부 전극의 유효면적을 증가시키는 방법을 사용한다. 예를 들어, 하부 전극을 기판에 수직한 방향으로 형성하고, 하부 전극의 높이를 증가시켜 충분한 정전 용량을 확보한다. 그러나 하부 전극의 높이가 증가함에 따라 유전체막을 하부 전극에 증착하기 전에 하부 전극이 쓰러지는 문제점이 발생한다.
이러한 구조적 문제점을 극복하기 위해 하부 전극을 지지하는 지지패턴을 형성하는 방법이 연구되어왔다. 그러나 지지패턴을 형성하는 공정 중에, 하부 전극의 상부 에지가 손상되거나, 폴리머가 잔류하여 디펙트로 작용하는 등의 문제점이 있 다.
본 발명의 목적은 하부 전극의 높이를 증가시키면서도 대칭적인 형상을 갖는 하부 전극을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 복수개의 하부 전극들, 제1 지지부재 패턴, 유전체막 및 상부 전극을 포함한다. 하부 전극들은 기판 상에 수직한 방향으로 형성되고 상면이 상기 기판의 상면과 평행하며 제1 방향으로 배열되고, 제1 방향과 수직한 제2 방향으로 서로 엇갈리게 배열된다. 제1 지지부재 패턴은 하부 전극 상부 측면 일부에 형성되고, 상면이 상기 하부 전극의 상면보다 높이 위치하여 서로 인접하는 하부 전극들을 연결한다. 유전체막은 상기 하부 전극들 및 제1 지지부재 패턴 상에 형성된다. 상기 유전체막 상에 상부 전극이 형성된다.
본 발명의 일실시예에서, 상기 제1 지지부재 패턴은 제1 방향을 따라 연장되어 형성되어 제1 방향을 따라 배열된 한 쌍의 하부 전극들을 서로 연결하고, 제2 방향을 따라 교호적으로 형성될 수 있다. 상기 하부 전극들은 원형 기둥 형상일 수 있다. 상기 하부 전극들의 상면에 제2 지지부재 패턴이 더 형성될 수 있다. 상기 제2 지지부재 패턴은 상기 제1 지지부재 패턴과 연결될 수 있다. 상기 제2 지지부 재 패턴은 상기 하부 전극들의 상면 전면에 형성될 수 있다. 상기 제2 지지부재 패턴의 상면은 하부 전극의 상면과 평행할 수 있다. 상기 제1 지지부재 패턴 및 제2 지지부재 패턴은 실리콘 질화물을 포함할 수 있다.
상기한 목적을 달성하기 위해, 반도체 소자의 제조 방법이 제공된다. 기판 상에 수직하고 상면이 상기 기판의 상면과 평행하며 제1 방향으로 배열되고, 제1 방향과 수직한 제2 방향으로 서로 엇갈리게 배열되는 복수개의 하부 전극들을 형성한다. 상면이 상기 하부 전극의 상면보다 높이 위치하고 서로 인접하는 하부 전극들을 연결하는 제1 지지부재 패턴을 상기 하부 전극 상부 측면 일부에 형성한다. 상기 하부 전극들 및 제1 지지부재 패턴 상에 유전체막을 형성한다. 상기 유전체막 상에 상부 전극을 형성한다.
상기한 목적을 달성하기 위해, 반도체 소자의 제조 방법이 제공된다. 기판을 준비하고 기판 상에 기판을 노출하는 개구부를 갖는 제1 몰드막을 형성한다. 상기 제1 몰드막 상에 제1 몰드막에 대해 식각 선택비를 갖는 지지부재를 형성한다. 상기 지지부재 상에 상기 지지부재에 대해 식각 선택비를 갖는 제2 몰드막을 형성한다. 상기 개구부를 도전성 물질로 매립한다. 상기 도전성 물질의 상부를 제거하여, 상면이 상기 지지부재의 측면과 접하는 하부 전극을 형성한다. 상기 하부 전극 및 제2 몰드막을 덮고, 상기 제1 몰드막에 대해 동일한 식각 선택비를 갖는 캐핑막을 형성한다. 상기 캐핑막의 상부 및 제2 몰드막을 상기 지지부재가 노출될 때까지 평탄화하여 하부 전극 상에 캐핑막의 일부를 잔류시킨다. 상기 지지부재의 일부를 제거하여 제1 몰드막의 상면을 노출시킨다. 상기 제1 몰드막 및 잔류하는 캐핑막을 동시에 제거한다.
상기한 목적을 달성하기 위해, 반도체 소자의 제조 방법이 제공된다. 기판을 준비하고 기판 상에 기판을 노출하는 개구부를 갖는 제1 몰드막을 형성한다. 상기 제1 몰드막 상에 제1 몰드막에 대해 식각 선택비를 갖는 지지부재를 형성한다. 상기 지지부재 상에 상기 지지부재에 대해 식각 선택비를 갖는 제2 몰드막을 형성한다. 상기 개구부를 도전성 물질로 매립한다. 상기 도전성 물질의 상부를 제거하여, 상면이 상기 지지부재의 측면과 접하는 하부 전극을 형성한다. 상기 하부 전극 및 제2 몰드막을 덮고, 상기 지지부재와 동일한 물질을 포함하는 캐핑막을 형성한다. 상기 캐핑막의 상부 및 제2 몰드막을 상기 제2 몰드막이 노출될 때까지 평탄화하여 하부 전극 상에 캐핑막의 일부를 잔류시킨다. 상기 제2 몰드막의 일부를 제거하여 지지부재의 상면을 노출시키는 제2 몰드막 패턴을 형성한다. 상기 지지부재의 일부 및 잔류하는 캐핑막의 일부를 제거하여 제1 몰드막을 노출시킨다. 상기 제1 몰드막 및 제2 몰드막 패턴을 제거한다.
상기한 목적을 달성하기 위해, 반도체 소자의 제조 방법이 제공된다. 기판을 준비하고 기판 상에 기판을 노출하는 개구부를 갖는 제1 몰드막을 형성한다. 상기 제1 몰드막 상에 제1 몰드막에 대해 식각 선택비를 갖는 지지부재를 형성한다. 상기 지지부재 상에 상기 지지부재에 대해 식각 선택비를 갖는 제2 몰드막을 형성한다. 상기 개구부를 도전성 물질로 매립한다. 상기 도전성 물질의 상부를 제거하여, 상면이 상기 지지부재의 측면과 접하는 하부 전극을 형성한다. 상기 하부 전극 및 제2 몰드막을 덮고, 상기 지지부재와 동일한 물질을 포함하는 캐핑막을 형성한다. 상기 캐핑막의 상부 및 제2 몰드막을 상기 제2 몰드막이 노출될 때까지 평탄화하여 하부 전극 상에 캐핑막의 일부를 잔류시킨다. 상기 제2 몰드막의 일부를 제거하여 지지부재의 상면을 노출시키는 제2 몰드막 패턴을 형성한다. 상기 지지부재의 일부 및 잔류하는 캐핑막의 일부를 제거하여 제1 몰드막을 노출시킨다. 노출된 제1 몰드막, 잔류하는 캐핑막 및 제2 몰드막 패턴을 덮는 제2 캐핑막을 형성한다. 상기 제2 캐핑막, 잔류하는 캐핑막 및 제2 몰드막 패턴을 상기 지지부재가 노출될 때까지 평탄화하여 제2 캐핑막 패턴 및 제2지지 부재를 형성한다. 상기 제1 몰드막 및 제2 캐핑막 패턴을 동시에 제거한다.
본 발명의 일 실시예에서, 상기 제2 캐핑막은 제1 몰드막과 동일한 물질을 포함할 수 있다.
설명한 것과 같이, 본 발명에 따른 메모리 소자의 커패시터의 하부 전극은 대칭구조를 갖는다. 때문에, 균일한 정전용량을 가질 수 있다. 또한, 하부 전극을 형성하고 하부 전극 상부를 일정 부분 제거한 다음, 지지부재 패턴을 형성하여 대칭구조를 갖는 하부 전극을 형성할 수 있다. 이에 따라 하부 전극이 식각으로부터 방지되고 우수한 정전 용량을 갖는 커패시터를 형성하여 반도체 소자의 성능을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 1을 참조하면, 반도체 소자는 기판(100), 층간 절연막(110), 플러그(120), 식각 저지막 패턴(130), 커패시터(160) 및 지지부재 패턴(155)을 포함한다.
기판(100)은 셀 영역 및 셀 영역을 둘러싸는 주변 회로 영역을 포함한다. 그러나 도 1에는 셀 영역만을 도시한다. 기판(100) 상에 게이트 구조물(도시되지 않음)과 같은 구조물이 형성될 수 있다.
기판(100) 상에 층간 절연막(110)이 형성된다. 층간 절연막(110)은 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 등과 같은 실리콘 산화물을 포함할 수 있다.
플러그(120)는 층간 절연막(110)을 관통하고 기판(100)과 접촉한다. 플러그(120)는 불순물이 도핑된 폴리실리콘, 텅스텐, 구리, 티타늄 질화물 등을 포함할 수 있다. 플러그(120)는 커패시터(160)와 기판(100)을 전기적으로 연결한다.
플러그(120) 상에 기판에 수직한 하부 전극(140), 유전체막(145) 및 상부 전극(150)을 포함한 커패시터(160)가 형성된다.
하부 전극(140)은 도핑된 폴리실리콘, 티타늄 질화물을 포함할 수 있다. 하부 전극(140)은 기판(100)상에 수직한 방향으로 형성되고 상면이 기판(100)과 평행할 수 있다. 하부 전극(140)은 기둥 형상을 가질 수 있다. 하부 전극(140)의 단면은 원형 또는 다각형일 수 있다. 또한 복수개의 하부 전극(140)들이 제1 방향으로 배열되고 제1 방향과 수직한 제2 방향으로 서로 엇갈리게 배열될 수 있다.
하부 전극(140) 상부에 하부 전극(140)을 지지하는 지지부재 패턴(155)이 형성된다. 지지부재 패턴(155)의 상면은 하부 전극(140)의 상부 보다 높은 위치에 위치한다. 지지부재 패턴(155)은 하부 전극(140)의 상부의 1/2을 감싸고 형성될 수 있다. 지지부재 패턴(155)이 하부 전극(140)의 상부보다 높게 위치하기 때문에, 지지부재 패턴(155) 형성을 위한 식각 공정에서 하부 전극(140)이 데미지를 받지 않는다. 따라서 하부 전극(140)은 대칭적인 구조를 갖고 균일한 높이를 가질 수 있다. 지지부재 패턴(155)은 제1 방향을 따라 연장되어 형성될 수 있다. 지지부재 패턴(155)은 제1 방향을 따라 배열된 한 쌍의 하부 전극들(140)을 서로 연결하고, 제2 방향을 따라 교호적으로 형성될 수 있다.
유전체막(145)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상부 전극(150)은 금속 또는 금속 산화물을 포함할 수 있다. 상부 전극(150)은 폴리실리콘을 적층한 다층막을 포함할 수 있다. 유전체막(145)은 하부 전극(140) 및 지지부재 패턴(155)을 감싸며 균일한 두께를 갖고 형성된다. 상부 전극(150)은 유전체막(145) 상에 형성된다.
식각 저지막 패턴(130)은 층간 절연막(110) 상에 형성되며 하부 전극(140) 사이에 형성된다. 식각 저지막 패턴(130)은 실리콘 질화물을 포함할 수 있다. 식각 저지막 패턴(130)은 몰드막(도시되지 않음)을 식각할 때 하부의 플러그(120)가 데미지를 받는 것을 방지할 수 있다.
지지부재 패턴(155)에 의해 하부 전극(140)의 상부가 식각 데미지로부터 보호되고, 하부 전극(140)의 높이가 높은 경우 쓰러짐이 방지될 수 있다.
도 2a, 3a, 6a, 7a, 8a 및 9a 는 본 발명의 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 2b, 3b, 4, 5, 6b, 7b, 8b 및 9b는 본 발명의 도 1에 도시된 반도체 소자 제조 방법을 나타내는 단면도들이다. 여기서, 도 2b, 3b, 6b, 7b, 8b 및 9b는 각각 도 2a, 3a, 6a, 7a, 8a 및 9a의 I-I'를 따라 절단한 단면도들이다.
도 2a를 참조하면, 기판(200) 상에 커패시터 형성을 위한 개구부(210a)를 갖는 제1 몰드막(270, 도2b), 지지부재(275, 도 2b) 및 제2 몰드막(280)이 형성된다. 복수개의 개구부(210a)가 제1 방향을 따라 평행하게 배열된다. 또한 개구부들(210a)은 제 1방향과 실질적으로 수직한 제2 방향을 따라 서로 엇갈리게 배열된다. 그러나 개구부들(210a)의 배열은 매트릭스 형상일 수도 있고, 원하는 커패시터의 배열에 따라 다를 수 있다.
도 2b를 참조하면, 기판(200) 상에 층간 절연막(210) 및 층간 절연막(210)을 관통하여 기판(200)에 접촉하는 플러그(220), 층간 절연막(210)상에 식각 저지막(230) 및 플러그(220)를 노출시키고 커패시터를 형성하기 위한 개구부(210a)를 포함하는 제1 몰드막(270), 제1 몰드막(270) 상에 형성된 지지부재(275) 및 지지부재(275) 상에 제2 몰드막(280)이 형성된다.
제1 몰드막(270) 및 제2 몰드막(280)은 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 예를 들어 제1 몰드막(270) 및 제2 몰드막(280)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG, BPSG와 같은 실리콘 산화물을 포함할 수 있다. 제1 몰드막(270)의 두께는 요구되는 커패시터의 커패시턴스에 따라 조절이 가능하다. 지지부재(275)는 제1 몰드막(270) 및 제2 몰드막(280)과 식각선택비를 갖는 물질을 사용하여 형성된다. 예를 들어 지지부재(265)는 실리콘 질화물을 사용하여 형성된다.
도 3a를 참조하면, 개구부(210a)를 도전성 물질로 매립하여 하부 전극막(241)을 형성한다. 도 3b를 참조하면, 개구부(210a)를 매립하고 제2 몰드막(280)상에 형성되는 도전성 물질(도시되지 않음)을 형성한다. 도전성 물질은 도핑된 폴리실리콘, 티타늄 질화물 등을 포함할 수 있다. 본 발명의 일 실시예에서, 상기 도전성 물질은 티타늄 질화물을 이용하여 형성된다. 제2 몰드막(280) 상부에 증착된 도전성 물질을 제거하여 제2 몰드막(280)과 수평인 하부 전극막(241)을 형성한다. 상기 제거 공정은 에치 백 및/또는 화학적 기계적 연마 공정에 의해 수행될 수 있다.
도 4를 참조하면, 하부 전극막(241)의 상부를 제거하여 하부 전극(243)을 형 성한다. 하부 전극막(241)의 상부는 건식 식각으로 제거될 수 있다. 하부 전극(240)의 상단부는 지지부재(275)의 측벽과 접하도록 형성된다. 즉 하부 전극(240)의 상단부는 지지부재(275)의 바닥면보다 높게 위치하고, 지지부재(275)의 상면보다 낮게 위치한다. 이에 따라, 하부 전극(243)의 상부에는 제2 개구부(210b)가 형성된다.
도 5를 참조하면, 제2 몰드막(280)을 덮고 상기 제2 개구부(210b)를 채우는 캐핑막(282)을 형성한다. 캐핑막(282)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG, BPSG와 같은 실리콘 산화물을 사용하여 형성될 수 있다. 즉, 캐핑막(282)은 제1 몰드막(270) 및 제2 몰드막(280)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 캐핑막(282)은 지지부재(275)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다.
도 6a 및 6b를 참조하면, 캐핑막(282)의 상부 및 제2 몰드막(280)을 제거하여 지지부재(275)를 노출시키고 캐핑막 패턴(284)을 제2 개구부(210b)에 잔류시킨다. 캐핑막(282)의 상부 및 제2 몰드막(280)은 CMP나 에치 백에 의해 제거될 수 있다. 캐핑막(282)의 상부 및 제2 몰드막(280)은 동일한 물질을 포함하기 때문에, 하나의 공정으로 제거될 수 있다. 캐핑막 패턴(284)에 의해 하부 전극(240)이 상기 CMP 혹은 에치 백 공정으로부터 보호받을 수 있다.
도 7a 및 7b를 참조하면, 지지부재(275) 및 캐핑막 패턴(284) 상에 포토레지스트 패턴(286)을 형성한다. 포토레지스트 패턴(286)은 제1 방향을 따라 연장하여 형성된다. 그러나 포토레지스트 패턴(286)은 제2 방향을 따라 연장되어 형성될 수 도 있다. 포토레지스트 패턴(286)은 지지부재(275)의 일부 및 캐핑막 패턴(284)의 일부를 노출시킨다.
도 8a 및 8b를 참조하면, 포토레지스트 패턴(286)을 식각 마스크로 사용하여 노출된 지지부재(275)를 제1 몰드막(270)이 노출될 때까지 식각하여 지지부재 패턴(255)을 형성한다. 상기 식각 공정은 습식 식각 및/또는 건식 식각 공정을 포함할 수 있다. 본 발명의 일 실시예에서, 상기 식각은 이방성 건식 식각 공정을 통해 수행될 수 있다. 상기 식각 공정에서 캐핑막 패턴(284)은 하부 전극(240)이 데미지를 받는 것을 방지한다. 지지부재 패턴(255)은 제1 방향을 따라 연장되어 형성될 수 있다. 또한 지지부재 패턴(255)은 제1 방향을 따라 배열된 한 쌍의 하부 전극들을 서로 연결하고, 제2 방향을 따라 교호적으로 형성될 수 있다. 즉, 지지부재 패턴(255)은 하부 전극(240)의 상부 일부만을 감싸며 형성될 수 있다. 예를 들어, 지지부재 패턴(255)은 하부 전극(240) 상부의 1/2을 감싸며 형성될 수 있다.
도 9a 및 9b를 참조하면 포토레지스트 패턴(286)을 제거하고, 캐핑막 패턴(284) 및 제1 몰드막(270)을 제거한다. 상기 제거 공정은 식각액을 이용한 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화 수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수를 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화 탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다. 캐핑막 패턴(284) 및 제 1몰드막(270)이 실질적으로 동일한 물질을 포함하는 경우 동시에 제거될 수 있다. 지지부재 패턴(255)과 캐핑막 패턴(284) 및 제 1몰드막(270)에 대해 식각선택비가 다른 물질을 포함하므로 캐핑막 패턴(284) 및 제 1몰드막(270)을 제거할 때, 지지부재 패턴(255)은 데미지를 받지 않을 수 있다.
지지부재 패턴(255)은 제1 방향을 따라 배열된 한 쌍의 하부 전극들을 서로 연결하고, 제2 방향을 따라 교호적으로 형성될 수 있다. 지지부재 패턴(255)의 상면은 하부 전극(240)의 상면보다 높게 형성된다. 지지부재 패턴(255)이 하부 전극들(240)을 지지하고 있기 때문에, 하부 전극은 종횡비가 증가하여도 쓰러지지 않을 수 있다.
하부 전극(240) 및 지지부재 패턴(255) 상에 유전막(도시되지 않음)을 형성하고, 상기 유전막 상에 상부 전극(도시되지 않음)을 형성하여 기판(200) 상에 커패시터(도시되지 않음)를 형성할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 10을 참조하면, 반도체 소자는 기판(300), 층간 절연막(310), 플러그(320), 식각 저지막 패턴(330), 커패시터(360) 및 지지부재 패턴(365)을 포함한다.
기판(300)은 셀 영역 및 셀 영역을 둘러싸는 주변 회로 영역을 포함한다. 그러나 도 10에는 셀 영역만을 도시한다. 기판(300) 상에 게이트 구조물(도시되지 않음)과 같은 구조물이 형성될 수 있다.
기판(100) 상에 층간 절연막(310)이 형성된다. 층간 절연막(310)은 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 등과 같은 실리콘 산화물을 포함할 수 있다.
플러그(320)는 층간 절연막(310)을 관통하고 기판(300)과 접촉한다. 플러그(320)는 불순물이 도핑된 폴리실리콘, 텅스텐, 구리, 티타늄 질화물 등을 포함할 수 있다. 플러그(320)는 커패시터(360)와 기판(300)을 전기적으로 연결한다.
플러그(320) 상에 실린더 형상의 하부 전극(340), 유전체막(345) 및 상부 전극(350)을 포함한 커패시터(360)가 형성된다.
하부 전극(340)은 도핑된 폴리실리콘, 티타늄 질화물을 포함할 수 있다. 하부 전극(340)은 기판(300)상에 수직한 방향으로 형성되고 상면이 기판(300)과 평행할 수 있다. 또한 복수개의 하부 전극(340)들이 제1 방향으로 배열되고 제1 방향과 수직한 제2 방향으로 서로 엇갈리게 배열될 수 있다. 하부 전극(340)은 원형 기둥 형상을 가질 수 있다.
유전체막(345)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상부 전극(350)은 금속 또는 금속 산화물을 포함할 수 있다. 상부 전극(350)은 폴리실리콘을 적층한 다층막을 포함할 수 있다. 유전체막(345)은 하부 전극(340) 및 지지 부재(365)를 감싸며 균일한 두께를 갖고 형성된다. 상부 전극(350)은 유전체막(345) 상에 형성된다.
하부 전극(340) 상부에 하부 전극(340)을 지지하는 지지 부재 패턴(365)이 형성된다. 지지부재 패턴(365)은 하부 전극(340) 상에 형성되는 제1 지지부재 패턴(358) 및, 하부 전극(340) 및 제1 지지부재 패턴(358)의 측면에 형성되는 제2 지 지부재 패턴(355)을 포함한다. 제1 지지부재 패턴(358) 및 제2 지지부재 패턴(355)은 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어 제1 지지부재 패턴(358) 및 제2 지지부재 패턴(355)은 실리콘 질화물을 포함한다.
제1 지지부재 패턴(358)은 하부 전극(340) 상에 형성된다. 제1 지지부재 패턴(358)은 "L"자 형상을 가질 수 있다. 제2 지지부재 패턴(355)의 상면은 하부 전극(340)의 상부보다 높은 위치에 위치한다. 지지부재 패턴(365)이 하부 전극(340)의 상부에 위치하기 때문에, 지지부재 패턴(365) 형성을 위한 식각 공정에서 하부 전극(340)이 데미지를 받지 않는다. 따라서 하부 전극(340)은 대칭적인 구조를 갖고 균일한 높이를 가질 수 있다. 또한 지지부재 패턴(365)은 하부 전극(340)의 상면 및 측면과 접촉하여 있기 때문에, 하부 전극(340)과의 접촉 면적이 증가되어 하부 전극(340)과의 접착력이 향상된다. 따라서 디자인 룰이 감소하여도, 지지부재 패턴(365)과 하부 전극(340)이 분리되지 않을 수 있다.
제2 지지부재 패턴(355)은 제1 방향을 따라 연장되어 형성될 수 있다. 제2 지지부재 패턴(355)은 제1 방향을 따라 배열된 한 쌍의 하부 전극들(340)을 서로 연결하고, 제2 방향을 따라 교호적으로 형성될 수 있다. 제2 지지부재 패턴(355)은 도 9a에 도시된 지지부재 패턴(255)과 실질적으로 동일한 형상을 가질 수 있다.
식각 저지막 패턴(330)은 층간 절연막(310) 상에 형성되며 하부 전극(340) 사이에 형성된다. 식각 저지막 패턴(330)은 실리콘 질화물을 포함할 수 있다. 식각 저지막 패턴(330)은 몰드막(도시되지 않음)을 식각할 때 하부의 플러그(320)가 데미지를 받는 것을 방지할 수 있다.
도 11 내지 18은 본 발명의 도 10에 도시된 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 11을 참조하면, 기판(400) 상에 층간 절연막(410) 및 층간 절연막(410)을 관통하여 기판(200)에 접촉하는 플러그(420), 층간 절연막(410)상에 식각 저지막(430) 및 플러그(420)를 노출시키고 커패시터를 형성하기 위한 개구부(도시되지 않음)를 포함하는 제1 몰드막(470) 및 제1 몰드막(470) 상에 형성된 지지부재(475), 지지부재(475) 상에 제2 몰드막(480)이 형성된다.
제1 몰드막(470) 및 제2 몰드막(480)은 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 예를 들어 제1 몰드막(470) 및 제2 몰드막(480)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG, BPSG와 같은 실리콘 산화물을 포함할 수 있다. 제1 몰드막(470)의 두께는 요구되는 커패시터의 커패시턴스에 따라 조절이 가능하다. 지지부재(475)는 제1 몰드막(470) 및 제2 몰드막(480)과 식각선택비를 갖는 물질을 사용하여 형성된다. 예를 들어 지지부재(475)는 실리콘 질화물을 사용하여 형성된다.
상기 개구부를 매립하고 제2 몰드막(480)상에 형성되는 도전성 물질을 형성한다. 도전성 물질은 도핑된 폴리실리콘, 티타늄 질화물 등을 포함할 수 있다. 본 발명의 일 실시예에서, 상기 도전성 물질은 티타늄 질화물을 이용하여 형성된다. 제2 몰드막(480) 상부에 증착된 도전성 물질을 제거하여 제2 몰드막(480)과 수평인 하부 전극막(441)을 형성한다. 상기 제거 공정은 에치 백 또는 화학적 기계적 연마 공정에 의해 수행될 수 있다.
도 12를 참조하면, 하부 전극막(441)의 상부를 제거하여 하부 전극(443)을 형성한다. 하부 전극막(441)의 상부는 건식 식각으로 제거될 수 있다. 하부 전극(440)의 상부는 지지부재(475)의 측벽과 접하도록 형성된다. 즉 하부 전극(440)의 상부는 지지부재(475)의 바닥면보다 높게 위치하고, 지지부재(475)의 상면보다 낮게 위치한다. 이에 따라, 하부 전극(443)의 상부에는 제2 개구부(410b)가 형성된다.
도 13을 참조하면, 제2 몰드막(480)을 덮고 상기 제2 개구부(410b)를 채우는 캐핑막(482)을 형성한다. 캐핑막(482)은 지지부재(475)와 실질적으로 동일한 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들어, 캐핑막(482)과 지지부재(475)는 실리콘 질화물을 사용하여 형성될 수 있다. 이에 따라, 캐핑막(482)과 지지부재(475)는 제1 몰드막(470) 및 제2 몰드막(480)에 대해 식각 선택비를 갖는다.
도 14를 참조하면, 캐핑막(482)의 상부를 제거하여 제2 몰드막(480)을 노출시키고 캐핑막 패턴(484)을 제2 개구부(410b)에 잔류시킨다. 캐핑막(482)의 상부 및 제2 몰드막(480) CMP나 에치 백에 의해 제거될 수 있다. 캐핑막 패턴(484)에 의해 하부 전극(440)이 상기 CMP 혹은 에치 백 공정으로부터 보호받을 수 있다.
도 15를 참조하면, 제2 몰드막(480) 및 캐핑막 패턴(484) 상에 포토레지스트 패턴(486)을 형성한다. 포토레지스트 패턴(486)은 제2 몰드막(480)의 일부 및 캐핑막 패턴(484)의 일부를 노출시킨다. 포토레지스트 패턴(486)은 제1 방향을 따라 연장되어 형성될 수 있다.
도 16을 참조하면, 포토레지스트 패턴(486)을 식각 마스크로 사용하여 제2 몰드막(480)을 식각하여 지지부재(475)를 노출시킨다. 제2 몰드막(480)이 식각되어 제2 몰드막 패턴(481)이 형성된다. 상기 식각 공정은 습식 식각 및/또는 건식 식각 공정을 포함할 수 있다. 본 발명의 일 실시예에서, 상기 식각은 이방성 건식 식각 공정을 통해 수행될 수 있다. 상기 식각 공정에서 캐핑막 패턴(484)은 하부 전극(440)이 데미지를 받는 것을 방지한다.
도 17을 참조하면, 포토레지스트 패턴(486)을 식각 마스크로 사용하여 지지부재(475) 및 캐핑막 패턴(484)을 식각하여 지지부재 패턴(465)을 형성한다. 상기 식각 공정은 이방성 건식 식각 공정을 포함할 수 있다. 지지부재(475) 및 캐핑막 패턴(484)은 실질적으로 동일한 물질을 포함하므로 동일한 비율로 식각될 수 있다.
지지부재 패턴(465)은 하부 전극(440) 상부에 형성되는 제1 지지부재 패턴(458) 및 제1 지지부재 패턴(458) 및 하부 전극(440)의 측면에 형성된 제2 지지부재 패턴(455)을 포함한다. 제2 지지부재 패턴(455)은 제1 방향을 따라 연장되어 형성될 수 있다. 또한 제2 지지부재 패턴(455)은 하부 전극(440)의 상부 일부를 감싸고 형성될 수 있다. 지지부재 부재 패턴(465)은 하부 전극(440)의 상면 및 측면과 접촉하여 있기 때문에, 하부 전극(440)과의 접촉 면적이 증가되어 하부 전극(440)과의 접착력이 향상된다. 따라서 디자인 룰이 감소하여도, 지지부재 패턴(465)과 하부 전극(440)이 분리되지 않을 수 있다.
지지부재 패턴(465)은 제1 방향을 따라 연장되어 형성될 수 있다. 또한 지지부재 패턴(465)은 제1 방향을 따라 배열된 한 쌍의 하부 전극들을 서로 연결하고, 제2 방향을 따라 교호적으로 형성될 수 있다.
도 18을 참조하면, 포토레지스트 패턴(486)을 제거하고, 제1 몰드막(470) 및 제2 몰드막 패턴(481)을 제거한다. 상기 제거 공정은 식각액을 이용한 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화 수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수를 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화 탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다. 제1 몰드막(470) 및 제2 몰드막 패턴(481)이 실질적으로 동일한 물질을 포함하는 경우 동시에 제거될 수 있다. 지지부재 패턴(465)은 제2 몰드막 패턴(481) 및 제 1몰드막(470)에 대해 식각선택비가 다른 물질을 포함하므로 제2 몰드막 패턴(481) 및 제 1몰드막(470)을 제거할 때, 지지부재 패턴(465)은 데미지를 받지 않을 수 있다.
지지부재 패턴(465)이 하부 전극들(440)을 지지하고 있기 때문에, 하부 전극은 종횡비가 증가하여도 쓰러지지 않을 수 있다. 지지부재 부재 패턴(465)은 하부 전극(440)의 상면 및 측면과 접촉하여 있기 때문에, 하부 전극(440)과의 접촉 면적이 증가되어 하부 전극(440)과의 접착력이 향상된다. 따라서 디자인 룰이 감소하여도, 지지부재 패턴(465)과 하부 전극(440)이 분리되지 않을 수 있다.
하부 전극(440) 및 지지부재 패턴(465) 상에 유전막(도시되지 않음)을 형성하고, 상기 유전막 상에 상부 전극(도시되지 않음)을 형성하여 기판(400) 상에 커패시터(도시되지 않음)를 형성할 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 19를 참조하면, 반도체 소자는 기판(500), 층간 절연막(510), 플러그(520), 식각 저지막 패턴(530), 커패시터(560) 및 지지 부재(565)를 포함한다.
기판(500)은 셀 영역 및 셀 영역을 둘러싸는 주변 회로 영역을 포함한다. 그러나 도 19에는 셀 영역만을 도시한다. 기판(500) 상에 게이트 구조물(도시되지 않음)과 같은 구조물이 형성될 수 있다.
기판(500) 상에 층간 절연막(510)이 형성된다. 층간 절연막(510)은 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 등과 같은 실리콘 산화물을 포함할 수 있다.
플러그(520)는 층간 절연막(510)을 관통하고 기판(500)과 접촉한다. 플러그(520)는 불순물이 도핑된 폴리실리콘, 텅스텐, 구리, 티타늄 질화물 등을 포함할 수 있다. 플러그(520)는 커패시터(560)와 기판(500)을 전기적으로 연결한다.
플러그(520) 상에 실린더 형상의 하부 전극(540), 유전체막(545) 및 상부 전극(550)을 포함한 커패시터(560)가 형성된다. 하부 전극(540)은 도핑된 폴리실리콘, 티타늄 질화물을 포함할 수 있다.
복수개의 하부 전극(540)들이 제1 방향으로 배열되고 제1 방향과 수직한 제2 방향으로 서로 엇갈리게 배열될 수 있다. 하부 전극(540)은 원형 기둥 형상을 가질 수 있다.
유전체막(545)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상부 전 극(550)은 금속 또는 금속 산화물을 포함할 수 있다. 폴리실리콘을 적층한 다층막을 포함할 수 있다. 유전체막(545)은 하부 전극(540) 및 지지부재 패턴(565)을 감싸며 균일한 두께를 갖고 형성된다. 상부 전극(550)은 유전체막(545) 상에 형성된다.
하부 전극(540) 상부에 하부 전극(540)을 지지하는 지지부재 패턴(565)이 형성된다. 지지부재 패턴(565)은 하부 전극(540) 상에 형성되는 제1 지지부재 패턴(558) 및 하부 전극(540) 및 제1 지지부재 패턴(558)의 측면에 형성되는 제2 지지부재 패턴(555)을 포함한다. 제1 지지부재 패턴(558) 및 제2 지지부재 패턴(555)은 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어 제1 지지부재 패턴(558) 및 제2 지지부재 패턴(555)은 실리콘 질화물을 포함한다.
제1 지지부재 패턴(558)의 상면은 제2 지지부재 패턴(555)의 상면과 실질적으로 수평하다. 제2 지지부재 패턴(555)의 상면은 하부 전극(540)의 상부보다 높은 위치에 위치한다. 지지부재 패턴(565)이 하부 전극(540)의 상부에 위치하기 때문에, 지지 부재 패턴(565) 형성을 위한 식각 공정에서 하부 전극(540)이 데미지를 받지 않는다. 따라서 하부 전극(540)은 대칭적인 구조를 갖고 균일한 높이를 가질 수 있다. 또한 지지부재 패턴(565)은 하부 전극(540)의 상면 및 측면과 접촉하여 있기 때문에, 하부 전극(540)과의 접촉 면적이 증가되어 하부 전극(540)과의 접착력이 향상된다. 따라서 디자인 룰이 감소하여도, 지지부재 패턴(565)과 하부 전극(540)이 분리되지 않을 수 있다.
지지부재 패턴(565)은 제1 방향을 따라 연장되어 형성될 수 있다. 지지부재 패턴(565)은 제1 방향을 따라 배열된 한 쌍의 하부 전극들(540)을 서로 연결하고, 제2 방향을 따라 교호적으로 형성될 수 있다. 제2 지지부재 패턴(555)은 도 9b에 도시된 지지부재 패턴(255)과 동일한 형상을 가질 수 있다.
식각 저지막 패턴(530)은 층간 절연막(510) 상에 형성되며 하부 전극(540) 사이에 형성된다. 식각 저지막 패턴(530)은 실리콘 질화물을 포함할 수 있다. 식각 저지막 패턴(530)은 몰드막(도시되지 않음)을 식각할 때 하부의 플러그(520)가 데미지를 받는 것을 방지할 수 있다.
도 20 내지 23은 도 19에 도시된 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 20에 도시된 구조를 형성하는 방법은 도 11 내지 16을 참조하여 설명한 방법과 실질적으로 동일하므로 자세한 설명은 생략한다.
도 20을 참조하면, 기판(600) 상에 층간 절연막(610) 및 층간 절연막(610)을 관통하여 기판(600)에 접촉하는 플러그(620), 층간 절연막(610)상에 식각 저지막(630) 및 플러그(620)를 노출시키고 커패시터를 형성하기 위한 개구부(도시되지 않음)를 포함하는 제1 몰드막(670) 및 제1 몰드막(670) 이 형성된다. 상기 개구부를 하부 전극(640)이 매립하고 있다. 하부 전극의 상면은 제1 몰드막(670)의 상면보다 높다.
하부 전극(640)의 상부에 제1 지지부재(658)가 형성된다. 제1 지지부재(658)는 "L" 형상을 가질 수 있다. 제1 지지부재(658) 및 하부 전극(640)의 상부 측면에 제2 지지부재 패턴(655)이 형성된다. 제2 지지부재 패턴(655)은 제1 몰드막(670)의 일부를 노출시킨다. 제1 지지부재(658) 및 제2 지지부재 패턴(655)은 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어 제1 지지부재(658) 및 제2 지지부재 패턴(655)은 실리콘 질화물을 포함할 수 있다. 제2 지지부재 패턴(655) 상에 제2 몰드막 패턴(681)이 형성된다. 제2 몰드막 패턴(681)은 실리콘 산화물을 포함할 수 있다. 제2 몰드막 패턴(681) 및 제1 지지부재(655) 상에 포토레지스트 패턴(686)이 형성된다.
도 21을 참조하면, 포토레지스트 패턴(686)을 제거하고, 제2 캐핑막(690)을 형성하여 제2 몰드막 패턴(681), 제1 지지부재(658)를 덮는다. 제2 캐핑막(690)은 제1 몰드막(670) 및 제2 몰드막 패턴(681)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 예를 들어 제2 캐핑막(690)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG, BPSG와 같은 실리콘 산화물을 포함할 수 있다.
도 22를 참조하면, 제2 캐핑막(690)의 상부, 제1 지지부재(658)의 상부, 제2 몰드막 패턴(681)을 제2 지지부재 패턴(655)이 노출될 때까지 평탄화시키고 제2 캐핑막 패턴(692)을 제1 몰드막(670) 상에 형성한다. 상기 평탄화 공정은 CMP를 포함할 수 있다. 제1 지지부재(658)의 상부가 제거되어 제1 지지부재 패턴(659)이 형성된다. 제1 지지부재 패턴(659)의 상면과 제2 지지부재 패턴(655)의 상면은 서로 수평이다. 하부 전극(640) 상에 제1 지지부재 패턴(659)이 형성되어 있으므로, 하부 전극(640)은 상기 평탄화 공정에 의해 데미지를 받지 않는다.
도 23을 참조하면, 제2 캐핑막 패턴(692) 및 제1 몰드막(670)을 제거한다. 제2 캐핑막 패턴(692) 및 제1 몰드막(670)은 실질적으로 동일한 물질을 포함하므로 하나의 공정에서 제거할 수 있다. 상기 제거 공정은 식각액을 이용한 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화 수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수를 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화 탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다. 지지부재 패턴(665)은 제2 캐핑막 패턴(692) 및 제 1몰드막(670)에 대해 식각선택비가 다른 물질을 포함하므로 제2 캐핑막 패턴(692) 및 제 1몰드막(470)을 제거할 때, 지지부재 패턴(665)은 데미지를 받지 않을 수 있다.
지지부재 패턴(665)이 하부 전극들(640)을 지지하고 있기 때문에, 하부 전극은 종횡비가 증가하여도 쓰러지지 않을 수 있다.
하부 전극(640) 및 지지부재 패턴(665) 상에 유전막(도시되지 않음)을 형성하고, 상기 유전막 상에 상부 전극(도시되지 않음)을 형성하여 기판(600) 상에 커패시터(도시되지 않음)를 형성할 수 있다.
하부 전극(640)은 대칭적인 구조를 갖고 균일한 높이를 가질 수 있다. 또한 지지부재 패턴(665)은 하부 전극(640)의 상면 및 측면과 접촉하여 있기 때문에, 하부 전극 패턴(640)과의 접촉 면적이 증가되어 하부 전극(640)과의 접착력이 향상된다. 따라서 디자인 룰이 감소하여도, 지지부재 패턴(665)과 하부 전극(640)이 분리되지 않을 수 있다.
상기 설명한 것과 같이, 지지부재가 하부 전극을 지지하고, 하부 전극이 공정 도중에 데미지를 받지 않는다. 또한 하부 전극은 동일한 높이를 가질 수 있다. 이에 따라, 상기 하부 전극을 포함하는 커패시터의 성능이 향상되고, 반도체 소자의 성능 또한 향상된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 2a, 3a, 6a, 7a, 8a 및 9a 는 본 발명의 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 2b, 3b, 4, 5, 6b, 7b, 8b 및 9b는 본 발명의 도 1에 도시된 반도체 소자 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 11 내지 18은 도 10에 도시된 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 20 내지 23은 도 19에 도시된 반도체 소자의 제조 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400, 500, 600 : 기판
140, 240, 340, 440, 540, 640 : 하부 전극
155, 255, 365, 465, 565, 665 : 지지부재 패턴

Claims (10)

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  8. 기판 상에 수직하고 상면이 상기 기판의 상면과 평행하며 제1 방향으로 배열되고, 제1 방향과 수직한 제2 방향으로 서로 엇갈리게 배열되는 복수개의 하부 전극들을 형성하는 단계;
    상면이 상기 하부 전극의 상면보다 높이 위치하고 저면은 상기 하부 전극의 상면보다 낮게 위치하며 서로 인접하는 하부 전극들을 연결하는 제1 지지부재 패턴을 상기 하부 전극 상부 측면 일부에 형성하는 단계;
    상기 하부 전극들 및 상기 제1 지지부재 패턴 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 상부 전극을 형성하는 단계를 포함하고,
    상기 하부 전극들을 형성하는 단계는 기판을 노출하는 개구부를 갖는 제1 몰드막을 형성하는 단계; 상기 제1 몰드막 상에, 상기 제1 몰드막에 대해 식각 선택비를 갖는 지지부재를 형성하는 단계; 상기 지지부재 상에 상기 지지부재와 식각 선택비를 갖는 제2 몰드막을 형성하는 단계; 상기 개구부를 도전성 물질로 매립하는 단계; 및 상기 도전성 물질의 상부를 제거하여, 상면이 상기 지지부재의 측면과 접하는 하부 전극을 형성하는 단계를 포함하고,
    상기 제1 지지부재 패턴을 형성하는 단계는 상기 하부 전극들 및 제2 몰드막을 덮고, 상기 제1 몰드막과 동일한 식각 선택비를 갖는 캐핑막을 형성하는 단계; 상기 캐핑막의 상부 및 제2 몰드막을 상기 지지부재가 노출될 때까지 평탄화하여 하부 전극들 상에 캐핑막의 일부를 잔류시키는 단계; 상기 지지부재의 일부를 제거하여 제1 몰드막의 상면을 노출시키는 단계; 및 상기 제1 몰드막 및 잔류하는 캐핑막을 동시에 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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  10. 기판 상에 수직하고 상면이 상기 기판의 상면과 평행하며 제1 방향으로 배열되고, 제1 방향과 수직한 제2 방향으로 서로 엇갈리게 배열되는 복수개의 하부 전극들을 형성하는 단계;
    상면이 상기 하부 전극의 상면보다 높이 위치하고 저면은 상기 하부 전극의 상면보다 낮게 위치하며 서로 인접하는 하부 전극들을 연결하는 제1 지지부재 패턴을 상기 하부 전극 상부 측면 일부에 형성하는 단계;
    상기 하부 전극들의 상면 전면에 형성되고 상기 제1 지지부재 패턴과 연결되며 상기 하부 전극의 상면과 평행한 상면을 갖는 제2 지지부재 패턴을 형성하는 단계;
    상기 하부 전극들, 상기 제1 지지부재 패턴 및 상기 제2 지지부재 패턴 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 상부 전극을 형성하는 단계를 포함하고,
    상기 하부 전극들을 형성하는 단계는 기판을 노출하는 개구부를 갖는 제1 몰드막을 형성하는 단계, 상기 제1 몰드막 상에, 상기 제1 몰드막에 대해 식각 선택비를 갖는 지지부재를 형성하는 단계, 상기 지지부재 상에 상기 지지부재와 식각 선택비를 갖는 제2 몰드막을 형성하는 단계, 상기 개구부를 도전성 물질로 매립하는 단계 및 상기 도전성 물질의 상부를 제거하여, 상면이 상기 지지부재의 측면과 접하는 하부 전극을 형성하는 단계를 포함하고,
    상기 제1 및 제2 지지부재 패턴을 형성하는 단계는, 상기 하부 전극들 및 제2 몰드막을 덮고, 상기 지지부재와 동일한 물질을 포함하는 캐핑막을 형성하는 단계, 상기 캐핑막의 상부 및 제2 몰드막을 상기 제2 몰드막이 노출될 때까지 평탄화하여 하부 전극들 상에 캐핑막의 일부를 잔류시키는 단계, 상기 제2 몰드막의 일부를 제거하여 지지부재의 상면을 노출시키는 제2 몰드막 패턴을 형성하는 단계, 상기 지지부재의 일부 및 잔류하는 캐핑막의 일부를 제거하여 제1 몰드막을 노출시키는 단계 및 상기 제1 몰드막 및 제2 몰드막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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