KR20050045608A - 반도체 장치 제조방법. - Google Patents
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Abstract
캐패시터 하부전극들의 측면에 개재된 지지막 패턴을 형성하는 반도체 장치 제조 방법에 관한 것이다. 반도체 기판 상에 적어도 2개 이상의 콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 제1 희생막 및 지지막을 차례로 적층하는 단계와 상기 지지막을 패터닝하여 지지막 패턴을 형성하는 단계와 상기 지지막 패턴를 포함하는 반도체 기판 상에 제2 희생막을 형성하는 단계와 상기 제2 희생막, 상기 지지막 패턴, 상기 제1 희생막 및 상기 식각 저지막을 연속적으로 패터닝하여 측면의 일부가 상기 지지막 패턴에 접촉되며, 또한 바닥부가 상기 콘택 플러그를 포함하는 상기 반도체 기판의 소정 영역을 노출시키는 적어도 2개 이상의 캐패시터 콘택들을 형성하는 단계와 상기 결과물 상에 제1 도전막을 형성하는 단계와 상기 제1 도전막을 상기 제2 희생막의 표면이 노출될 때까지 평탄화하여 상기 제1 도전막을 노드 분리시켜 캐패시터 하부전극을 형성하는 단계와 상기 제2 희생막 및 제1 희생막을 습식식각으로 모두 제거하여 상기 캐패시터 하부전극들의 측벽에 개재된 지지막 패턴을 형성하는 단계를 포함하는 것이 특징이다. 이로써 캐패시터 하부전극들이 기울어져 발생하는 브리지로 인한 2 비트 단락(bit fail)를 방지할 수 있다.
Description
본 발명은 반도체 장치 제조방법에 관한 것이다. 보다 상세하게는 본 발명은캐패시터 하부전극들의 측면에 개재된 지지막 패턴을 형성하는 반도체 장치 제조 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory) 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극(storage electrode), 유전막(dielectric layer) 및 플레이트 전극(plate electrode) 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀(cell) 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스(box) 형상 또는 실린더(cylinder) 형상으로 형성하고 있다. 하지만, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 캐패시터들 사이에 2 비트 단락(bit fail)이 발생하는 문제점이 있다.
도 1은 종래의 실린더 형상을 갖는 캐패시터의 문제점을 설명하기 위한 개략적인 단면도이다.
도 1를 참조하면, 종래의 실린더형 캐패시터는 반도체 기판(10)에 형성된 패드(20)와 콘택 플러그(30)에 전기적으로 접촉되는 실린더형 캐패시터(40)을 구비한다.
그러나, 이와 같은 DRAM 장치의 셀 캐패시턴스를 증가시키기 위해서는 캐패시터(40)의 높이를 증가시켜야 한다. 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 캐패시터가 쓰러짐으로써, 인접하는 캐패시터들이 브릿지(bridge)를 통하여 서로 연결되어 인접하는 캐패시터들 간에 2 비트 단락(bit fail)이 발생하게 된다.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 본 발명은 새로운 캐패시터 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 적어도 2개 이상의 콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 제1 희생막 및 지지막을 차례로 적층하는 단계와 상기 지지막을 패터닝하여 지지막 패턴을 형성하는 단계와 상기 지지막 패턴를 포함하는 반도체 기판 상에 제2 희생막을 형성하는 단계와 상기 제2 희생막, 상기 지지막 패턴, 상기 제1 희생막 및 상기 식각 저지막을 연속적으로 패터닝하여 측면의 일부가 상기 지지막 패턴에 접촉되며, 또한 바닥부가 상기 콘택 플러그를 포함하는 상기 반도체 기판의 소정 영역을 노출시키는 적어도 2개 이상의 캐패시터 콘택들을 형성하는 단계와 상기 결과물 상에 제1 도전막을 형성하는 단계와 상기 제1 도전막을 상기 제2 희생막의 표면이 노출될 때까지 평탄화하여 상기 제1 도전막을 노드 분리시켜 캐패시터 하부전극을 형성하는 단계와 상기 제2 희생막 및 제1 희생막을 습식식각으로 모두 제거하여 상기 캐패시터 하부전극들의 측벽에 개재된 지지막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법을 제공하는 것이다.
상기 형성된 캐패시터 콘택들과 후에 형성되는 캐패시터 하부전극과의 접촉을 양호하게 하기 위하여 상기 스토로지 콘택들을 세정하여 상기 지지막 패턴이 상기 제2 희생 절연막 및 상기 제1 희생 절연막 보다 돌출 되도록 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2o는 본 발명의 실시예에 따른 캐패시터 하부전극에 지지막 패턴을 개재하여 종래의 문제점을 해결하는 캐패시터 형성방법을 설명하는 공정 순서도이다.
도 2a를 참조하면, 반도체 기판(200)에 소자분리막(210), 트랜지스터(미도시), 및 패드(220)를 형성한 후, 상기 패드(220)를 포함하는 반도체 기판 상에 비트라인(230)과 상기 비트라인 사이에 콘택 플러그(240)들을 형성한다.
도 2b를 참조하면, 상기 콘택 플러그(240)를 포함하는 반도체 기판 상에 식각 저지막(250)을 형성한다. 상기 식각 저지막(250)은 실리콘 질화물과 같은 질화물을 사용하여 형성하는 것이 바람직하다.
계속하여, 상기 식각 저지막(250) 상에 후에 형성되는 캐패시터 하부전극(미도시)을 형성하기 위한 몰드 역할을 하는 제1 희생막(260)과 캐패시터 하부전극(미도시)의 기울어짐을 방지하기 위한 지지막(270)을 형성한다.
상기 몰드막인 제1 희생막(260)은 HDP-CVD 산화물, USG, BPSG 또는 SOG를 사용하여 형성하며, 상기 지지막(270)은 산화물로 이루어진 상기 제1 희생막(260)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 폴리실리콘막이나 실리콘 질화막을 사용하여 형성한다.
도 2c 내지 2d를 참조하면, 상기 지지막(270)을 패터닝하여 상기 제1 희생막(260) 상에 지지막 패턴(280)과 개구부(290)을 형성한다.
구체적으로, 상기 도 2d는 상기 도 2c의 평면도로서, 서로 소정의 간격으로 균등하게 이격 되면서 사이즈가 W1 인 개구부(290)들로 되어 있는 지지막 패턴(280)들을 나타낸다.
도 2e를 참조하면, 상기 지지막 패턴(280)를 포함하는 반도체 기판(200) 상에 제2 희생막(300)를 형성한다.
물론, 상기 도 2b에 형성되어진 상기 제1 희생막(260)과 상기 도 2e에서 형성되어진 제2 희생막(300)의 두께는 캐패시터의 캐패시턴스와 지지막 패턴(280)의 형성될 위치에 따라 적절하게 조절 가능하다.
도 2f 내지 2h를 참조하면, 상기 제2 희생막(300) 상에 포토레지스트 패턴(미도시)을 형성한 후에, 상기 포토레지스트 패턴을 이용하여 상기 제2 희생막(300), 상기 지지막 패턴(280), 상기 제1 희생막(260) 및 상기 식각 저지막(250)을 연속적으로 식각하여 캐패시터 콘택(310)을 형성한다.
구체적으로, 도 2f를 참조하여 설명하면, 상기 캐패시터 콘택(310)은 측면의 일부가 상기 지지막 패턴에 접촉되며, 또한 바닥부가 상기 비트라인(230)의 일부 및 상기 콘택 패드(240)가 노출되도록 형성한다. 여기서, 점선 A는 사선 방향에 형성된 다른 캐패시터 콘택(미도시)들을 나타낸다. 그리고 점선 B는 상기 캐패시터 콘택(310)과 사선 방향에 형성된 다른 캐패시터 콘택(미도시)들과 연결되어 있는 지지막 패턴을 나타낸다.
다시, 도 2g를 참조하여 설명하면, 상기 도 2g는 상기 2f의 평면도로서, 서로 소정의 간격으로 균등하게 이격 되면서 사이즈가 W2 인 캐패시터 콘택(310)들이 형성되어 있는 것을 나타낸다. 그리고 지지막 패턴(320)들의 양 측면에 캐패시터 콘택(310)들이 연결되도록 형성되어 있는 것을 나타낸다.
다시, 도 2h를 참조하여 설명하면, 상기 도 2h는 상기 2g의 CC' 방향으로 나타낸 단면도로 상기 점선 B 부분을 구체적으로 나타내고 있다. 상기 지지막 패턴(320)이 상기 제1 희생막(260)과 상기 제2 희생막(300) 사이에 형성되어 있으면서 상기 캐패시터 콘택(310)들의 측면에 연결되어 있는 것을 나타낸다.
도 2i를 참조하면, 상기 도 2i는 상기 도 2h를 계속하여 설명하는 것으로, 상기 캐패시터 콘택(310)를 세정하여 상기 지지막 패턴(320)의 위, 아래에 위치한 제2 희생 절연막(300) 및 상기 제1 희생 절연막(260)를 소량 식각함으로 상기 지지막 패턴(320)이 후에 형성되는 캐패시터 하부전극(미도시)에 연결이 잘되도록 형성한다. 그리하여 도 2i의 D에서 나타내듯이, 상기 지지막 패턴(320)이 상기 제2 희생막(300) 및 상기 제1 희생막(260) 보다 돌출 되도록 형성된다.
도 2j 내지 도 2l를 참조하면, 상기 캐패시터 콘택(310)를 포함하는 반도체 기판 상에 캐패시터 하부전극용 제1 도전막(미도시)을 형성한 후, 상기 제2 희생막 의 표면이 노출될 때까지 평탄화 공정을 진행하여 상기 제1 도전막(미도시)를 노드분리 시켜 캐패시터 하부전극(330)을 형성한다.
다시, 도 2k를 참조하여 설명하면, 상기 도2k는 상기 2j의 평면도로서, 상기 캐패시터 콘택(310)들 내에 캐패시터 하부전극(330)이 형성되어 있는 것을 나타낸다.
다시, 도 2l를 참조하여 설명하면, 상기 도 2l는 상기 도 2i를 계속하여 설명하는 것으로, 상기 캐패시터 콘택(310)에 제1 도전막(미도시)의 캐패시터 하부전극(330)이 형성된 모양을 나타내고 있는데, 특히, 상기 지지막 패턴(320)의 돌출부(D)의 프로파일을 따라 캐패시터 하부전극이 형성됨을 나타낸다. 이로써, 상기 지지막 패턴(320)과 캐패시터 하부전극(330)이 접착되어 있음을 나타낸다.
상기 제1 도전막은 불순물로 도핑된 폴리실리콘, 티타늄/질화 티타늄, 또는 구리 등과 같은 도전성 물질로 이루어진다.
도 2m 내지 도 2n를 참조하면, 상기 캐패시터 하부전극(330)의 몰드 역할을 한 상기 제2 희생막(300)과 제1 희생막(260)을 습식식각으로 제거한다. 상기 습식식각은 Lal 용액을 이용하여 상기 제2 희생막(300)과 제1 희생막(260)을 식각하는 리프트 오프(LIFF_OFF) 방식이다. 상기 Lal 용액은 불화암모늄, 불산 및 탈이온수를 포함하는 식각액이다.
다시, 도 2n을 참조하여 설명하면, 상기 도 2n는 상기 도 2l를 계속하여 설명하는 것으로, 상기 캐패시터 하부전극(330)과 상기 지지막 패턴(320)과의 접촉상태를 구체적으로 나타내고 있다. 상기 지지막 패턴(320)의 양 측면으로 상기 캐패시터 하부전극(330)이 연결되어 있음으로 상기 캐패시터 하부전극(330)은 기울어짐이 발생되지 않게 된다.
도 2o를 참조하면, 상기 도 2n은 상기 캐패시터 콘택(310) 형성 시, 상기 캐패시터 콘택(310)과 지지막 패턴(320) 간의 미스 얼라인이 발생되어도 상기 지지막 패턴(320)이 상기 캐패시터 하부전극(330)과 연결되어 있음으로 상기 캐패시터 하부전극(330)은 기울어짐이 발생되지 않게 된다.
이로써, 본 발명의 실시예에 따라 캐패시터 하부전극들의 측면에 지지막 패턴을 개재함으로 캐패시터 하부전극의 기울어짐을 방지하여 캐패시터 하부전극 들 간의 브리지를 방지하여 2 비트 단락(bit fail)를 방지하며, 커패시턴스를 크게 하는 캐패시터 하부전극를 연장할 수 있는 여유가 생기게 된다.
본 발명의 실시예에 따라 캐패시터 하부전극들의 측면에 지지막 패턴을 개재함으로 캐패시터 하부전극의 기울어짐을 방지하여 캐패시터 하부전극 들 간의 브리지를 방지하여 2 비트 단락(bit fail)를 방지하며, 커패시턴스를 크게 하는 캐패시터 하부전극를 연장할 수 있는 여유가 생기게 된다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 실린더 형상을 갖는 캐패시터의 문제점을 설명하기 위한 개략적인 단면도이다.
도 2a 내지 도 2o는 본 발명의 실시예에 따른 캐패시터 하부전극에 지지막 패턴을 개재하여 종래의 문제점을 해결하는 캐패시터 형성방법을 설명하는 공정 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 200 : 반도체 기판 20, 220 : 패드
30, 240 : 콘택 플러그 40 : 캐패시터
210 : 소자 분리막 230 : 비트라인
250 : 식각 저지막 260 : 제1 희생막
270 : 지지막 280, 320 : 지지막 패턴
290 : 개구부 300 : 제2 희생막
310 : 캐패시터 콘택 330 : 캐패시터 하부전극
Claims (5)
- 반도체 기판 상에 적어도 2개 이상의 콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 제1 희생막 및 지지막을 차례로 적층하는 단계;상기 지지막을 패터닝하여 지지막 패턴을 형성하는 단계;상기 지지막 패턴를 포함하는 반도체 기판 상에 제2 희생막을 형성하는 단계;상기 제2 희생막, 상기 지지막 패턴, 상기 제1 희생막 및 상기 식각 저지막을 연속적으로 패터닝하여 측면의 일부가 상기 지지막 패턴에 접촉되며, 또한 바닥부가 상기 콘택 플러그를 포함하는 상기 반도체 기판의 소정 영역을 노출시키는 적어도 2개 이상의 캐패시터 콘택들을 형성하는 단계;상기 결과물 상에 제1 도전막을 형성하는 단계;상기 제1 도전막을 상기 제2 희생막의 표면이 노출될 때까지 평탄화하여 상기 제1 도전막을 노드 분리시켜 캐패시터 하부전극을 형성하는 단계; 및상기 제2 희생막 및 제1 희생막을 습식식각으로 모두 제거하여 상기 캐피시터 하부전극들의 측벽에 개재된 지지막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제1항에 있어서, 상기 형성된 캐패시터 콘택들을 세정하여 상기 지지막 패턴이 상기 제2 희생 절연막 및 상기 제1 희생 절연막 보다 돌출 되도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제1항에 있어서, 상기 지지막은 상기 제1 희생막과 식각 선택비가 큰 것을 특징으로 하는 반도체 장치 제조방법.
- 제1항에 있어서, 상기 지지막은 폴리실리콘막 및 실리콘 질화막을 사용하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제1항에 있어서, 상기 습식식각은 불화암모늄, 불산 및 탈이온수를 포함하는 식각액을 이용하여 리프트 오프(LIFF_OFF) 방식으로 식각하는 것을 특징으로 하는 반도체 장치 제조방법.
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2003
- 2003-11-12 KR KR1020030079747A patent/KR20050045608A/ko not_active Application Discontinuation
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