KR20010037206A - 커패시터 제조 방법 - Google Patents

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KR20010037206A
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신경섭
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안태혁
박완재
김지수
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윤종용
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Abstract

커패시터 제조방법을 제공한다. 이 방법은 a) 반도체 기판 상에 폴리플러그를 형성하는 단계; b) 상기 폴리플러그 상에 질화막 정지층 및 제 1 절연막을 형성하고, 상기 폴리플러그가 드러나도록 상기 제 1 절연막을 패터닝하여 식각하여 스토리지용 홀을 형성하는 단계; c) 상기 폴리플러그가 드러난 상기 스토리지용 홀의 내부 및 상기 제 1 절연막의 표면을 따라 스토리지 폴리실리콘층을 형성하는 단계; d) 상기 스토리지 폴리 실리콘층 상에 제 2 절연막을 형성하는 단계; e) 건식식각에 의하여 상기 제 2 절연막을 식각하고 상기 스토리지 폴리실리콘층의 상부까지 식각하여 제거함으로써 상기 스토리지 홀 외부의 스토리지 폴리실리콘층은 식각하여 제거하고 실린더 형상의 스토리지 폴리실리콘층만 남기는 단계; f) 상기 스토리지용 홀 내부의 제 2 절연막 및 상기 스토리지용 홀 외부의 제 1 절연막을 식각하여 제거함으로써 스토리지 전극층을 형성하는 단계; 및 g) 상기 스토리지 전극층 상부에 유전층 및 플레이트 전극층을 형성하는 단계;를 포함한다. 따라서, 건식식각에 의하여 상기 제 2 절연막을 식각하고 상기 스토리지 폴리실리콘층의 상부까지 식각하여 제거함으로써 스토리지 폴리의 상단부 프로파일을 둥글게 형성할 수 있게 되어 누설전류현상을 방지시킨다.

Description

커패시터 제조방법{Method for manufacturing a capacitor}
본 발명은 커패시터 제조방법에 관한 것으로서, 특히 스토리지 용 하부전극의 탑 코너를 라운드한 형상으로 형성하여 누설전류현상을 감소시킨 커패시터의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화에 따라 트랜지스터나 커패시터와 같은 개별 소자들이 형성될 수 있는 영역이 점점 좁아지고 있다. 이러한 좁은 영역에서 외부의 영향 (예를 들면, α입자에 의한 소프트 에러)에도 데이터의 저장기능과 유지기능을 정상적으로 수행할 수 있을 정도의 커패시턴스를 갖도록 하는 여러 방법이 모색되고 있다.
그 방법들로서, 하부전극의 형태를 스택(stack)형이나 실린더(cylinder)형 또는 핀(fin)형 등과 같이 입체화하여 그 표면적을 증대시키는 방법, 유전층의 두께를 얇게 하는 방법이 있고, 또 다른 방법으로서, 유전상수가 큰 유전물질을 사용하는 방법이 있다.
그런데 노드(node) 사이의 간격이 좁아지는 DRAM, FRAM 등과 같은 고집적의 디바이스에서 일정한 용량의 커패시터를 형성하기 위하여 최근에는 심플 스택구조를 주로 적용하고 있다. 심플 스택구조는 실린더 형의 스토리지용 하부전극 (보통 폴리실리콘)을 가능한 한 높게 만들어 커패시터의 용량을 확보하기 위한 구조로서 널리 사용된다.
그러나, 디자인룰이 0.35㎛ 이하로 내려가면서 심플 스택 만으로는 커패시터의 용량을 맞출 수 없게 되고 스토리지용 폴리실리콘의 표면적을 증가시키기 위하여 HSG(Hemi-Silicon Grain) 공정을 채택하게 되었는데, 이 때 폴리실리콘의 전극 표면에 형성되어 있던 HSG가 떨어지면서 스토리지 전극 간을 전기적으로 연결시켜 전기적 에러를 유발하는 문제점이 있다.
이러한 문제를 해결하기 위한 방법으로 리버스 S폴리(reverse Spoly) 공정을 채택하게 되었다. 이를 간단히 설명하면 스토리지 폴리실리콘을 패터닝하는 것이 아니라 산화막에 S폴리 패턴과 반대로, 즉 리버스 패터닝한다. 이 리버스 패터닝에 의하여 콘택홀을 형성하여 폴리실리콘을 덮고 다시 산화막을 덮은 다음 CMP로 연마해 내는 공정이다.
이 때 CMP공정을 사용함에 따라 스토리지 폴리의 높이 변동이 심하여 커패시터 용량의 균일성이 떨어지며, 스토리지 폴리의 탑 코너부에서의 프로파일이 샤프하여 누설전류 문제를 발생시킨다. 또한, 콘택홀을 형성하기 위해 사용된 산화막의 습식식각에 의한 제거시 단차부위에서 CMP시 미처 제거하지 못한 폴리실리콘의 스트링거 리프팅(stringer lifting) 현상 등의 문제가 발생하고 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 극복하기 위하여 고안된 것으로 건식식각 방법을 이용하여 스토리지 폴리의 상단부 프로파일을 둥글게 형성함으로써 누설전류현상을 방지시킨 커패시터 제조방법을 제공하고자 하는 것이다.
도 1 내지 도 7은 본 발명에 따른 커패시터의 제조방법을 순차적으로 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 커패시터 제조방법은,
a) 반도체 기판 상에 폴리플러그를 형성하는 단계;
b) 상기 폴리플러그 상에 질화막 정지층 및 제 1 절연막을 형성하고, 상기 폴리플러그가 드러나도록 상기 제 1 절연막을 패터닝하여 식각하여 스토리지용 홀을 형성하는 단계;
c) 상기 폴리플러그가 드러난 상기 스토리지용 홀의 내부 및 상기 제 1 절연막의 표면을 따라 스토리지 폴리실리콘층을 형성하는 단계;
d) 상기 스토리지 폴리 실리콘층 상에 제 2 절연막을 형성하는 단계;
e) 건식식각에 의하여 상기 제 2 절연막을 식각하고 상기 스토리지 폴리실리콘층의 상부까지 식각하여 제거함으로써 상기 스토리지 홀 외부의 스토리지 폴리실리콘층은 식각하여 제거하고 실린더 형상의 스토리지 폴리실리콘층만 남기는 단계;
f) 상기 스토리지용 홀 내부의 제 2 절연막 및 상기 스토리지용 홀 외부의 제 1 절연막을 식각하여 제거함으로써 스토리지 전극층을 형성하는 단계;
g) 상기 스토리지 전극층 상부에 유전층 및 플레이트 전극층을 형성하는 단계;를 포함한다.
본 발명에 커패시터 제조방법에 따르면, 건식식각에 의하여 상기 제 2 절연막을 식각하고 상기 스토리지 폴리실리콘층의 상부까지 식각하여 제거함으로써 스토리지 폴리의 상단부 프로파일을 둥글게 형성할 수 있게 되어 누설전류현상을 방지시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 각 실시예에 따른 커패시터의 제조방법을 상세히 설명한다.
도 1 내지 도 7은 본 발명의　일　실시예에 따른 커패시터의 제조방법을 도시한 단면도들이다.
먼저, 도 1을 참조하면, 반도체 기판(10) 상에 층간정연막(12)을 형성한 후 폴리플러그(20)를 형성한다.
도 2를 참조하면, 상기 폴리플러그(20) 상에 질화막 정지층(22) 및 제 1 절연막(24)을 형성한다.
도 3을 참조하면, 상기 폴리플러그(20)가 드러나도록 상기 제 1 절연막(24)을 패터닝하여 식각하여 스토리지용 홀(H)을 형성한다.
도 4를 참조하면, 상기 폴리플러그(20)가 드러난 상기 스토리지용 홀(H)의 내부 그리고 상기 제 1 절연막(24) 상의 표면을 따라 스토리지 폴리실리콘층(26)을 형성한다.
도 5를 참조하면, 상기 스토리지 폴리 실리콘층(26) 상에 제 2 절연막(28)을 형성한다.
도 6을 참조하면, 건식식각에 의하여 상기 제 2 절연막(26)을 소정 깊이까지 에치백(etch back)한다. 여기서, 상기 스토리지 폴리실리콘층(26)의 상부까지 식각하여 제거함으로써 상기 스토리지 홀(H) 외부의 스토리지 폴리실리콘층은 식각하여 제거하고 실린더 형상의 스토리지 폴리실리콘층만 남긴다. 건식식각에 의한 에치백공정시 막질간 선택비를 조절함으로써 스토리지 폴리의 상단부가 둥근 프로파일을 형성할 수 있다. 즉, 제 1 및 제 2 절연막(24, 28) 대 스토리지 폴리(26)의 에칭율을 1:1 또는 1이상:1로 하여 스토리지 폴리의 에칭율을 상대적으로 낮추면 상단부를 둥근 프로파일로 형성할 수 있다. 특히, 제 1 절연막(24)이 드러날 때 까지 제 2 절연막(28)과 스토리지 폴리실리콘층의 에칭율을 1:1로 하고 하부전극용의 실린더형 스토리지 폴리실리콘층 부분이 드러나면 에칭율을 1이상:1로 하면 더욱 양호한 둥근 프로파일을 형성할 수 있다.
도 7을 참조하면, 상기 스토리지용 홀 내부의 제 2 절연막(26) 및 상기 스토리지용 홀 외부의 제 1 절연막(24)을 식각하여 제거함으로써 스토리지 전극층(26')을 형성한다.
이어서 도시되지는 않았지만, 상기 스토리지 전극층(26') 상부에 유전층 및 플레이트 전극층을 형성하여 커패시터를 완성한다.
본 발명에 커패시터 제조방법에 따르면, 건식식각에 의하여 상기 제 2 절연막을 식각하고 상기 스토리지 폴리실리콘층의 상부까지 식각하여 제거함으로써 스토리지 폴리의 상단부 프로파일을 둥글게 형성할 수 있게 되어 누설전류현상을 방지시킨다. 또한, 건식식각에 의한 에치백공정시 막질간 선택비를 조절함으로써 스토리지 폴리의 상단부가 더욱 양호한 둥근 프로파일을 형성할 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 상기 실시예들에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이, 본 발명에 따르면, 건식식각에 의하여 상기 제 2 절연막을 식각하고 상기 스토리지 폴리실리콘층의 상부까지 식각하여 제거함으로써 스토리지 폴리의 상단부 프로파일을 둥글게 형성할 수 있게 되어 누설전류현상을 방지시킨다. 또한, 건식식각에 의한 에치백공정시 막질간 선택비를 조절함으로써 스토리지 폴리의 상단부가 더욱 양호한 둥근 프로파일을 형성할 수 있다.

Claims (1)

  1. a) 반도체 기판 상에 폴리플러그를 형성하는 단계;
    b) 상기 폴리플러그 상에 질화막 정지층 및 제 1 절연막을 형성하고, 상기 폴리플러그가 드러나도록 상기 제 1 절연막을 패터닝하여 식각하여 스토리지용 홀을 형성하는 단계;
    c) 상기 폴리플러그가 드러난 상기 스토리지용 홀의 내부 및 상기 제 1 절연막의 표면을 따라 스토리지 폴리실리콘층을 형성하는 단계;
    d) 상기 스토리지 폴리 실리콘층 상에 제 2 절연막을 형성하는 단계;
    e) 건식식각에 의하여 상기 제 2 절연막을 식각하고 상기 스토리지 폴리실리콘층의 상부까지 식각하여 제거함으로써 상기 스토리지 홀 외부의 스토리지 폴리실리콘층은 식각하여 제거하고 실린더 형상의 스토리지 폴리실리콘층만 남기는 단계;
    f) 상기 스토리지용 홀 내부의 제 2 절연막 및 상기 스토리지용 홀 외부의 제 1 절연막을 식각하여 제거함으로써 스토리지 전극층을 형성하는 단계;
    g) 상기 스토리지 전극층 상부에 유전층 및 플레이트 전극층을 형성하는 단계;를 포함함을 특징으로 하는 커패시터 제조방법.
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* Cited by examiner, † Cited by third party
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KR100816686B1 (ko) * 2001-06-30 2008-03-27 주식회사 하이닉스반도체 실린더 구조의 캐패시터 제조방법
US7563688B2 (en) 2006-02-24 2009-07-21 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device

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Publication number Priority date Publication date Assignee Title
KR100816686B1 (ko) * 2001-06-30 2008-03-27 주식회사 하이닉스반도체 실린더 구조의 캐패시터 제조방법
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