TWI333696B - Method for fabricating a cylindrical capacitor using amorphous carbon-based layer - Google Patents

Method for fabricating a cylindrical capacitor using amorphous carbon-based layer Download PDF

Info

Publication number
TWI333696B
TWI333696B TW095149669A TW95149669A TWI333696B TW I333696 B TWI333696 B TW I333696B TW 095149669 A TW095149669 A TW 095149669A TW 95149669 A TW95149669 A TW 95149669A TW I333696 B TWI333696 B TW I333696B
Authority
TW
Taiwan
Prior art keywords
layer
amorphous carbon
forming
isolation structure
storage node
Prior art date
Application number
TW095149669A
Other languages
English (en)
Other versions
TW200802900A (en
Inventor
Ki-Seon Park
Jae-Sung Roh
Deok-Sin Kil
Han-Sang Song
Seung-Jin Yeom
Jin-Hyock Kim
Kee-Jeung Lee
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200802900A publication Critical patent/TW200802900A/zh
Application granted granted Critical
Publication of TWI333696B publication Critical patent/TWI333696B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Description

1333696 九、發明說明: 相關申請書 本專利申請書主張2006年6月29日所申請之韓國專 利公報第1 0-2006-005925 1號之優先權,在此將其完全納 入參考。 【發明所屬之技術領域】 本發明係關於一種半導體元件之製造方法,尤其是關 於一種柱狀電容器之製造方法。 【先前技術】 在動態隨機存取記憶體(D R A M s )中,設計規則已小型 化。因此,微胞的尺寸也已縮小。結果,柱狀電容器的高 度增加。爲了得到足夠準位的電容値,電容器之介電質層 的厚度要減少。此發展趨勢係由於電容器的電容値直接正 比於電極面積和電容器之介電質層的介電常數,而反比於 電極之間的距離之事實(即介電質層的厚度)。 但是’柱狀電容器之高度的增加會導致難以應用的後 續製程,而且包含許多限制。因此,硏究人員主動硏究可 以減少介電質層厚度的各種方法》此外,硏究人員也集中 發展新的電極材料’例如,金屬系材料,以取代多晶矽。 當使用多晶矽當作電極材料時,介電質層厚度的減少會由 於氧化物層形成在電極之上而有限制。 若使用金屬系材料當作電極材料,則明顯要發展晶 體,其爲金屬的其中之一特性。例如,在氮化鈦(T i Ν)的情 形下,將晶體成長成柱狀結構。由於此晶體結構,TiN的 1333696 表面通常會變得很粗糙,而且濕式蝕刻溶液很容易經由結 晶體之間的介面或缺陷層滲入TiN系電極。因此,當藉由 濕式蝕刻移除用以製作電容器之氧化物層,以形成柱狀 TiN系底部電極時,在TiN系底部電極下方的底部結構常 常會受到濕式蝕刻溶液的損傷。結果,D R A M s會發生操作 故障或障礙。再者,小型化很容易在一種用以移除氧化物 層之濕式蝕刻的浸泡取出處理期間,造成底部電極之間連 接橋的形成。 第1Α圖爲傳統電容器結構在浸泡取出處理之前的橫 截面圖。此橫截面圖係當切割如第1Β圖所示之電容器結構 的Χ-Χ’和Υ-Υ’方向時獲得的。特別地,在基板11之上, 各自包含儲存節點接觸栓13和障礙金屬層14之堆疊結 構,其中兩者都穿透儲存節點接觸氧化物層12。蝕刻停止 層15和電容器成型氧化物層16係形成在儲存節點接觸氧 化物層1 2之上。 電容器成型氧化物層1 6和蝕刻停止層1 5被蝕刻,以 形成開口,然後在開口內部形成柱狀儲存節點1 7。藉由濕 式浸泡取出處理,移除電容器成型氧化物層16,以曝露儲 存節點17的內壁和外壁,使形成柱狀結構。 但是,小型化常常會造成柱狀儲存節點17彼此之間隔 更靠近。因此,即使最佳化濕式浸泡取出處理,在柱狀儲 存節點1 7之間還是很容易形成橋接。 第1 Β圖爲在濕式浸泡取出處理之後所得到的傳統儲 存節點1 7之影像。特別地,由於儲存節點1 7之間的間距 1333696 減少’所以示於第1B圖之儲存節點17很容易橋接在一起。 在X - X ’方向之儲存節點1 7之間的間距比γ - γ ’方向窄。結 果’當執行濕式浸泡取出處理時,儲存節點17不會堅固地 支撐’而造成坍塌,使得儲存節點17橋接。 【發明內容】 根據本發明,本發明提供一種半導體元件之電容器的 製造方法’即使儲存節點的高度增加,也可以在濕式浸泡 取出處理時減少儲存節點之間的橋接形成。 根據本發明,本發明提供一種柱狀電容器的製造方 法。該方法包含··在基板上形成包含中間層之隔離結構, 在基板中形成許多接觸栓;藉由蝕刻隔離結構,形成許多 開口區’於是曝露出接觸栓的選擇部分;在開口區的表面 上,形成儲存節點;蝕刻隔離結構的選擇部分,以形成包 圍儲存節點的選擇部分之製成圖案的中間層,於是可以支 撐儲存節點;移除隔離結構的剩餘部分:及移除製成圖案 的中間層’以曝露儲存節點的內壁和外壁。 根據本發明之另一方向,本發明提供一種柱狀電容器 的製造方法。該方法包含:在基板上形成隔離結構,在基 板中形成許多接觸栓,隔離結構包含當作支撐層之中間 層;蝕刻隔離結構,以形成曝露出接觸栓的開口區:在開 口區之中,形成柱狀儲存節點:移除部分的隔離結構,以 曝露儲存節點的選擇部分:蝕刻剩餘的隔離結構到支撐 層,以形成環形圖案支撐層,此環形圖案支撑層包圍儲存 節點的外壁,並且於相鄰的儲存節點之間連接;執行濕式 1333696 浸泡取出處理,以移除環形圖案支撐層以外之隔離結 及移除環形圖案支撐層’以曝露儲存節點的內壁和外: 【實施方式】 第2A圖到第21圖爲具有與本發明實施例一致之 結構電容器的製造方法橫截面圖。特別地,第2A圖 21圖的橫截面圖,係當電容器結構在第3A圖到第3E 示之A - A ’和B - B ’方向切割時所得到的。 參考第2A圖’在基板21之上,可以形成絕緣層 絕緣層2 2會被蝕刻以形成接觸孔洞2 3 0 »在此後,接 洞230將替換稱爲儲存節點接觸孔洞230。栓材料塡 存節點接觸孔洞230以形成接觸栓23(或儲存節點接 23)。在此之後,接觸栓23將替換稱爲儲存節點接觸栓 雖然沒有圖示,但是在形成絕緣層22之前,可以在 2 1上先已形成包含字元線和位元線之電晶體。絕緣履 可以由氧化物系材料尤其是未掺雜矽玻璃(USG)材 成。絕緣層22厚約1000A到3000Α» 爲了形成儲存節點接觸栓23,可以使用儲存節點 遮罩蝕刻絕緣層22,以形成儲存節點接觸孔洞23 0, 在絕緣層22上形成多晶矽層,於是塡滿儲存節點接觸 2 3 0 »在多晶矽層上可以執行回蝕刻製程,以形成儲存 接觸栓23。 在儲存節點接觸栓23上可以形成障壁金屬結構 尤其,藉由執行化學氣相沉積(CVD)製程沉積鈦(Ti)層 後再藉由快速熱退火處理。由於快速熱退火處理,Ti 構, 柱狀 到第 圖圖 22 -觸孔 滿儲 觸栓 23 » 基板 | 22 料製 接觸 並且 孔洞 節點 24 · ,然 會與 1333696 底部結構的矽(Si)反應而形成矽化鈦(TiSi2)層24A。之後, 藉由執行CVD製程,在TiSi2層24A上沉積厚約1000A到 2000A之TiN層24B。TiN層24B可以藉由化學機械硏磨 (CMP)或回蝕刻處理平坦化。若用於後續形成儲存節點之導 電層包含TiN,則可以省略TiN層24的沉積和平坦化。 在已於其中形成儲存節點接觸栓23之絕緣層22上, 可以形成第一隔離結構100。尤其,在絕緣層22之上,可 以形成蝕刻停止層,電容器形成層,中間層,緩衝層,和 硬式遮罩層’然後蝕刻以形成製成圖案的蝕刻停止層2 5, 製成圖案的電容器形成層26,製成圖案的中間層27,製成 圖案的緩衝層28,和硬式遮罩29。 蝕刻停止層可以包含氮化物系材料。電容器形成層可 以包含低溫未掺雜氧化物系材料,如電漿增強式四乙基正 砂酸鹽(PETEOS),磷矽酸鹽玻璃(PSG),硼磷矽酸鹽玻璃 (BPSG) ’和/或其組合。電容器形成層可以形成約5000A到 1 5 000A的厚度。中間層’可以包含非晶碳,可以藉由在約 3 00°C到500°C的溫度範圍下執行電漿增強式化學氣相沉 積(PECVD)製程而形成。中間層可以形成約500A到2000A 的厚度β緩衝層可以包含低溫未掺雜氧化物系材料,如 PETEOS,PSG,和/或BPSG »緩衝層可以形成約500Α到 2 0 00 Α的厚度範圍。硬式遮罩層,可以包含非晶碳,可以 藉由在約3 0 0°C到5 0 0°C的溫度範圍下執行PECVD製程形 成。硬式遮罩層可以形成約2000A到5000A的厚度範圍。 在硬式遮罩層上塗佈光阻層,然後製成圖案藉由微影 1333696 製程形成儲存節點遮罩3 0。儲存節點遮罩3 0需要以陣列 式Ζ字形圖案形成,後面將詳細說明。 雖然沒有圖示,但是會在硬式遮罩層上形成厚約5 00 A 到1500A的抗反射塗層(ARC),當作額外的硬式遮罩》抗 反射塗層可以包含氮氧化矽(Si ON)或氧化物系材料。抗反 射塗層和硬式遮罩層可以使用儲存節點遮罩30當作蝕刻 障壁層製成圖案。 緩衝層,中間層,和電容器形成層可以使用硬式遮罩 2 9蝕刻,以在栓狀中形成開口區3 1。開口區3 1爲形成底 部電極之區域。在上述用以形成開口區3 1的蝕刻期間,儲 存節點遮罩3 0可以被蝕刻掉。因此,硬式遮罩29可以大 致具有蝕刻障壁的功能。 可以蝕刻在開口區31下方的蝕刻停止層,以曝露儲存 節點接觸栓2 3。因爲形成儲存節點之開口區3 1可以形成 孔洞,所以開口區3 1通常可以稱爲儲存節點孔洞3丨。此 外,開口區31可以藉由包含上述依序形成之製成圖案的蝕 刻停止層25,製成圖案的電容器形成層26,製成圖案的中 間層27,製成圖案的緩衝層28,和硬式遮罩29之第一隔 離結構100界定。此外,參考元件符號D1和D2表示開口 區31的直徑’而參考元件符號S1和S2表示開口區31之 間的分隔距離。 參考第2B圖,在硬式遮罩29上和開口 31的表面上, 可以形成用在儲存節點中之導電層32(下面稱爲儲存節點 導電層32)。儲存節點導電層32可以由包含TiN或釘(RU) -10- 1333696 之材料形成。儲存節點導電層32可以使用其他材料。尤 其,儲存節點導電層32可以藉由執行CVD製程或原子層 沉積(ALD)製程形成。儲存節點導電層32可以具有約200A 到400A的厚度範圍。 若儲存節點導電層32使用TiN,則在形成蝕刻停止層 之前可以省略執行TiN層24B的沉積和平坦化。換言之, 若障壁金屬結構24和儲存節點導電層32包含TiN,則不 需要額外的沉積和平坦化TiN層24B,即使沒有形成TiN 層24B,在形成儲存節點導電層3 2(例如TiN層)之前,仍 然需要執行CVD製程和快速熱退火處理沉積Ti層,使在 儲存節點導電層32和儲存節點接觸栓23之間形成歐姆接 觸。此歐姆接觸可以改善電阻特性》 在儲存節點導電層32使用TiN之情形下,採用四氯化 鈦(TiCU)之CVD製程可以用以當作來源材料氨氣(NH3), 其用以當作反應氣體而可以在約4 0 0 °C到7 0 0 ° C的溫度範 圍下應用。在儲存節點導電層32使用Ru之情形下,使用 Ru(EtCp)2之ALD法可以用以當作來源材料。用以當作反 應氣體之氧氣(〇2)可以在約2 00°C到400°C的溫度範圍下 應用》 參考第2C圖,執行儲存節點隔離製程。尤其,對儲存 節點導電層32施以乾式回蝕刻處理,而不使用額外的障 壁》若儲存節點導電層32包含TiN,可以藉由採用CMP 或具有光阻系障壁或氧化物系障壁之乾式回蝕刻處理儲存 節點隔離製程。若使用光阻系障壁或氧化物系障壁,在儲 -11- 1333696 存節點隔離製程期間,開口區3 1的內側不會受到污染。 儲存節點隔離製程可以持續直到曝露出硬式遮罩29 的表面,以在開口區31內部形成儲存節點32A。如第2C 圖所示,儲存節點32A可以具有柱狀結構。例如,藉由CMP 或乾式回蝕刻,移除位在開口區31內部之硬式遮罩29上 的部分儲存節點導電層32(參見第2B圖),以在開口區31 的底部和側部之上形成儲存節點32 A。 參考第2D圖,藉由執行02系灰化處理,移除剩餘的 硬式遮罩2 9。和光阻類似,硬式遮罩2 9可以輕易地藉由 02移除。因此,由於硬式遮罩29的移除,所以會曝露出 儲存節點32A的上部分和製成圖案的緩衝層28。結果,形 成包含製成圖案的蝕刻停止層25,製成圖案的電容器形成 層26,製成圖案的中間層27,和製成圖案的緩衝層28之 第二隔離結構1 0 1。 參考第2E圖,在第二隔離結構101和曝露的儲存節點 32A上形成犧牲層(sacrificial lay e 〇33。犧牲層33可包含 氧化物系材料,如二氧化矽(Si02),而且可藉由執行ALD 製程形成。六氯矽烷(Si2Cl6),或* HCD〃係用以當作來源 氣體,而吡啶(pyridine)和H20蒸氣係分別用以當作觸媒材 料和反應氣體。藉由 ALD製程形成的犧牲層33係在約 1 0 0 ° C的低溫下沉積(例如,在約8 0 ° C到1 5 0 ° C的範圍ρ 當犧牲層33係藉由低溫ALD製程形成時,犧牲層33具有 良好的步階覆蓋性,而且可以很容易藉由濕式浸泡取出處 理移除。 -12- 1333696 犧牲層33係在第二隔離結構ι〇1和儲存節點32A上形 成特定的厚度。尤其’犧牲層33的厚度係要調整,使得犧 牲層3 3塡滿空間很窄之相鄰儲存節點3 2 a間的空間(參見 3 3 A) ’且沒有塡滿空間很寬之相鄰儲存節點3 2 a間的空間 (參見33B)。犧牲層33在不同位置具有不同厚度的原因, 係儲存節點32A在A-A’方向彼此間距較近,儲存節點32A 在B-B’方向彼此間距較遠。ALD製程允許在不同的位置調 整犧牲層33的厚度。 參考第2F圖’對犧牲層33施以乾式回蝕刻處理。在 乾式回蝕刻處理之後,犧牲層33的第一部分剩餘在A-A, 和B-B’方向的儲存節點32A內部:剩餘犧牲層33的第二 部分使得犧牲層33的第二部分塡滿儲存節點32 A在A-A ’ 方向之間的空間;而犧牲層33的第三部分沒有塡滿儲存節 點3 2 A在B - B ’方向之間的空間。參考元件符號3 3 C,3 3 D, 和33E分別表示剩餘在儲存節點32A內部之犧牲層33的 第一部分(以下稱爲第一犧牲層33C),塡滿儲存節點32A 之間的空間之犧牲層33的第二部分(以下稱爲第二犧牲層 3 3D),及沒有塡滿儲存節點32A之間的空間之犧牲層33 的第三部分(以下稱爲第三犧牲層33E)。位在儲存節點32A 之間的犧牲層33,在B-B’方向比在A-A’方向薄。因此, 第三犧牲層33E剩餘當作藉由乾式回蝕刻處理曝露之儲存 節點3 2 A的上部分側壁之上的間隔層。 同時,可以執行乾式回蝕刻處理,以曝露儲存節點3 2 A 在A-A’和B-B’方向的上部分。因此,在犧牲層33的乾式 1333696 回蝕刻處理之後,在A-A’方向中,由於第二犧牲 A-A’和B-B’方向有剩餘,所以沒有曝露製成圖案 2 8,由於第三犧牲層3 3 E剩餘當作間隔層,所以 成圖案的緩衝層28。 參考第2G圖,繼續對製成圖案的緩衝層28 案的中間層27在A-A’和B-B’方向執行乾式回蝕 尤其,在A-A’方向中,因爲第二犧牲層33D覆蓋 的緩衝層28,所以製成圖案的緩衝層28沒有被 同時在B-B’方向中,製成圖案的緩衝層28和製 中間層2 7有被蝕刻。參考元件符號1 〇 1 A表示第 構。 尤其,在製成圖案的緩衝層28和製成圖案 27的乾式回蝕刻期間,在A-A’方向之第二犧牲j 當作蝕刻障壁功能。雖然在A-A’方向中製成圖案 28的乾式回蝕刻期間,會有部分的第二犧牲層 除,但是該移除應該可以防止製成圖案的緩衝層 在製成圖案的緩衝層28和製成圖案的中間开 式回蝕刻之後,在B-B’方向之儲存節點32A的上 由包含剩餘的中間層2 7 A,剩餘的緩衝層2 8 A, 牲層33E之第一堆疊結構102支撐。另一方面 方向之儲存節點32A的上部分係藉由塡滿儲存節 間的空間之第二堆疊結構103支撐。第二堆疊結 含剩餘的中間層27A,製成圖案的緩衝層28,和 層3 3 D。根據上視圖,在B - B ’方向之剩餘的中間 層33D在 的緩衝層 曝露出製 和製成圖 刻處理。 製成圖案 蝕刻到, 成圖案的 三隔離結 的中間層 罾3 3 D係 的緩衝層 33D被移 28曝露。 I 27的乾 部分係藉 和第三犧 ,在 A-A’ 點32A之 構103包 第二犧牲 層27 A包 -14- 1333696 圍儲存節點32A的外壁’類似環形。此外,剩餘的緩衝層 28A和第三犧牲層33E也包圍儲存節點32A的外壁,類似 環形。 因爲乾式回蝕刻處理係在全體蝕刻形式下進行’所以 剩餘的中間層27A仍然在A-A’方向有連接’但是在B-B’ 方向卻變成斷接。因此’剩餘的中間層27A係形成包圍各 儲存節點32A的外壁之環形。剩餘的中間層27A之結構圖 示在第3D圖和第3E圖’下面將提供詳細說明。 參考第2H圖,執行用於氧化物材料之濕式浸泡取出處 理。在A-A,方向中,濕式浸泡取出處理移除各自包含氧化 物系材料之第一和第二犧牲層33C和33D,製成圖案的緩 衝層28,和製成圖案的電容器形成層26»在B-B’方向中, 濕式浸泡取出處理移除第三犧牲層33E,剩餘的緩衝層 28A,和製成圖案的犠牲形成層26。尤其,濕式浸泡取出 處理使用氧化物蝕刻液,例如緩衝氧化物蝕刻液(Β Ο E)或氫 氟酸(HF)溶液。此外,執行濕式浸泡取出處理一段足夠的 時間週期,以移除第一’第二’和第三犧牲層33C’ 33D’ 和33E,製成圖案的緩衝層28,剩餘的緩衝層28A,及製 成圖案的電容器形成層26。 因爲滲入在B-B’方向之製成圖案的犧牲形成層26之 氧化物蝕刻液,會滲入在A-A’方向之剩餘的中間層27A下 方之製成圖案的電容器形成層26’所以可以移除在A-A’ 方向之製成圖案的犧牲形成層26。因此,當移除製成圖案 的電容器形成層26時,會產生空的空間26A。在濕式浸泡 1333696 取出處理之後’形成儲存節點32A’以具有藉由剩餘的中 間層27A支撐之柱狀結構。 參考第21圖,藉由執行乾式光阻移除製程,可以移除 剩餘的中間層27A。如上所述’藉由光阻移除法(例如,使 用氧氣移除),可以很容易移除剩餘的中間層27A。雖然沒 有圖示,但是可以在儲存節點32A上形成介電質層和上電 極,於是可以得到柱狀電容器。 第 3A圖爲根據本發明實施例之開口區 31A的上視 圖。在A-A’和B-B’方向之開口區31的直徑D1和D2大致 相同。在A-A’方向之開口區31之間的間距S1可大於在 B-B’方向之開口區31之間的間距S2。參考元件符號100 表不第一隔離結構。 第3B圖爲根據本發明實施例,在儲存節點隔離製程之 後得到的結果結構上視圖。如圖所示,第一隔離結構1〇〇 支撐儲存節點32A。 第3C圖爲根據本發明實施例,在移除硬式遮罩29之 後的結果結構的透視圖。在移除硬式遮罩29之後,剩餘包 含製成圖案的蝕刻停止層25,製成圖案的電容器形成層 26,製成圖案的中間層27,和製成圖案的緩衝層28之第 二隔離結構101。因此可以曝露出在第二隔離結構101上 之儲存節點32A的上部分。 第3D圖爲根據本發明實施例,在執行濕式浸泡取出處 理之後的結果結構透視圖。第3 E圖爲根據本發明實施例, 在執行濕式浸泡取出處理之後的結果結構上視圖。剩餘的 -16 - 1333696 中間層27A可包圍各儲存節點32A的中間外壁,類似環 形。在A-A’方向之剩餘的中間層27A和在垂直A-A’方向 的方向之剩餘的中間層27 A可以連接在一起。因此,剩餘 的中間層27A會以圍繞各儲存節點32A外壁之連接環的形 式剩餘。 因此’各儲存節點32A,在A-A’方向中,可以由剩餘 的中間層27A之連接環支撐,並在B-B’方向中,可以由剩 餘的中間層27A之斷接環支撐。因爲在A-A’方向之剩餘的 中間層27A和在B-B’方向之剩餘的中間層27A係連接的, 所以剩餘的中間層27A可以在所有的方向中支撐儲存節點 32 A。因此,即使在第2H圖中之濕式浸泡取出處理後,藉 由剩餘的中間層27 A支撐的儲存節點32A也不會橋接在一 起。 根據本發明之特定實施例,非晶碳系中間層係針對儲 存節點32A插入支撐結構,以防止儲存節點32A在濕式浸 泡取出處理期間坍塌。結果,在儲存節點3 2 A之間不會形 成橋接。尤其,非晶碳系中間層可以防止在濕式浸泡取出 處理期間,在儲存節點32A之間形成橋接。因此,電容器 的高度可以增加至很大的範圍,於是允許有較大的電容値。 因爲介電質層係在非晶碳系剩餘的中間層移除之後形 成,所以具有各儲存節點32Α之介電質層的接觸區可以增 加,以允許有足夠的電容値。再者,非晶碳系中間層可以 輕易地在形成柱狀儲存節點3 2 Α之後,藉由執行乾式光阻 移除法移除。因此,電容器可以製造而不會減少良率。 -17- 1333696 雖然本發明已對於特定優選實施例詳細說明,但是那 些熟悉本項技術之人士所做之各種不同的變化例和修正 例’明顯將不脫離本發明在後面之申請專利範圍所界定的 精神和範圍。 【圖式簡單說明】 第1A圖爲傳統電容器結構在浸泡取出處理之前的橫 截面圖; 第1B圖爲在浸泡取出處理之後會橋接在一起之傳統 儲存節點的影像; 第2A圖到第21圖爲本發明實施例之柱狀電容器的製 造方法橫截面圖; 第3 A圖爲根據本發明實施例之開口區的上視圖; 第3 B圖爲根據本發明實施例,在彼此相互隔離儲存節 點之後的結果結構上視圖; 第3C圖爲根據本發明實施例,在移除非晶碳系硬式遮 罩層之後的結果結構的透視圖;及 第3 D圖和第3 E圖爲根據本發明實施例,在對氧化物 系絕緣層執行濕式浸泡取出處理之後的結果結構的透視圖 和上視圖。 【元件符號說明】 11,21 基板 12 儲存節點接觸氧化物層 13 接觸栓 14,24 障壁金屬 -18- 1333696
15 16 17 22 23 23 0 24 A 24B 25 26 26 A 27 27 A 28 2 8 A 29 30 3 1 32 32 A 3 3 33C 3 3 D 3 3 E 餓刻停止層 電容器形成氧化物層 儲存節點 絕緣層 儲存節點接觸栓 儲存節點接觸孔洞 TiSi2 層 T i N層 製成圖案的蝕刻停止層 製成圖案的電容器形成層 空的空間 · 製成圖案的中間層 剩餘的中間層 製成圖案的緩衝層 剩餘的緩衝層 硬式遮罩 儲存節點遮罩 開口區 儲存節點導電層 曝露的儲存節點 犧牲層 第一犧牲層 第二犧牲層 第三犧牲層 -19- 1333696 100 第一隔離結構 10 1 第二隔離結構 102 第一堆疊結構

Claims (1)

1333696 第 95149669 號 專利案 使用非晶系碳層製造圓柱電容器 頁 I之方法J (2010年3月8日修正) 十、申請專利範圍: 1. 一種柱狀電容器的製造方法,該方法包含: 在基板上形成包含中間層之隔離結構,該基板具有許 多接觸栓形成於其中’其中該中間層包含—第一非晶碳 系層’以及形成該隔離結構包含在該基板上方形成—第 —絕緣層、該第一非晶碳系層、—第二絕緣層以及—第 二非晶碳系層; 藉由蝕刻該隔離結構形成許多開口區.,藉以曝露出接 觸栓的選擇部分; 在開口區的表面上形成儲存節點; 餓刻該隔離結構的部分,以形成包圍該等儲存節點的 外壁之製成圖案的中間層’藉以支撐該等儲存節點; 移除除了該製成圖案的中間層以外的剩餘隔離結 構;及 移除該製成圖案的中間層,以曝露該等儲存節點的內 壁和外壁》 2. 如申請專利範圍第1項之方法,其中該等開口區係藉由 使用遮罩形成’相鄰開口區係藉由一第一間隔距離與一 第二間隔距離之間其中一者來互相間隔開,以及該第一 間隔距離係大於該第二間隔距離。 3. 如申請專利範圍第2項之方法,其中蝕刻隔離結構包含: 鈦V修— 在該第二非晶碳系層上形成遮罩; 使用該遮罩蝕刻該第二非晶碳系層以形成一硬式遮 罩;及 使用該硬式遮罩,餓刻該第二絕緣層該第一非晶碳系 層,以及該第一絕緣層。 4. 如申請專利範圍第3項之方法,其中該第一和第二絕緣 層包含氧化物系材料。 5. 如申請專利範圍第3項之方法,還包含: 在形成第一絕緣層之前,在基板上形成蝕刻停止層; 及 在使用硬式遮罩蝕刻第二絕緣層,第一非晶碳系層, 和第一絕緣層之後,蝕刻蝕刻停止層,藉以形成開口區。 6. 如申請專利範圍第5項之方法,其中該蝕刻停止層包含 氮化物系材料。 7. 如申請專利範圍第3項之方法,其中第一非晶碳系層係 在約3 00°C到5 00°C的溫度範圍下執行電漿增強式化學 氣相沉積(PECVD)製程,形成約500A到2000A的厚度。 8. 如申請專利範圍第3項之方法,其中第二非晶碳系層係 在約300°C到500°C的溫度範圍下執行電漿增強式化學 氣相沉積(PECVD)製程,形成約2000A到5000A的厚度。 9. 如申請專利範圍第3項之方法,還包含在形成第二非晶 碳系層之後與形成遮罩之前,形成額外的硬式遮罩。 1〇_如申請專利範圍第9項之方法,其中額外的硬式遮罩包 含氮氧化矽(SiON)或低溫未掺雜氧化物系材料其中之 1333696 年月日修正替換頁 QQ. fl —,而且具有從約500A到1500A的厚度範圍。 11. 如申請專利範圍第3項之方法,其中第一絕緣層包含選 擇自由電漿增強式四乙基正矽酸鹽(PETEOS),磷矽酸鹽 玻璃(PSG),和硼磷矽酸鹽玻璃(BPSG)所組成的群組其 中之一,而且具有約5000A到15000A的厚度範圍:而 第二絕緣層包含選擇自由PETEOS,PSG,和BPSG所組 成的群組其中之一,而且具有約2000A到5000A的厚度 範圍。 12. 如申請專利範圍第3項之方法,其中蝕刻該隔離結構之 部分以形成製成圖案的中間層還包含: 在形成儲存節點之後,移除隔離結構的第二非晶碳系 暦, 在移除第二非晶碳系層之後所得到的結果結構上,形 成犧牲層: 選擇性蝕刻犧牲層;及 使用犧牲層當作蝕刻遮罩,蝕刻隔離結構到第一非晶 碳系層,以形成包圍儲存節點的中間外壁部分,當作連 接環之製成圖案的中間層; 其中當移除製成圖案的中間層以外之隔離結構時,會 同時移除犧牲層的剩餘部分。 13. 如申請專利範圍第12項之方法,其中移除第二非晶碳 系層包含在氧氣的環境下應用電漿處理。 14. 如申請專利範圍第12項之方法,其中該犧牲層形成的 厚度要塡滿儲存節點之間空間較小的空間,但是沒有塡 1333696 年丄日修正#換頁 滿儲存節點之間空間較大的空間。 ~~-— 15. 如申請專利範圍第14項之方法’其中犧牲層包含二氧 化砂(Si〇2)’以及形成包含執行原子層沉積(Ald)製程之 犧牲層^ 16. 如申請專利範圍第15項之方法,其中執行該ald製程 包含使用六氯砂院(ShCU)當作來源材料,啦陡當作觸 媒材料,而水(HzO)蒸氣當作反應氣體。 • 17.如申請專利範圍第16項之方法’其中該ALD製程係在 約100°C到150°C的溫度範圍下執行。 18·如申請專利範圍第12項之方法,其中使用犧牲層當作 蝕刻遮罩’選擇性蝕刻犧牲層和蝕刻隔離結構到第一非 晶碳系層,包含執行乾式回蝕刻處理。 19,如申請專利範圍第1項之方法,其中形成儲存節點包含: 在隔離結構的上表面和開口區的表面上,形成導電 層;及 移除形成在隔離結構的上表面上之導電層。 2〇·如申請專利範圍第19項之方法,其中導電層包含氮化 鈦(TiN)和釘(Ru)其中之一。 21·如申請專利範圍第19項之方法,其中移除導電層包含 執行不用使用蝕刻障壁之乾式回蝕刻處理。 22·如申請專利範圍第19項之方法,其中移除導電層包含 使用光阻系障壁和氧化物系障壁兩者其中之一,執行化 學機械硏磨(CMP)處理和乾式回蝕刻處理其中之—。 23.如申請專利範圍第1項之方法,其中該隔離結構包含除 1333696 ⑤.¾•日瞀替換頁丨 了中間層以外之氧化物系材料;以及除了製成圖案‘的中— 間層以外所移除之隔離結構包含執行濕式浸泡取出處 ’ 理。 • 24·如申請專利範圍第23項之方法,其中執行濕式浸泡取 出處理包含應用使用緩衝氧化物蝕刻液(BOE)或氫氟酸 (HF)溶液之氧化物材料的濕式浸泡取出處理。 25.如申請專利範圍第1項之方法,其中移除製成圖案的中 間層包含在氧氣的環境下執行電獎處理。 ® 26.—種柱狀電容器的製造方法,該方法包含: 在基板上形成隔離結構,該基板中具有接觸栓形成於 其中,該隔離結構包含一支撐層,其中該支撐層包含一 第一非晶碳系層,以及形成該隔離結構包含在該基板上 方形成一第一氧化物系層、該第一非晶碳系層、一第二 氧化物系層,以及一第二非晶碳系層; 蝕刻隔離結構,以形成曝露出接觸栓的開口區; 在開口區之中,形成柱狀儲存節點; 移除該第—非晶碳系層以曝露該等儲存節點之上部; 蝕刻剩餘的隔離結構之部分到該支撐層,以形成環形 圖案支撐層,該環形圖案支撐層包圍儲存節點的外壁, 並且連接相鄰的儲存節點之間; 執行濕式浸泡取出處理,以移除環形圖案支撐層以外 之剩餘隔離結構;及 移除環形圖案支撐層,以曝露儲存節點的外壁和內 壁。 27.如申請專利範圍第26項之方法,其中形成第—和第二 非晶碳系層包含在約300°C到50〇°C的溫度範圍下執行 電漿增強式化學氣相沉積(PECVD)方法。 28_如申請專利範圍第26項之方法,其中該第—和第二氧 化物系層包含電漿增強式四乙基正矽酸鹽(PETEOS),磷 矽酸鹽玻璃(PSG)’和硼憐矽酸鹽玻璃(bpsg)的其中之 -- β 2 9.如申請專利範圍第26項之方法,其中移除第二非晶碳 系層包含在氧氣的環境下執行電漿處理。 30. 如申請專利範圍第29項之方法,在移除第二非晶碳系 層之後,還包含: 在移除第二非晶碳系層之後的結果結構上,形成犧牲 層; 對犧牲層執行乾式回蝕刻處理,使得犧牲層以間隔層 的形式剩餘; 使用剩餘的犧牲層當作蝕刻障壁,蝕刻隔離結構到第 一非晶碳系層,以形成環形製成圖案的支撐層; 其中當藉由濕式浸泡取出處理移除除了環形製成圖 案的支撐層以外之剩餘隔離結構時,同時移除在形成環 形製成圖案的支撐層之後剩餘的犧牲層。 31. 如申請專利範圍第30項之方法,其中形成的犧牲層具 有塡滿儲存節點之間空間較小的空間之厚度,但是沒有 塡滿儲存節點之間空間較大的空間。 32. 申請專利範圍第31項之方法,其中形成犧牲層包含執 1333696 令9·月3.曰修§替換頁 行原子層沉積(ALD)製程 (Si〇2)。 _犧牲層包含二氧化矽 33.如申請專利範圍第32項之方法, 含使用六氯矽烷(Si2Cl6)當作來源 材料’而水(Ηζ0)蒸氣當作反應氣體。 3 4. 申請專利範圍第33項之方法’其中該ALD製程係在 的100。(:到15〇。(:的溫度範圍下執行。
其中執行ALD製程包 材料,吡啶當作觸媒 3 s加 ’邓申請專利範圍第3 4項之方法,其中蝕刻該剩餘的隔 離秸構之部分到支擦層,以形成環形製成圖案的支撐 墙,包含執行乾式回蝕刻處理。
TW095149669A 2006-06-29 2006-12-29 Method for fabricating a cylindrical capacitor using amorphous carbon-based layer TWI333696B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059251A KR100716641B1 (ko) 2006-06-29 2006-06-29 비정질카본층을 이용한 실린더형 캐패시터 제조 방법

Publications (2)

Publication Number Publication Date
TW200802900A TW200802900A (en) 2008-01-01
TWI333696B true TWI333696B (en) 2010-11-21

Family

ID=38270313

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095149669A TWI333696B (en) 2006-06-29 2006-12-29 Method for fabricating a cylindrical capacitor using amorphous carbon-based layer

Country Status (5)

Country Link
US (1) US7670903B2 (zh)
JP (1) JP5089262B2 (zh)
KR (1) KR100716641B1 (zh)
CN (1) CN101097852B (zh)
TW (1) TWI333696B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
KR100886642B1 (ko) * 2006-02-28 2009-03-04 주식회사 하이닉스반도체 캐패시터의 제조 방법
KR100881728B1 (ko) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 루테늄전극을 구비한 반도체소자 및 그 제조 방법
KR101262225B1 (ko) 2007-10-23 2013-05-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100979243B1 (ko) * 2008-04-29 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR101022670B1 (ko) 2008-07-18 2011-03-22 주식회사 하이닉스반도체 다층의 필라형 전하저장전극을 구비한 반도체장치 및 그제조 방법
TWI358793B (en) * 2008-08-25 2012-02-21 Nanya Technology Corp Method of fabricating storage node of stack capaci
US7923343B2 (en) * 2008-08-28 2011-04-12 Hynix Semiconductor Inc. Capacitor of semiconductor device and method for forming the same
KR101022671B1 (ko) * 2008-11-20 2011-03-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
KR101563490B1 (ko) 2009-03-17 2015-10-28 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101589912B1 (ko) * 2009-03-20 2016-02-01 삼성전자주식회사 커패시터 및 이의 제조 방법
KR101090369B1 (ko) 2010-07-07 2011-12-07 주식회사 하이닉스반도체 캐패시터 제조 방법
KR101780050B1 (ko) 2011-02-28 2017-09-20 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
KR101728320B1 (ko) * 2011-06-30 2017-04-20 삼성전자 주식회사 반도체 소자의 제조 방법
KR101218506B1 (ko) * 2011-09-23 2013-01-21 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
KR102421733B1 (ko) * 2015-09-08 2022-07-15 삼성전자주식회사 에지 칩을 갖는 반도체 소자 형성 방법 및 관련된 소자
CN111599810B (zh) * 2019-02-20 2023-07-25 华邦电子股份有限公司 动态随机存取存储器及其制造方法
CN113678265B (zh) 2019-03-29 2024-03-26 株式会社钟化 太阳能电池的制造方法、半成品太阳能电池基板及太阳能电池
US11011521B2 (en) * 2019-05-28 2021-05-18 Micron Technology, Inc. Semiconductor structure patterning
CN113451310B (zh) * 2020-03-27 2022-03-22 长鑫存储技术有限公司 半导体器件及半导体器件的形成方法
CN112599435A (zh) * 2020-12-08 2021-04-02 上海华力集成电路制造有限公司 监测非晶碳膜放电缺陷的方法和结构
CN112928069B (zh) * 2021-02-05 2023-02-28 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN113161483B (zh) * 2021-04-07 2022-06-10 长鑫存储技术有限公司 半导体器件的制备方法和半导体器件
US12062690B2 (en) 2021-07-05 2024-08-13 Changxin Memory Technologies, Inc. Capacitor array structure and method for forming same
CN115643745A (zh) * 2021-07-05 2023-01-24 长鑫存储技术有限公司 电容阵列结构及其形成方法
TWI817672B (zh) * 2022-05-19 2023-10-01 南亞科技股份有限公司 具有單側電容器的半導體結構
US12021114B2 (en) 2022-05-19 2024-06-25 Nanya Technology Corporation Semiconductor structure with single side capacitor
US12051719B2 (en) 2022-05-19 2024-07-30 Nanya Technology Corporation Method for manufacturing semiconductor structure with single side capacitor

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308622B1 (ko) * 1999-04-12 2001-11-01 윤종용 디램 셀 캐패시터 및 제조 방법
JP4223189B2 (ja) 2000-12-26 2009-02-12 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP4060572B2 (ja) * 2001-11-06 2008-03-12 株式会社東芝 半導体記憶装置及びその製造方法
US6737313B1 (en) * 2003-04-16 2004-05-18 Micron Technology, Inc. Surface treatment of an oxide layer to enhance adhesion of a ruthenium metal layer
KR20050045608A (ko) * 2003-11-12 2005-05-17 삼성전자주식회사 반도체 장치 제조방법.
US6962846B2 (en) * 2003-11-13 2005-11-08 Micron Technology, Inc. Methods of forming a double-sided capacitor or a contact using a sacrificial structure
KR100568733B1 (ko) * 2004-02-10 2006-04-07 삼성전자주식회사 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법
US7153778B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Methods of forming openings, and methods of forming container capacitors
KR100625395B1 (ko) 2004-02-23 2006-09-19 주식회사 하이닉스반도체 캐패시터 제조 방법
KR100533959B1 (ko) * 2004-06-30 2005-12-06 삼성전자주식회사 반도체 장치 제조 방법
JP2006135261A (ja) * 2004-11-09 2006-05-25 Elpida Memory Inc キャパシタの製造方法
KR100596795B1 (ko) * 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
KR100688058B1 (ko) * 2004-12-28 2007-03-02 주식회사 하이닉스반도체 비정질카본을 이용한 반도체메모리장치의 캐패시터 제조방법
KR100584783B1 (ko) * 2005-02-24 2006-05-30 삼성전자주식회사 복합막 형성 방법과 이를 이용한 게이트 구조물 및 커패시터 제조 방법

Also Published As

Publication number Publication date
TW200802900A (en) 2008-01-01
CN101097852A (zh) 2008-01-02
US20080003741A1 (en) 2008-01-03
JP2008010866A (ja) 2008-01-17
CN101097852B (zh) 2010-07-14
KR100716641B1 (ko) 2007-05-09
US7670903B2 (en) 2010-03-02
JP5089262B2 (ja) 2012-12-05

Similar Documents

Publication Publication Date Title
TWI333696B (en) Method for fabricating a cylindrical capacitor using amorphous carbon-based layer
CN108183097B (zh) 半导体器件
KR101934421B1 (ko) 반도체 소자 및 이의 제조 방법
CN101937837B (zh) 具有大纵横比圆柱形电容器的半导体器件及其制造方法
US8993396B2 (en) Capacitor and method for fabricating the same
US8617950B2 (en) Method of forming a capacitor and method of manufacturing a semiconductor device using the same
KR20150072653A (ko) 반도체 소자 및 그 제조 방법
JP2010510667A (ja) 中にスタガ型の高さを形成するためにパターン層をエッチングする方法、および中間半導体デバイス構造
KR102336105B1 (ko) 반도체 장치의 제조 방법
KR102515421B1 (ko) 반도체 장치의 제조 방법
TW200901387A (en) Method for fabricating semiconductor device
US20120098132A1 (en) Semiconductor device and method of manufacturing the same
US6656784B2 (en) Method for fabricating capacitors
TWI308786B (en) Method for fabricating semiconductor device
KR101845977B1 (ko) 반도체 장치 및 그 제조 방법
US11239111B1 (en) Method of fabricating semiconductor device
KR101728135B1 (ko) 반도체 소자의 제조방법
US20090197384A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
KR101090470B1 (ko) 실린더형 커패시터 형성 방법
JPH0917968A (ja) 半導体装置とその製造方法
WO2024000634A1 (zh) 半导体结构及其制备方法
WO2024103588A1 (zh) 一种半导体结构的制造方法及半导体结构、存储器
KR20120093806A (ko) 반도체 소자 및 그 제조 방법
TWI248199B (en) Conductive plug and method of making the same
KR100587032B1 (ko) 반도체 메모리 소자의 제조방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees